JP3395739B2 - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents
薄膜トランジスタアレイ基板及びその製造方法Info
- Publication number
- JP3395739B2 JP3395739B2 JP32576299A JP32576299A JP3395739B2 JP 3395739 B2 JP3395739 B2 JP 3395739B2 JP 32576299 A JP32576299 A JP 32576299A JP 32576299 A JP32576299 A JP 32576299A JP 3395739 B2 JP3395739 B2 JP 3395739B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- channel
- thin film
- source electrode
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）アレイ基板及びその製造方法に関するもので
ある。
（ＴＦＴ）アレイ基板及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、液晶表示装置の大型化が進むにつ
れて、配線材料の低抵抗化が要求され、それと同時に高
視野角化のニーズも増している。そこで、配線材料とし
ては、アルミニウム，モリブデン或いはそれら合金等の
低抵抗材料が用いられ、一方、高視野角技術として、Ｔ
ＦＴの一画素内に画素電極とコモン電極を櫛歯状に形成
し、これらの間で電圧を水平方向に印加して液晶を動作
させる、Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（以
下、ＩＰＳという）モードが広く用いられるようになっ
ている。
れて、配線材料の低抵抗化が要求され、それと同時に高
視野角化のニーズも増している。そこで、配線材料とし
ては、アルミニウム，モリブデン或いはそれら合金等の
低抵抗材料が用いられ、一方、高視野角技術として、Ｔ
ＦＴの一画素内に画素電極とコモン電極を櫛歯状に形成
し、これらの間で電圧を水平方向に印加して液晶を動作
させる、Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（以
下、ＩＰＳという）モードが広く用いられるようになっ
ている。
【０００３】ところが、例えばＴＦＴアレイ基板のドレ
イン配線、ドレイン電極、ソース電極にアルミニウムや
アルミニウム合金を用いた場合に、透明導電膜や半導体
層と良好なコンタクトができないこと等の問題が生じて
いた。
イン配線、ドレイン電極、ソース電極にアルミニウムや
アルミニウム合金を用いた場合に、透明導電膜や半導体
層と良好なコンタクトができないこと等の問題が生じて
いた。
【０００４】そこで、これの解決策としてアルミニウム
やアルミニウム合金をクロムやチタン等でキャッピング
する技術が開発されているが、工程数を増加させないた
めには、このキャッピング膜とドレイン電極等を一体に
エッチングする技術が必要であり、エッチング形状の制
御が難しくなるという問題がある。
やアルミニウム合金をクロムやチタン等でキャッピング
する技術が開発されているが、工程数を増加させないた
めには、このキャッピング膜とドレイン電極等を一体に
エッチングする技術が必要であり、エッチング形状の制
御が難しくなるという問題がある。
【０００５】また、アルミニウムやアルミニウム合金
は、一般的にＴＦＴアレイガラス基板の洗浄に用いられ
るアルカリ洗浄液やアミン系のレジスト剥離液の耐性に
乏しく新たな薬品の適用が必須である。
は、一般的にＴＦＴアレイガラス基板の洗浄に用いられ
るアルカリ洗浄液やアミン系のレジスト剥離液の耐性に
乏しく新たな薬品の適用が必須である。
【０００６】一方、同様にモリブデン或いはその合金を
用いた場合は、アルミニウムやアルミニウム合金のよう
な問題は生じ得ないが、接触式段差測定器を用いてチャ
ネルエッチング量が測定できないという問題がある。
用いた場合は、アルミニウムやアルミニウム合金のよう
な問題は生じ得ないが、接触式段差測定器を用いてチャ
ネルエッチング量が測定できないという問題がある。
【０００７】ここで、対向基板側にコモン電極があり、
ＴＦＴアレイ基板側の画素電極にＩＴＯを用いたＴＦＴ
アレイ基板における接触式段差測定装置によるチャネル
エッチング量の測定方法について、図１５及び図１６を
用いて説明する。
ＴＦＴアレイ基板側の画素電極にＩＴＯを用いたＴＦＴ
アレイ基板における接触式段差測定装置によるチャネル
エッチング量の測定方法について、図１５及び図１６を
用いて説明する。
【０００８】図１５はチャネルエッチング後の膜積層状
態を示し、図１６は接触式段差計を用いてチャネル部周
辺の段差部を測定した出力波形を示したものである。
態を示し、図１６は接触式段差計を用いてチャネル部周
辺の段差部を測定した出力波形を示したものである。
【０００９】図１５において、１２ａはゲート電極、１
５はゲート絶縁膜、１６はノンドープ半導体層、１７は
ｎ型半導体層、１８はドレイン電極、１９はソース電
極、２４はチャネル部、３８は画素電極部である。
５はゲート絶縁膜、１６はノンドープ半導体層、１７は
ｎ型半導体層、１８はドレイン電極、１９はソース電
極、２４はチャネル部、３８は画素電極部である。
【００１０】チャネル部２４は、ソース電極１９とドレ
イン電極１８をマスクとしてエッチングするため、図１
６に示すとの段差部寸法は、そのチャネルエッチン
グ量とソース電極１９またはドレイン電極１８の膜厚の
和となっており、その段差部寸法値とソース電極１９ま
たはドレイン電極１８の膜厚値を差引くと、そのチャネ
ルエッチング量が測定可能となり、これを算式で表す
と、次のようになる。
イン電極１８をマスクとしてエッチングするため、図１
６に示すとの段差部寸法は、そのチャネルエッチン
グ量とソース電極１９またはドレイン電極１８の膜厚の
和となっており、その段差部寸法値とソース電極１９ま
たはドレイン電極１８の膜厚値を差引くと、そのチャネ
ルエッチング量が測定可能となり、これを算式で表す
と、次のようになる。
【００１１】チャネル部２４のチャネルエッチング量＝
（ソース電極１９の膜厚＋チャネル部２４のエッチング
量）−（ソース電極１９の膜厚）＝図１６に示すと
の段差部寸法−図１６に示すとの段差部寸法ここに
図１６に示すはソース電極１９の形成領域、はチャ
ネル部２４のエッチング対象であるｎ型半導体層１７の
形成領域、はソース電極１９と画素電極部３８の形成
領域、は画素電極部３８の形成領域である。図１６に
示すとの段差部寸法は、ソース電極１９の膜厚−画
素電極部３８の膜厚の算式から求められる。
（ソース電極１９の膜厚＋チャネル部２４のエッチング
量）−（ソース電極１９の膜厚）＝図１６に示すと
の段差部寸法−図１６に示すとの段差部寸法ここに
図１６に示すはソース電極１９の形成領域、はチャ
ネル部２４のエッチング対象であるｎ型半導体層１７の
形成領域、はソース電極１９と画素電極部３８の形成
領域、は画素電極部３８の形成領域である。図１６に
示すとの段差部寸法は、ソース電極１９の膜厚−画
素電極部３８の膜厚の算式から求められる。
【００１２】ところが、ドレイン電極１８，ソース電極
１９，ドレイン配線２０，画素電極２１をモリブデン或
いはその合金で形成したＩＰＳモードＴＦＴアレイ基
板、例えば特開平１０−４８６７１号公報においては、
ＳＦ6，ＨＣｌ，Ｈｅ混合ガスによるチャネルドライエ
ッチングを行うと、ｎ型半導体層１７以外に表面に露出
しているドレイン電極１８，ソース電極１９，ゲート絶
縁膜１５も多少ながらエッチングしてしまうため、ソー
ス電極１９の膜厚を正確に測定できなくなり、ひいては
チャネルエッチング量が測定することが不可能となる。
１９，ドレイン配線２０，画素電極２１をモリブデン或
いはその合金で形成したＩＰＳモードＴＦＴアレイ基
板、例えば特開平１０−４８６７１号公報においては、
ＳＦ6，ＨＣｌ，Ｈｅ混合ガスによるチャネルドライエ
ッチングを行うと、ｎ型半導体層１７以外に表面に露出
しているドレイン電極１８，ソース電極１９，ゲート絶
縁膜１５も多少ながらエッチングしてしまうため、ソー
ス電極１９の膜厚を正確に測定できなくなり、ひいては
チャネルエッチング量が測定することが不可能となる。
【００１３】このことについて、図１１及び図１２を用
いて説明する。図１１はチャネルエッチング後の膜積層
状態を示すものである。また図１２は接触式段差測定器
を用いてチャネル部２４周辺の段差部を測定した出力波
形を示すものであり、その破線はチャネルエッチング前
のチャネル部２４周辺の段差波形を示し、実線はチャネ
ルエッチング後のチャネル部２４周辺の段差波形を示し
たものである。
いて説明する。図１１はチャネルエッチング後の膜積層
状態を示すものである。また図１２は接触式段差測定器
を用いてチャネル部２４周辺の段差部を測定した出力波
形を示すものであり、その破線はチャネルエッチング前
のチャネル部２４周辺の段差波形を示し、実線はチャネ
ルエッチング後のチャネル部２４周辺の段差波形を示し
たものである。
【００１４】図１１において、ソース電極１９の膜厚測
定用の基準面となるゲート絶縁膜１５の表面が、チャネ
ルドライエッチングでエッチングされてしまうため、図
１２に示すとの段差部寸法は、（ソース電極１９の
膜厚＋ゲート絶縁膜１５のエッチング量）となり、ソー
ス電極１９の膜厚が正確に測定することが不可能とな
り、その結果、チャネルエッチング量が正確に測定でき
なくなり、歩留まりの低下及び品質悪化の問題が発生し
ている。
定用の基準面となるゲート絶縁膜１５の表面が、チャネ
ルドライエッチングでエッチングされてしまうため、図
１２に示すとの段差部寸法は、（ソース電極１９の
膜厚＋ゲート絶縁膜１５のエッチング量）となり、ソー
ス電極１９の膜厚が正確に測定することが不可能とな
り、その結果、チャネルエッチング量が正確に測定でき
なくなり、歩留まりの低下及び品質悪化の問題が発生し
ている。
【００１５】そこで、ドレイン電極１８，ソース電極１
９，ドレイン配線２０，画素電極２１をクロムで形成し
たＩＰＳモードＴＦＴアレイ基板、例えば特開平１０−
４８６７１号公報においては、ＳＦ６、ＨＣｌ、Ｈｅ混
合ガスによるチャネルドライエッチングで、ｎ型半導体
層１７以外に表面に露出しているドレイン電極１８，ソ
ース電極１９，ゲート絶縁膜１５のうち、露出していな
いドレイン電極１８及びソース電極１９はエッチングさ
れないため、チャネルエッチング前にソース電極１９の
膜厚の測定を行い、さらにチャネルエッチング後にソー
ス電極１９の膜厚とチャネルエッチング量の和を測定す
れば、チャネルエッチング量の測定は可能となる。
９，ドレイン配線２０，画素電極２１をクロムで形成し
たＩＰＳモードＴＦＴアレイ基板、例えば特開平１０−
４８６７１号公報においては、ＳＦ６、ＨＣｌ、Ｈｅ混
合ガスによるチャネルドライエッチングで、ｎ型半導体
層１７以外に表面に露出しているドレイン電極１８，ソ
ース電極１９，ゲート絶縁膜１５のうち、露出していな
いドレイン電極１８及びソース電極１９はエッチングさ
れないため、チャネルエッチング前にソース電極１９の
膜厚の測定を行い、さらにチャネルエッチング後にソー
ス電極１９の膜厚とチャネルエッチング量の和を測定す
れば、チャネルエッチング量の測定は可能となる。
【００１６】このことについて、図１３及び図１４を用
いて説明する。図１３はチャネルエッチング後の膜積層
状態を示すものである。また図１４は接触式段差測定器
を用いてチャネル部２４周辺の段差部を測定した出力波
形を示すものであり、破線はチャネルエッチング前のチ
ャネル部２４周辺の段差波形を示し、実線はチャネルエ
ッチング後のチャネル部２４周辺の段差波形を示すもの
である。
いて説明する。図１３はチャネルエッチング後の膜積層
状態を示すものである。また図１４は接触式段差測定器
を用いてチャネル部２４周辺の段差部を測定した出力波
形を示すものであり、破線はチャネルエッチング前のチ
ャネル部２４周辺の段差波形を示し、実線はチャネルエ
ッチング後のチャネル部２４周辺の段差波形を示すもの
である。
【００１７】図１３において、ソース電極１９の膜厚
は、チャネル部２４をエッチングする際にエッチングさ
れないため、チャネル部２４のエッチング前に測定して
も問題はない。つまり、チャネル部２４のエッチング前
の図１４中の破線の状態で１回目の段差測定を行い、ソ
ース電極１９の膜厚（図１４に示すとの段差部寸
法）を測定する。
は、チャネル部２４をエッチングする際にエッチングさ
れないため、チャネル部２４のエッチング前に測定して
も問題はない。つまり、チャネル部２４のエッチング前
の図１４中の破線の状態で１回目の段差測定を行い、ソ
ース電極１９の膜厚（図１４に示すとの段差部寸
法）を測定する。
【００１８】次に図１４に示すチャネル部２４のエッチ
ング後の実線の状態で２回目の段差測定を行い、（ソー
ス電極１９の膜厚＋チャネル部２４のエッチング量）
（図１４に示すとの段差部寸法）を測定することに
より、チャネル部２４のエッチング量が測定可能とな
り、これを算式で表すと次のようになる。
ング後の実線の状態で２回目の段差測定を行い、（ソー
ス電極１９の膜厚＋チャネル部２４のエッチング量）
（図１４に示すとの段差部寸法）を測定することに
より、チャネル部２４のエッチング量が測定可能とな
り、これを算式で表すと次のようになる。
【００１９】チャネル部２４のエッチング量＝（ソース
電極１９の膜厚＋チャネル部２４のエッチング量）−
（ソース電極１９の膜厚）＝（図１４のとの段差部
寸法）−（図１４のとの段差部寸法）
電極１９の膜厚＋チャネル部２４のエッチング量）−
（ソース電極１９の膜厚）＝（図１４のとの段差部
寸法）−（図１４のとの段差部寸法）
【００２０】
【発明が解決しようとする課題】しかしながら図１３及
び図１４に示す従来例に係る技術は、チャネル部２４の
エッチング量が正確に測定することが可能であるが、チ
ャネル部２４のエッチング量の測定工程が１工程増加す
るという問題、及びそれに付随したチャネル部２４のエ
ッチング前の基板に付着するゴミによる不良が発生する
という問題がそれぞれ発生する。
び図１４に示す従来例に係る技術は、チャネル部２４の
エッチング量が正確に測定することが可能であるが、チ
ャネル部２４のエッチング量の測定工程が１工程増加す
るという問題、及びそれに付随したチャネル部２４のエ
ッチング前の基板に付着するゴミによる不良が発生する
という問題がそれぞれ発生する。
【００２１】以上の問題を解決するには、ソース電極１
９の膜厚を正確に測定できる構造とすることが必要とな
る。
９の膜厚を正確に測定できる構造とすることが必要とな
る。
【００２２】しかしながら、特開平３−１９２７２８号
公報，特開平５−３２３３６９号公報及び特許第２８４
６６８１号公報等を仔細に検討したが、これらには、ソ
ース電極１９の膜厚を正確に測定できる構造が開示、示
唆されていない。
公報，特開平５−３２３３６９号公報及び特許第２８４
６６８１号公報等を仔細に検討したが、これらには、ソ
ース電極１９の膜厚を正確に測定できる構造が開示、示
唆されていない。
【００２３】本発明の目的は、これら欠点を解決するた
めに、チャネル部のエッチング時にエッチングされない
耐エッチング性基準面からソース電極の膜厚を測定し
て、チャネル部のエッチング量を管理可能とする薄膜ト
ランジスタアレイ基板及びその製造方法を提供すること
にある。
めに、チャネル部のエッチング時にエッチングされない
耐エッチング性基準面からソース電極の膜厚を測定し
て、チャネル部のエッチング量を管理可能とする薄膜ト
ランジスタアレイ基板及びその製造方法を提供すること
にある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る薄膜トランジスタアレイ基板は、Ｉｎ
Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇモードチャネル掘り込
み型薄膜トランジスタ基板において、チャネル部のエッ
チング時にエッチングされない耐エッチング性基準面を
ゲート絶縁膜上に形成し、且つ前記耐エッチング性基準
面の一部はソース電極、またはドレイン電極、或いはド
レイン配線の下層または上層に形成されたものである。
め、本発明に係る薄膜トランジスタアレイ基板は、Ｉｎ
Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇモードチャネル掘り込
み型薄膜トランジスタ基板において、チャネル部のエッ
チング時にエッチングされない耐エッチング性基準面を
ゲート絶縁膜上に形成し、且つ前記耐エッチング性基準
面の一部はソース電極、またはドレイン電極、或いはド
レイン配線の下層または上層に形成されたものである。
【００２５】また前記耐エッチング性基準面は、酸化イ
ンジウム錫等の透明導電膜で形成されている。
ンジウム錫等の透明導電膜で形成されている。
【００２６】また前記ソース電極、ドレイン電極または
ドレイン配線は、モリブデン，タングステン，またはこ
れら合金の単層膜または積層膜である。
ドレイン配線は、モリブデン，タングステン，またはこ
れら合金の単層膜または積層膜である。
【００２７】また本発明に係る薄膜トランジスタアレイ
基板の製造方法は、Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉ
ｎｇモードチャネル掘り込み型薄膜トランジスタ基板の
製造方法において、チャネル部のエッチング時にエッチ
ングされない膜で耐エッチング性基準面をゲート絶縁膜
上に形成し、且つ前記耐エッチング性基準面の一部を、
ソース電極、またはドレイン電極、或いはドレイン配線
の下層または上層に形成するものである。
基板の製造方法は、Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉ
ｎｇモードチャネル掘り込み型薄膜トランジスタ基板の
製造方法において、チャネル部のエッチング時にエッチ
ングされない膜で耐エッチング性基準面をゲート絶縁膜
上に形成し、且つ前記耐エッチング性基準面の一部を、
ソース電極、またはドレイン電極、或いはドレイン配線
の下層または上層に形成するものである。
【００２８】また前記耐エッチング性基準面を、酸化イ
ンジウム錫等の透明導電膜で形成するものである。
ンジウム錫等の透明導電膜で形成するものである。
【００２９】また前記ソース電極，ドレイン電極または
ドレイン配線を、モリブデン，タングステン，または合
金の単層膜または積層膜で形成するものである。
ドレイン配線を、モリブデン，タングステン，または合
金の単層膜または積層膜で形成するものである。
【００３０】また前記耐エッチング性基準面を、薄膜ト
ランジスタの端子形成工程と同一工程で形成するもので
ある。
ランジスタの端子形成工程と同一工程で形成するもので
ある。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００３２】（実施形態１）図１は、一般的な薄膜トラ
ンジスタ（ＴＦＴ）アレイ基板を示す概念図、図２は、
Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（以下、ＩＰＳ
という）モードを用いたチャネル掘り込み型薄膜トラン
ジスタ（ＴＦＴ）を示す平面図、図３は、本発明の実施
形態１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板を
示す断面図であって、図２のＡ−Ａ線に沿う断面図であ
る。
ンジスタ（ＴＦＴ）アレイ基板を示す概念図、図２は、
Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（以下、ＩＰＳ
という）モードを用いたチャネル掘り込み型薄膜トラン
ジスタ（ＴＦＴ）を示す平面図、図３は、本発明の実施
形態１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板を
示す断面図であって、図２のＡ−Ａ線に沿う断面図であ
る。
【００３３】本発明の実施形態１に係る薄膜トランジス
タ（ＴＦＴ）アレイ基板を、図１〜図３に示すＩＰＳモ
ード逆スタガチャネル掘り込み型ＴＦＴアレイ基板を例
にとって説明する。
タ（ＴＦＴ）アレイ基板を、図１〜図３に示すＩＰＳモ
ード逆スタガチャネル掘り込み型ＴＦＴアレイ基板を例
にとって説明する。
【００３４】図１〜図３に示すＩＰＳモード逆スタガチ
ャネル掘り込み型ＴＦＴは、透明ガラス基板１１上に選
択的に形成されたゲート配線１２及びゲート電極１２ａ
と、ゲート絶縁膜１５を介してゲート電極１２ａに対向
する島状のノンドープ半導体層１６と、ｎ型半導体層１
７を介してノンドープ半導体層１６にそれぞれ接続され
た一対のドレイン電極１８とソース電極１９とを有する
構造になっている。
ャネル掘り込み型ＴＦＴは、透明ガラス基板１１上に選
択的に形成されたゲート配線１２及びゲート電極１２ａ
と、ゲート絶縁膜１５を介してゲート電極１２ａに対向
する島状のノンドープ半導体層１６と、ｎ型半導体層１
７を介してノンドープ半導体層１６にそれぞれ接続され
た一対のドレイン電極１８とソース電極１９とを有する
構造になっている。
【００３５】さらに透明ガラス基板１１上に選択的に形
成されゲート電極１２ａに接続されたゲート配線１２
と、コモン電極１３及びコモン電極に接続されたコモン
配線１４と、ゲート絶縁膜１５を介してゲート配線１２
と交差しドレイン電極１８に接続されたドレイン配線２
０と、ソース電極１９に接続された画素電極２１とを図
１に示すようにマトリクス状に配設してアクティブマト
リックス基板が構成されている。
成されゲート電極１２ａに接続されたゲート配線１２
と、コモン電極１３及びコモン電極に接続されたコモン
配線１４と、ゲート絶縁膜１５を介してゲート配線１２
と交差しドレイン電極１８に接続されたドレイン配線２
０と、ソース電極１９に接続された画素電極２１とを図
１に示すようにマトリクス状に配設してアクティブマト
リックス基板が構成されている。
【００３６】ここで、上記ＴＦＴはゲート電極１２ａが
ゲート配線１２上に形成される横置き型ＴＦＴとして構
成されている。またゲート配線１２及びドレイン配線２
０の始端部には、それぞれ外部駆動回路との接続をとる
ためのゲート端子３２、ドレイン端子３３が形成されて
いる。
ゲート配線１２上に形成される横置き型ＴＦＴとして構
成されている。またゲート配線１２及びドレイン配線２
０の始端部には、それぞれ外部駆動回路との接続をとる
ためのゲート端子３２、ドレイン端子３３が形成されて
いる。
【００３７】図３及び図５に示すように本発明の実施形
態１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板は、
ＩＰＳモードチャネル掘り込み型薄膜トランジスタ基板
において、チャネル部２４のエッチング時にエッチング
されない耐エッチング性基準面（以下、基準パターンと
いう）２３をゲート絶縁膜１５上に形成し、図３及び図
５（ｂ）に示すように耐エッチング性基準面２３の一部
を、ソース電極１９（またはドレイン電極１８、或いは
ドレイン配線２０）の下層（または上層）に形成したこ
とを特徴とするものである。
態１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板は、
ＩＰＳモードチャネル掘り込み型薄膜トランジスタ基板
において、チャネル部２４のエッチング時にエッチング
されない耐エッチング性基準面（以下、基準パターンと
いう）２３をゲート絶縁膜１５上に形成し、図３及び図
５（ｂ）に示すように耐エッチング性基準面２３の一部
を、ソース電極１９（またはドレイン電極１８、或いは
ドレイン配線２０）の下層（または上層）に形成したこ
とを特徴とするものである。
【００３８】また基準パターン２３は、酸化インジウム
錫等の透明導電膜で形成しており、またソース電極１
９、ドレイン電極１８またはドレイン配線２０は、モリ
ブデン，タングステン，またはこれら合金の単層膜また
は積層膜で形成している。
錫等の透明導電膜で形成しており、またソース電極１
９、ドレイン電極１８またはドレイン配線２０は、モリ
ブデン，タングステン，またはこれら合金の単層膜また
は積層膜で形成している。
【００３９】図３及び図５に示すように本発明の実施形
態１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板が有
する効果は、製造方法を説明する過程で詳細に説明す
る。
態１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板が有
する効果は、製造方法を説明する過程で詳細に説明す
る。
【００４０】次に本発明の実施形態１に係るＴＦＴ（薄
膜トランジスタ）アレイ基板の製造方法を、逆スタガチ
ャネル掘り込み型ＴＦＴを例にとって、図４〜図６を用
いて説明する。
膜トランジスタ）アレイ基板の製造方法を、逆スタガチ
ャネル掘り込み型ＴＦＴを例にとって、図４〜図６を用
いて説明する。
【００４１】図４〜図６に記載したＴＦＴ部は、図３と
同様に図２のＡ−Ａ線断面図で示したものである。
同様に図２のＡ−Ａ線断面図で示したものである。
【００４２】まず図４（ａ）に示すようにスパッタリン
グ法を用いて低抵抗高融点金属、例えばモリブデンをお
よそ３００ｎｍの膜厚にガラス基板上に成膜し、ホトリ
ソグラフィー法と、例えば燐酸，硝酸，酢酸の混酸によ
るウェットエッチング法とを用いてガラス基板上に、図
２に示すゲート配線１２及びゲート電極１２ａ並びにコ
モン配線１４，図４（ａ）に示すゲート引き出し線３１
及びゲート電極１２ａを形成する。また図４（ａ）に図
示していないが、コモン電極１３，コモン引き出し線も
同時に形成する。
グ法を用いて低抵抗高融点金属、例えばモリブデンをお
よそ３００ｎｍの膜厚にガラス基板上に成膜し、ホトリ
ソグラフィー法と、例えば燐酸，硝酸，酢酸の混酸によ
るウェットエッチング法とを用いてガラス基板上に、図
２に示すゲート配線１２及びゲート電極１２ａ並びにコ
モン配線１４，図４（ａ）に示すゲート引き出し線３１
及びゲート電極１２ａを形成する。また図４（ａ）に図
示していないが、コモン電極１３，コモン引き出し線も
同時に形成する。
【００４３】次に図４（ｂ）に示すようにプラズマＣＶ
Ｄ法を用いて、例えば窒化シリコンまたは酸化シリコン
からなるゲート絶縁膜１５をおよそ５００ｎｍの膜厚に
基板のトランジスタ部及びドレイン端子部並びにゲート
端子部上に成膜する。
Ｄ法を用いて、例えば窒化シリコンまたは酸化シリコン
からなるゲート絶縁膜１５をおよそ５００ｎｍの膜厚に
基板のトランジスタ部及びドレイン端子部並びにゲート
端子部上に成膜する。
【００４４】さらに図４（ｂ）に示すようにプラズマＣ
ＶＤ法を用いて、基板のトランジスタ部に、ノンドープ
半導体層１６をおよそ３００ｎｍの膜厚に、ｎ型半導体
層１７をおよそ５０ｎｍの膜厚に順々に成膜する。
ＶＤ法を用いて、基板のトランジスタ部に、ノンドープ
半導体層１６をおよそ３００ｎｍの膜厚に、ｎ型半導体
層１７をおよそ５０ｎｍの膜厚に順々に成膜する。
【００４５】引続いて図４（ｂ）に示すようにホトリソ
グラフィー法と、例えばＳＦ6，ＨＣｌ，Ｈｅ混合ガス
によるドライエッチング法とを用いて、ｎ型半導体層１
７及びノンドープ半導体層１６のみをエッチングし、基
板のトランジスタ部に、島状のノンドープ半導体層１６
及びｎ型半導体層１７を形成する。
グラフィー法と、例えばＳＦ6，ＨＣｌ，Ｈｅ混合ガス
によるドライエッチング法とを用いて、ｎ型半導体層１
７及びノンドープ半導体層１６のみをエッチングし、基
板のトランジスタ部に、島状のノンドープ半導体層１６
及びｎ型半導体層１７を形成する。
【００４６】次に図４（ｃ）に示すようにスパッタリン
グ法を用いて、基板のトランジスタ部及びドレイン端子
部並びにゲート端子部上に透明導電膜、例えばＩＴＯの
透明導電膜をおよそ５０ｎｍの膜厚に成膜し、ホトリソ
グラフィー法と、例えば王水によるウェットエッチング
法とを用い、前記透明導電膜を使用して基板のトランジ
スタ部領域に基準パターン２３を、基板のゲート端子部
領域にゲート端子３２を、基板のドレイン端子部領域に
ドレイン端子３３をそれぞれ形成する。また図示しない
が、前記透明導電膜を使用して図２に示すコモン端子も
同時に形成する。なお、本発明の特徴である基準パター
ン（耐エッチング性基準面）２３の効果については後で
詳細に説明する。
グ法を用いて、基板のトランジスタ部及びドレイン端子
部並びにゲート端子部上に透明導電膜、例えばＩＴＯの
透明導電膜をおよそ５０ｎｍの膜厚に成膜し、ホトリソ
グラフィー法と、例えば王水によるウェットエッチング
法とを用い、前記透明導電膜を使用して基板のトランジ
スタ部領域に基準パターン２３を、基板のゲート端子部
領域にゲート端子３２を、基板のドレイン端子部領域に
ドレイン端子３３をそれぞれ形成する。また図示しない
が、前記透明導電膜を使用して図２に示すコモン端子も
同時に形成する。なお、本発明の特徴である基準パター
ン（耐エッチング性基準面）２３の効果については後で
詳細に説明する。
【００４７】次に図５（ａ）に示すようにホトリソグラ
フィー法と、例えばＣＦ4，ＣＨＦ3，Ｏ2混合ガスによ
るドライエッチング法とを用いて、基板のゲート端子部
領域のゲート絶縁膜１５にコンタクトホール３５をゲー
ト引き出し線３１上に位置させて形成する。また、図示
しないが前記ホトリソグラフィー法とドライエッチング
法を使用して、基板のコモン端子部にも同様にコンタク
トホールを形成する。
フィー法と、例えばＣＦ4，ＣＨＦ3，Ｏ2混合ガスによ
るドライエッチング法とを用いて、基板のゲート端子部
領域のゲート絶縁膜１５にコンタクトホール３５をゲー
ト引き出し線３１上に位置させて形成する。また、図示
しないが前記ホトリソグラフィー法とドライエッチング
法を使用して、基板のコモン端子部にも同様にコンタク
トホールを形成する。
【００４８】次に図５（ｂ）に示すようにスパッタリン
グ法を用いて、基板のトランジスタ部及びドレイン端子
部並びにゲート端子部上に低抵抗高融点金属、例えばモ
リブデンをおよそ３００ｎｍの膜厚に成膜し、ホトリソ
グラフィー法と、例えばＣｌ 2、Ｏ2、Ｈｅ混合ガスによ
るドライエッチング法とを用いて、基板のトランジスタ
部領域にドレイン電極１８及びソース電極１９を、基板
のドレイン端子部領域にドレイン引き出し線３４を、基
板のゲート端子部領域にゲート端子引き出し金属３６を
それぞれ形成する。
グ法を用いて、基板のトランジスタ部及びドレイン端子
部並びにゲート端子部上に低抵抗高融点金属、例えばモ
リブデンをおよそ３００ｎｍの膜厚に成膜し、ホトリソ
グラフィー法と、例えばＣｌ 2、Ｏ2、Ｈｅ混合ガスによ
るドライエッチング法とを用いて、基板のトランジスタ
部領域にドレイン電極１８及びソース電極１９を、基板
のドレイン端子部領域にドレイン引き出し線３４を、基
板のゲート端子部領域にゲート端子引き出し金属３６を
それぞれ形成する。
【００４９】また図示しないが、前記低抵抗高融点金属
を使用して基板のコモン端子部領域にも同様にコモン端
子引き出し金属を形成し、加えて図２に示すドレイン配
線２０も同時に形成する。さらに前記低抵抗高融点金属
は、パターニングされたノンドープ半導体層１６及びｎ
型半導体層１７の側壁にも添着するため、ドレイン電極
１８及びソース電極１９は、ノンドープ半導体層１６及
びｎ型半導体層１７の側壁に沿って形成されるととも
に、パターニングされたノンドープ半導体層１６及びｎ
型半導体層１７の周辺部に重合した状態に形成される。
を使用して基板のコモン端子部領域にも同様にコモン端
子引き出し金属を形成し、加えて図２に示すドレイン配
線２０も同時に形成する。さらに前記低抵抗高融点金属
は、パターニングされたノンドープ半導体層１６及びｎ
型半導体層１７の側壁にも添着するため、ドレイン電極
１８及びソース電極１９は、ノンドープ半導体層１６及
びｎ型半導体層１７の側壁に沿って形成されるととも
に、パターニングされたノンドープ半導体層１６及びｎ
型半導体層１７の周辺部に重合した状態に形成される。
【００５０】次に図６（ａ）に示すようにドレイン電極
１８及びソース電極１９をマスクとして、例えばＳ
Ｆ6，ＨＣｌ，Ｈｅ混合ガスによるドライエッチング法
を用いて、マスクのドレイン電極１８及びソース電極１
９から露出したｎ型半導体層１７を除去して、チャネル
部２４を形成する。したがってチャネル部２４は、ノン
ドープ半導体層１６及びｎ型半導体層１７の周辺部に重
合した状態に形成されたドレイン電極１８とソース電極
１９間のノンドープ半導体層１６の領域に位置して形成
される。
１８及びソース電極１９をマスクとして、例えばＳ
Ｆ6，ＨＣｌ，Ｈｅ混合ガスによるドライエッチング法
を用いて、マスクのドレイン電極１８及びソース電極１
９から露出したｎ型半導体層１７を除去して、チャネル
部２４を形成する。したがってチャネル部２４は、ノン
ドープ半導体層１６及びｎ型半導体層１７の周辺部に重
合した状態に形成されたドレイン電極１８とソース電極
１９間のノンドープ半導体層１６の領域に位置して形成
される。
【００５１】図６（ａ）に示す構造の状態まで製造が進
んだときに、接触式段差測定器を用いて、チャネル部２
４の掘り込み量を測定する。
んだときに、接触式段差測定器を用いて、チャネル部２
４の掘り込み量を測定する。
【００５２】ここで、チャネル部２４の掘り込み量を測
定する必要性及びその方法について図７及び図８を用い
て説明する。
定する必要性及びその方法について図７及び図８を用い
て説明する。
【００５３】図７は、チャネルエッチング後の膜積層状
態を示すものである。また図８は、接触式段差測定器を
用いてチャネル部２４周辺の段差部を測定した出力波形
を示すものであり、破線はチャネルエッチング前の段差
部を測定した出力波形を、実線はチャネルエッチング後
の段差部を測定した出力波形を示すものである。
態を示すものである。また図８は、接触式段差測定器を
用いてチャネル部２４周辺の段差部を測定した出力波形
を示すものであり、破線はチャネルエッチング前の段差
部を測定した出力波形を、実線はチャネルエッチング後
の段差部を測定した出力波形を示すものである。
【００５４】まず、チャネル部２４の掘り込み量（チャ
ネルエッチング量）を測定する必要性について説明す
る。
ネルエッチング量）を測定する必要性について説明す
る。
【００５５】チャネル部２４のチャネルエッチングで
は、ｎ型半導体層１７のみを除去すれば良いものである
が、ｎ型半導体層１７をエッチングする場合は、その下
地であるノンドープ半導体層１６との選択エッチングを
行うことが困難である。
は、ｎ型半導体層１７のみを除去すれば良いものである
が、ｎ型半導体層１７をエッチングする場合は、その下
地であるノンドープ半導体層１６との選択エッチングを
行うことが困難である。
【００５６】さらにＴＦＴアレイ基板内のチャネルエッ
チング量の均一性及び、エッチング量に達した時点を検
出するエンドポイント検出計が使用できないことを考慮
すると、ノンドープ半導体層１６をオーバーエッチング
する必要性がある。
チング量の均一性及び、エッチング量に達した時点を検
出するエンドポイント検出計が使用できないことを考慮
すると、ノンドープ半導体層１６をオーバーエッチング
する必要性がある。
【００５７】ノンドープ半導体層１６をオーバーエッチ
ングするオーバーエッチング量は極めて重要な値であ
り、そのオーバーエッチング量が少なすぎると、ｎ型半
導体層１７がチャネル部２４に残り、トランジスタがオ
フした際にドレイン電極１８とソース電極１９間にリー
ク電流が流れてしまい、また、逆にオーバーエッチング
量が多すぎると、チャネル部２４のノンドープ半導体層
１６の膜厚が薄くなり、トランジスタがオンした際にド
レイン電極１８とソース電極１９間に十分な電流が流れ
なくなってしまい、ＴＦＴが正常に動作しなくなってし
まう。
ングするオーバーエッチング量は極めて重要な値であ
り、そのオーバーエッチング量が少なすぎると、ｎ型半
導体層１７がチャネル部２４に残り、トランジスタがオ
フした際にドレイン電極１８とソース電極１９間にリー
ク電流が流れてしまい、また、逆にオーバーエッチング
量が多すぎると、チャネル部２４のノンドープ半導体層
１６の膜厚が薄くなり、トランジスタがオンした際にド
レイン電極１８とソース電極１９間に十分な電流が流れ
なくなってしまい、ＴＦＴが正常に動作しなくなってし
まう。
【００５８】この動作不良を起こしたＴＦＴが液晶モジ
ュールの最終出荷検査まで製造が進んでしまう可能性が
あり、歩留りを向上させるためには、ノンドープ半導体
層１６をオーバーエッチングするチャネルエッチング量
を管理することは、極めて重要な要素である。
ュールの最終出荷検査まで製造が進んでしまう可能性が
あり、歩留りを向上させるためには、ノンドープ半導体
層１６をオーバーエッチングするチャネルエッチング量
を管理することは、極めて重要な要素である。
【００５９】そのため、製造工程の途中において、チャ
ネル部２４のチャネルエッチング量を測定する必要する
がある。
ネル部２４のチャネルエッチング量を測定する必要する
がある。
【００６０】次にチャネル部２４のチャネルエッチング
量を測定する方法について説明する。チャネル部２４の
チャネルエッチングは、ソース電極１９とドレイン電極
１８をマスクとしてエッチングするため、図８において
点線で示す領域との段差部寸法は、チャネルエッチ
ング量とソース電極１９またはドレイン電極２０の膜厚
の和となっており、図８に実線で示すようにチャネル部
２４のチャネルエッチングが進んだ場合、図８に点線で
示す領域との段差部寸法値とソース電極１９または
ドレイン電極１８の膜厚の差をとれば、チャネル部２４
のチャネルエッチング量が測定可能となり、これを算式
で表すと次のようになる。
量を測定する方法について説明する。チャネル部２４の
チャネルエッチングは、ソース電極１９とドレイン電極
１８をマスクとしてエッチングするため、図８において
点線で示す領域との段差部寸法は、チャネルエッチ
ング量とソース電極１９またはドレイン電極２０の膜厚
の和となっており、図８に実線で示すようにチャネル部
２４のチャネルエッチングが進んだ場合、図８に点線で
示す領域との段差部寸法値とソース電極１９または
ドレイン電極１８の膜厚の差をとれば、チャネル部２４
のチャネルエッチング量が測定可能となり、これを算式
で表すと次のようになる。
【００６１】チャネル部２４のチャネルエッチング量＝
（ソース電極１９の膜厚＋チャネル部２４のチャネルエ
ッチング量）−（ソース電極１９の膜厚）＝（図８の
との段差部寸法）−（図８のとの段差部寸法） ここに図８に示すはソース電極１９の形成領域であ
り、はチャネル部２４のエッチング対象であるｎ型半
導体層１７の形成領域である。
（ソース電極１９の膜厚＋チャネル部２４のチャネルエ
ッチング量）−（ソース電極１９の膜厚）＝（図８の
との段差部寸法）−（図８のとの段差部寸法） ここに図８に示すはソース電極１９の形成領域であ
り、はチャネル部２４のエッチング対象であるｎ型半
導体層１７の形成領域である。
【００６２】本発明において、ソース電極１９の膜厚を
測定することが可能となる理由は、ＩＴＯからなる基準
パターン２３が、チャネル部２４のチャネルエッチング
量を測定する製造段階で基板のトランジスタ部に表面に
露出して形成されているためである。
測定することが可能となる理由は、ＩＴＯからなる基準
パターン２３が、チャネル部２４のチャネルエッチング
量を測定する製造段階で基板のトランジスタ部に表面に
露出して形成されているためである。
【００６３】すなわち上述したチャネル部２４のチャネ
ルエッチングでは、ｎ型半導体層１７以外に表面に露出
しているドレイン電極１８，ソース電極１９，ゲート絶
縁膜１５も多少ながらエッチングされるが、基準パター
ン２３は、耐エッチング性をもつ素材から構成されてお
り、エッチングされないため、ソース電極１９の膜厚を
測定するための基準面とすることが可能となる。
ルエッチングでは、ｎ型半導体層１７以外に表面に露出
しているドレイン電極１８，ソース電極１９，ゲート絶
縁膜１５も多少ながらエッチングされるが、基準パター
ン２３は、耐エッチング性をもつ素材から構成されてお
り、エッチングされないため、ソース電極１９の膜厚を
測定するための基準面とすることが可能となる。
【００６４】チャネル部２４のチャネルエッチング前に
ソース電極１９の膜厚を測定して、これを基準として用
いることも考えられるが、チャネル部２４のチャネルエ
ッチング時には、ソース電極１９の構成素材であるモリ
ブデンがエッチングされ、ソース電極１９の膜厚が薄く
なるため、仮にチャネル部２４のチャネルエッチング前
にソース電極１９の膜厚を測定したとしても、その測定
値を用いることはできず、本発明において、耐エッチン
グ性をもつ基準パターン２３を、チャネル部２４のチャ
ネルエッチング量を測定する製造段階で基板のトランジ
スタ部に表面に露出して形成することとの意義がある。
ソース電極１９の膜厚を測定して、これを基準として用
いることも考えられるが、チャネル部２４のチャネルエ
ッチング時には、ソース電極１９の構成素材であるモリ
ブデンがエッチングされ、ソース電極１９の膜厚が薄く
なるため、仮にチャネル部２４のチャネルエッチング前
にソース電極１９の膜厚を測定したとしても、その測定
値を用いることはできず、本発明において、耐エッチン
グ性をもつ基準パターン２３を、チャネル部２４のチャ
ネルエッチング量を測定する製造段階で基板のトランジ
スタ部に表面に露出して形成することとの意義がある。
【００６５】以上のようにノンドープ半導体層１６をオ
ーバーエッチングするチャネルエッチング量を検査し
て、そのオーバーエッチングするチャネルエッチング量
を適正な値に管理して製造を継続する。
ーバーエッチングするチャネルエッチング量を検査し
て、そのオーバーエッチングするチャネルエッチング量
を適正な値に管理して製造を継続する。
【００６６】ノンドープ半導体層１６をオーバーエッチ
ングするチャネルエッチング量が適正な値に管理され
て、チャネル部２４のノンドープ半導体層１６の膜厚が
適正な状態となった後に次の製造工程が継続して行われ
る。
ングするチャネルエッチング量が適正な値に管理され
て、チャネル部２４のノンドープ半導体層１６の膜厚が
適正な状態となった後に次の製造工程が継続して行われ
る。
【００６７】すなわち図６（ｂ）に示すように上述した
段差測定が完了した後に、最終工程であるパッシベーシ
ョン膜形成を行う。具体的にはプラズマＣＶＤ法を用い
て、例えば窒化シリコンをパッシベーション膜２２とし
ておよそ２００ｎｍの膜厚に基板全面に成膜し、ホトリ
ソグラフィー法とＢＨＦによるウエットエッチング法を
用いて、基板のゲート端子部のパッシベーション膜２２
に開口部３７を形成する。最後にアニール処理を行い、
ＴＦＴアレイ基板を完成させる。
段差測定が完了した後に、最終工程であるパッシベーシ
ョン膜形成を行う。具体的にはプラズマＣＶＤ法を用い
て、例えば窒化シリコンをパッシベーション膜２２とし
ておよそ２００ｎｍの膜厚に基板全面に成膜し、ホトリ
ソグラフィー法とＢＨＦによるウエットエッチング法を
用いて、基板のゲート端子部のパッシベーション膜２２
に開口部３７を形成する。最後にアニール処理を行い、
ＴＦＴアレイ基板を完成させる。
【００６８】以上のように本発明によれば、接触式段差
測定器を用いてソース電極１９の膜厚を正確に測定し
て、チャネル掘り込み量、特にノンドープ半導体層１６
をオーバーエッチングするチャネルエッチング量が適正
な値に正確に管理することができ、歩留まり及び品質を
向上することができる。さらに製造工程の途中で別の製
造ラインに移設することがなく、一連の製造ラインを用
いて工程数を増やすことなく、上述した効果を得ること
ができる。
測定器を用いてソース電極１９の膜厚を正確に測定し
て、チャネル掘り込み量、特にノンドープ半導体層１６
をオーバーエッチングするチャネルエッチング量が適正
な値に正確に管理することができ、歩留まり及び品質を
向上することができる。さらに製造工程の途中で別の製
造ラインに移設することがなく、一連の製造ラインを用
いて工程数を増やすことなく、上述した効果を得ること
ができる。
【００６９】（実施形態２）
【００７０】本発明の実施形態１では、ドレイン電極１
８，ソース電極１９及びドレイン配線２０としてチャネ
ル部２４のエッチング工程でエッチングされてしまう高
融点金属のモリブデンを用いたが、エッチングされない
金属、例えばクロムを用いても良い。
８，ソース電極１９及びドレイン配線２０としてチャネ
ル部２４のエッチング工程でエッチングされてしまう高
融点金属のモリブデンを用いたが、エッチングされない
金属、例えばクロムを用いても良い。
【００７１】クロムを用いた場合のチャネルエッチング
後の膜積層状態を図９に、チャネルエッチ前後における
段差部を測定した出力波形を図１０にそれぞれ示す。図
１０における破線は、チャネルエッチング前の段差部を
測定した出力波形を示し、実線はチャネルエッチング後
の段差部を測定した出力波形を示したものである。
後の膜積層状態を図９に、チャネルエッチ前後における
段差部を測定した出力波形を図１０にそれぞれ示す。図
１０における破線は、チャネルエッチング前の段差部を
測定した出力波形を示し、実線はチャネルエッチング後
の段差部を測定した出力波形を示したものである。
【００７２】本発明の実施形態２では、実施形態１と同
様に、次の算出方法でチャネル部２４のエッチング量を
測定することが可能となり、従来ではチャネル部のエッ
チング前後の２回に渡って段差部の測定を行っていた
が、チャネル部２４のエッチング後に１回段差部の測定
をするのみにより、ノンドープ半導体層１６をオーバー
エッチングするチャネルエッチング量を検査して、その
オーバーエッチングするチャネルエッチング量を適正な
値に管理してことができ、工程の短縮を図ることができ
るという利点がある。
様に、次の算出方法でチャネル部２４のエッチング量を
測定することが可能となり、従来ではチャネル部のエッ
チング前後の２回に渡って段差部の測定を行っていた
が、チャネル部２４のエッチング後に１回段差部の測定
をするのみにより、ノンドープ半導体層１６をオーバー
エッチングするチャネルエッチング量を検査して、その
オーバーエッチングするチャネルエッチング量を適正な
値に管理してことができ、工程の短縮を図ることができ
るという利点がある。
【００７３】チャネル部２４のエッチング量＝（ドレイ
ン電極１８の膜厚＋チャネル部２４のエッチング量）−
（ドレイン電極１８の膜厚）＝（図１０のとの段差
部寸法）−（図１０のとの段差部寸法） ここに図１０に示すはソース電極１９の形成領域であ
り、はチャネル部２４のエッチング対象であるｎ型半
導体層１７の形成領域である。
ン電極１８の膜厚＋チャネル部２４のエッチング量）−
（ドレイン電極１８の膜厚）＝（図１０のとの段差
部寸法）−（図１０のとの段差部寸法） ここに図１０に示すはソース電極１９の形成領域であ
り、はチャネル部２４のエッチング対象であるｎ型半
導体層１７の形成領域である。
【００７４】（実施形態３）
【００７５】また本発明の実施形態２では、耐エッチン
グ性基準面としての基準パターン２３を形成した後、ド
レイン電極１８，ソース電極１９及びドレイン配線２０
をこの順序で形成したが、この順序が逆となっても段差
波形は変わらないため、実施形態２と同様の効果が得ら
れる。
グ性基準面としての基準パターン２３を形成した後、ド
レイン電極１８，ソース電極１９及びドレイン配線２０
をこの順序で形成したが、この順序が逆となっても段差
波形は変わらないため、実施形態２と同様の効果が得ら
れる。
【００７６】
【発明の効果】以上のように本発明によれば、接触式段
差測定器を用いてソース電極の膜厚を正確に測定して、
チャネル掘り込み量、特にノンドープ半導体層をオーバ
ーエッチングするチャネルエッチング量が適正な値に正
確に管理することができ、歩留まり及び品質を向上する
ことができる。さらに製造工程の途中で別の製造ライン
に移設することがなく、一連の製造ラインを用いて工程
数を増やすことなく、上述した効果を得ることができ
る。
差測定器を用いてソース電極の膜厚を正確に測定して、
チャネル掘り込み量、特にノンドープ半導体層をオーバ
ーエッチングするチャネルエッチング量が適正な値に正
確に管理することができ、歩留まり及び品質を向上する
ことができる。さらに製造工程の途中で別の製造ライン
に移設することがなく、一連の製造ラインを用いて工程
数を増やすことなく、上述した効果を得ることができ
る。
【図１】一般的な薄膜トランジスタ（ＴＦＴ）アレイ基
板を示す概念図である。
板を示す概念図である。
【図２】Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（以
下、ＩＰＳという）モードを用いたチャネル掘り込み型
薄膜トランジスタ（ＴＦＴ）を示す平面図である。
下、ＩＰＳという）モードを用いたチャネル掘り込み型
薄膜トランジスタ（ＴＦＴ）を示す平面図である。
【図３】本発明の実施形態１に係る薄膜トランジスタ
（ＴＦＴ）アレイ基板を示す断面図であって、図２のＡ
−Ａ線に沿う断面図である。
（ＴＦＴ）アレイ基板を示す断面図であって、図２のＡ
−Ａ線に沿う断面図である。
【図４】本発明の実施形態に係る薄膜トランジスタ（Ｔ
ＦＴ）アレイ基板の製造方法を工程順に示す断面図であ
る。
ＦＴ）アレイ基板の製造方法を工程順に示す断面図であ
る。
【図５】本発明の実施形態に係る薄膜トランジスタ（Ｔ
ＦＴ）アレイ基板の製造方法を工程順に示す断面図であ
る。
ＦＴ）アレイ基板の製造方法を工程順に示す断面図であ
る。
【図６】本発明の実施形態１に係る薄膜トランジスタ
（ＴＦＴ）アレイ基板の製造方法を工程順に示す断面図
である。
（ＴＦＴ）アレイ基板の製造方法を工程順に示す断面図
である。
【図７】本発明の実施形態１に係る薄膜トランジスタ
（ＴＦＴ）アレイ基板の製造方法において、チャネル部
のエッチング後を示す断面図である。
（ＴＦＴ）アレイ基板の製造方法において、チャネル部
のエッチング後を示す断面図である。
【図８】図７の状態に示す製造段階で接触式段差測定器
を用いてチャネル部周辺の段差部を測定した出力波形を
示す図である。
を用いてチャネル部周辺の段差部を測定した出力波形を
示す図である。
【図９】本発明の実施形態２に係る薄膜トランジスタ
（ＴＦＴ）アレイ基板の製造方法において、チャネル部
のエッチング後を示す断面図である。
（ＴＦＴ）アレイ基板の製造方法において、チャネル部
のエッチング後を示す断面図である。
【図１０】図９の状態に示す製造段階で接触式段差測定
器を用いてチャネル部周辺の段差部を測定した出力波形
を示す図である。
器を用いてチャネル部周辺の段差部を測定した出力波形
を示す図である。
【図１１】従来例に係る薄膜トランジスタ（ＴＦＴ）ア
レイ基板の製造方法において、チャネル部のエッチング
後を示す断面図である。
レイ基板の製造方法において、チャネル部のエッチング
後を示す断面図である。
【図１２】図１１の状態に示す製造段階で接触式段差測
定器を用いてチャネル部周辺の段差部を測定した出力波
形を示す図である。
定器を用いてチャネル部周辺の段差部を測定した出力波
形を示す図である。
【図１３】従来例に係る薄膜トランジスタ（ＴＦＴ）ア
レイ基板の製造方法において、チャネル部のエッチング
後を示す断面図である。
レイ基板の製造方法において、チャネル部のエッチング
後を示す断面図である。
【図１４】図１３の状態に示す製造段階で接触式段差測
定器を用いてチャネル部周辺の段差部を測定した出力波
形を示す図である。
定器を用いてチャネル部周辺の段差部を測定した出力波
形を示す図である。
【図１５】従来例に係る薄膜トランジスタ（ＴＦＴ）ア
レイ基板の製造方法において、チャネル部のエッチング
後を示す断面図である。
レイ基板の製造方法において、チャネル部のエッチング
後を示す断面図である。
【図１６】図１５の状態に示す製造段階で接触式段差測
定器を用いてチャネル部周辺の段差部を測定した出力波
形を示す図である。
定器を用いてチャネル部周辺の段差部を測定した出力波
形を示す図である。
１１ 透明ガラス基板
１２ ゲート配線
１２ａ ゲート電極
１３ コモン電極
１４ コモン配線
１５ ゲート絶縁膜
１６ ノンドープ半導体層
１７ ｎ型半導体層
１８ ドレイン電極
１９ ソース電極
２０ ドレイン配線
２１ 画素電極
２２ パッシベーション絶縁膜
２３ 基準パターン（耐エッチング性基準面）
２４ チャネル部
３１ ゲート引き出し線
３２ ゲート端子
３３ ドレイン端子
３４ ドレイン引き出し線
３５ コンタクトホール
３６ ゲート端子引き出し金属
３７ パッシベーション膜開口部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 21/66
H01L 29/786
H01L 21/302
H01L 21/304
Claims (7)
- 【請求項１】 Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ
モードチャネル掘り込み型薄膜トランジスタ基板におい
て、 チャネル部のエッチング時にエッチングされない耐エッ
チング性基準面をゲート絶縁膜上に形成し、且つ前記耐
エッチング性基準面の一部は、ソース電極、またはドレ
イン電極、或いはドレイン配線の下層または上層に形成
されていることを特徴とする薄膜トランジスタアレイ基
板。 - 【請求項２】 前記耐エッチング性基準面は、酸化イン
ジウム錫等の透明導電膜で形成されていることを特徴と
する請求項１に記載の薄膜トランジスタアレイ基板。 - 【請求項３】 前記ソース電極、ドレイン電極またはド
レイン配線は、モリブデン，タングステン，またはこれ
ら合金の単層膜または積層膜であることを特徴とする請
求項１に記載の薄膜トランジスタアレイ基板。 - 【請求項４】 Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ
モードチャネル掘り込み型薄膜トランジスタ基板の製造
方法において、 チャネル部のエッチング時にエッチングされない膜で耐
エッチング性基準面をゲート絶縁膜上に形成し、且つ前
記耐エッチング性基準面の一部を、ソース電極、または
ドレイン電極、或いはドレイン配線の下層または上層に
形成することを特徴とする薄膜トランジスタアレイ基板
の製造方法。 - 【請求項５】 前記耐エッチング性基準面を、酸化イン
ジウム錫等の透明導電膜で形成することを特徴とする請
求項４に記載の薄膜トランジスタアレイ基板の製造方
法。 - 【請求項６】 前記ソース電極，ドレイン電極またはド
レイン配線を、モリブデン，タングステン，またはこれ
らの合金の単層膜または積層膜で形成することを特徴と
する請求項４に記載の薄膜トランジスタアレイ基板の製
造方法。 - 【請求項７】 前記耐エッチング性基準面を、薄膜トラ
ンジスタの端子形成工程と同一工程で形成することを特
徴とする請求項４に記載の薄膜トランジスタアレイ基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32576299A JP3395739B2 (ja) | 1999-11-16 | 1999-11-16 | 薄膜トランジスタアレイ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32576299A JP3395739B2 (ja) | 1999-11-16 | 1999-11-16 | 薄膜トランジスタアレイ基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144299A JP2001144299A (ja) | 2001-05-25 |
| JP3395739B2 true JP3395739B2 (ja) | 2003-04-14 |
Family
ID=18180349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32576299A Expired - Fee Related JP3395739B2 (ja) | 1999-11-16 | 1999-11-16 | 薄膜トランジスタアレイ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395739B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10306643B4 (de) * | 2003-02-18 | 2005-08-25 | Semikron Elektronik Gmbh | Anordnung in Druckkontaktierung mit einem Leistungshalbleitermodul |
| JP5560227B2 (ja) * | 2011-04-11 | 2014-07-23 | 株式会社ジャパンディスプレイ | 液晶表示装置の製造方法及び液晶表示装置 |
-
1999
- 1999-11-16 JP JP32576299A patent/JP3395739B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001144299A (ja) | 2001-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4169896B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP3541856B2 (ja) | 薄膜トランジスタからなるマトリクスを製造するための方法 | |
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US7649581B2 (en) | Array substrate of an LCD comprising first and second gate insulating layers and method of fabricating the same | |
| US8633066B2 (en) | Thin film transistor with reduced edge slope angle, array substrate and having the thin film transistor and manufacturing method thereof | |
| JP2005242372A (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| US6654074B1 (en) | Array substrate for liquid crystal display device with shorting bars external to a data pad and method of manufacturing the same | |
| KR100675088B1 (ko) | 액정 표시장치 및 액정 표시장치 제조방법 | |
| JPH08236775A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH01217423A (ja) | 非晶質シリコン薄膜トランジスタアレイ基板 | |
| JP3395739B2 (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| US6087272A (en) | Method of producing thin film transistor | |
| JP3947515B2 (ja) | アクティブマトリクス基板のコンタクトホール形成方法 | |
| JPH09153618A (ja) | 液晶表示装置の製造方法 | |
| JP3587683B2 (ja) | アクティブマトリクス基板、該基板のコンタクトホール形成方法および該基板を用いた液晶表示装置 | |
| JP4693219B2 (ja) | 液晶表示装置のｔｆｔアレイ基板およびその製造方法 | |
| JP3393470B2 (ja) | 液晶表示装置及びその製造方法 | |
| US20080280379A1 (en) | Method of manufacturing thin film transistor substrate and manufacturing system using the same | |
| JPS61161764A (ja) | 薄膜トランジスタの製造方法 | |
| JP2001102362A (ja) | コンタクトホールの形成方法およびその形成方法を用いて製造された液晶表示装置 | |
| JP2002314088A (ja) | 薄膜トランジスタアレイ基板の製造方法及び当該方法により製造された薄膜トランジスタアレイ基板を用いた液晶表示装置 | |
| KR20060001139A (ko) | 대면적 글라스 기판의 더미 패턴 구조 | |
| JP2958775B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2001005031A (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| KR100796483B1 (ko) | 액정표시소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080207 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090207 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100207 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100207 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110207 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120207 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120207 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120207 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130207 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140207 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |