JP2958775B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2958775B2 JP2958775B2 JP1103199A JP10319989A JP2958775B2 JP 2958775 B2 JP2958775 B2 JP 2958775B2 JP 1103199 A JP1103199 A JP 1103199A JP 10319989 A JP10319989 A JP 10319989A JP 2958775 B2 JP2958775 B2 JP 2958775B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば液晶テレビの液晶表示装置等にスイ
ッチング素子として使用される薄膜トランジスタの製造
方法に係り、特にはその製造工程の一部であるオーミッ
クコンタクト用の低抵抗半導体層の加工方法に関する。
ッチング素子として使用される薄膜トランジスタの製造
方法に係り、特にはその製造工程の一部であるオーミッ
クコンタクト用の低抵抗半導体層の加工方法に関する。
近年、液晶テレビ等に使用される液晶表示装置として
は、高コントラスト及び高時分割駆動が要求されるため
に、アクティブマトリクス型を用いることが提案されて
いる。このアクティブマトリクス型の液晶表示装置は、
画素となる透明電極及びこの透明電極に接続されたスイ
ッチング素子をマトリクス状に複数配列した基板（以
下、マトリクス基板と称す）と、この基板の配列された
複数の透明電極に対向する他方の透明電極を設けた対向
基板と、これらの基板間に封入された液晶とを備えてい
る。そして、上記のスイッチング素子として、薄膜トラ
ンジスタを用いることが提案されている。
は、高コントラスト及び高時分割駆動が要求されるため
に、アクティブマトリクス型を用いることが提案されて
いる。このアクティブマトリクス型の液晶表示装置は、
画素となる透明電極及びこの透明電極に接続されたスイ
ッチング素子をマトリクス状に複数配列した基板（以
下、マトリクス基板と称す）と、この基板の配列された
複数の透明電極に対向する他方の透明電極を設けた対向
基板と、これらの基板間に封入された液晶とを備えてい
る。そして、上記のスイッチング素子として、薄膜トラ
ンジスタを用いることが提案されている。
ところで、上述したマトリクス基板のスイッチング素
子として使用される薄膜トランジスタは、例えば第２図
に示すように製造されている。
子として使用される薄膜トランジスタは、例えば第２図
に示すように製造されている。
まず第２図（ａ）に示すように、ガラス等でできた絶
縁性の基板１の上面に、ゲート電極となるCr（クロム）
等の金属層を堆積させ、これをパターニングすることに
よりゲート電極２を形成する。次に、その上をゲート絶
縁層３で覆い、その上から全面にａ−Si（アモルファス
シリコン）からなるａ−Si半導体層４とオーミックコン
タクト用の低抵抗半導体層であるn+−ａ−Si層５とを順
次堆積させ、これらを一括してパターニングしてゲート
電極２の上方及びその近傍にのみ素子領域Ａとして残
す。
縁性の基板１の上面に、ゲート電極となるCr（クロム）
等の金属層を堆積させ、これをパターニングすることに
よりゲート電極２を形成する。次に、その上をゲート絶
縁層３で覆い、その上から全面にａ−Si（アモルファス
シリコン）からなるａ−Si半導体層４とオーミックコン
タクト用の低抵抗半導体層であるn+−ａ−Si層５とを順
次堆積させ、これらを一括してパターニングしてゲート
電極２の上方及びその近傍にのみ素子領域Ａとして残
す。
その後、第２図（ｂ）に示すように、上記n+−ａ−Si
層５上を覆って、ソース及びドレイン電極となるCr等の
金属層６を堆積させる。そして、第２図（Ｃ）に示すよ
うに、ドライエッチングにより金属層６を素子領域Ａ上
で２分割してソース電極6a及びドレイン電極6bを形成す
る。
層５上を覆って、ソース及びドレイン電極となるCr等の
金属層６を堆積させる。そして、第２図（Ｃ）に示すよ
うに、ドライエッチングにより金属層６を素子領域Ａ上
で２分割してソース電極6a及びドレイン電極6bを形成す
る。
続いて、第２図（ｄ）に示すように、上記ソース電極
6a及びドレイン電極6bをマスクとして、その下のn+−ａ
−Si層５にドライエッチングを施すことにより、n+−ａ
−Si層５をソース及びドレイン電極6a、6b下にのみ残
す。
6a及びドレイン電極6bをマスクとして、その下のn+−ａ
−Si層５にドライエッチングを施すことにより、n+−ａ
−Si層５をソース及びドレイン電極6a、6b下にのみ残
す。
上記従来の薄膜トランジスタの製造方法では、第２図
（ａ）に示したように、ａ−Si半導体層４とn+−ａ−Si
層５とを一括してパターニングすることにより素子領域
Ａを形成しているので、第２図（ｃ）に示したn+−ａ−
Si層５のエッチング開始時点では、n+−ａ−Si層５は第
３図（ａ）に示すように素子領域Ａ中の一部分（例えば
マトリクス基板における一つの画素領域Ｂの５〜10％程
度）にしか露出していない（露出部分を斜線で示す）。
（ａ）に示したように、ａ−Si半導体層４とn+−ａ−Si
層５とを一括してパターニングすることにより素子領域
Ａを形成しているので、第２図（ｃ）に示したn+−ａ−
Si層５のエッチング開始時点では、n+−ａ−Si層５は第
３図（ａ）に示すように素子領域Ａ中の一部分（例えば
マトリクス基板における一つの画素領域Ｂの５〜10％程
度）にしか露出していない（露出部分を斜線で示す）。
一般に、ドライエッチングのエッチング終点を精度良
く検出するためには、発光分光法が利用される。この発
光分光法は、エッチングの際にエッチング生成物に応じ
てプラズマ中で発生する特定波長の光の強度を測定し、
その強度の変化に基づきエッチングの終点を検出する方
法である。ところが、上記のn+−ａ−Si層５のように露
出面積の小さいものをエッチングする際に発光分光法を
適用しようとすると、エッチング生成物が少量しか生じ
ないので、光の強度が弱くなり、ノイズとの区別がつか
なくなるため、終点検出がほとんど不可能である。
く検出するためには、発光分光法が利用される。この発
光分光法は、エッチングの際にエッチング生成物に応じ
てプラズマ中で発生する特定波長の光の強度を測定し、
その強度の変化に基づきエッチングの終点を検出する方
法である。ところが、上記のn+−ａ−Si層５のように露
出面積の小さいものをエッチングする際に発光分光法を
適用しようとすると、エッチング生成物が少量しか生じ
ないので、光の強度が弱くなり、ノイズとの区別がつか
なくなるため、終点検出がほとんど不可能である。
そのため、従来、n+−ａ−Si層５のエッチング終点検
出は、エッチングの時間を測定し、その時間に基づいて
経験的に終点を判断するという方法にたよらざるを得な
かった。このような方法だと、n+−ａ−Si層５の膜厚や
エッチング速度が変動したような場合、オーバーエッチ
ングやエッチングむら等が発生しやすく、安定したエッ
チング加工ができなくなるといった問題が生じる。
出は、エッチングの時間を測定し、その時間に基づいて
経験的に終点を判断するという方法にたよらざるを得な
かった。このような方法だと、n+−ａ−Si層５の膜厚や
エッチング速度が変動したような場合、オーバーエッチ
ングやエッチングむら等が発生しやすく、安定したエッ
チング加工ができなくなるといった問題が生じる。
また、n+−ａ−Si層５の露出面積が小さいと、目視に
より検査もできないといった問題がある。
より検査もできないといった問題がある。
本発明は、上記従来の問題点に鑑みてなされたもので
あり、その目的は、オーミックコンタクト用の低抵抗半
導体層をエッチングにより加工する際、そのエッチング
の終点を正確に検出することができ、かつ目視による確
認も容易に行うことのできる薄膜トランジスタの製造方
法を提供することにある。
あり、その目的は、オーミックコンタクト用の低抵抗半
導体層をエッチングにより加工する際、そのエッチング
の終点を正確に検出することができ、かつ目視による確
認も容易に行うことのできる薄膜トランジスタの製造方
法を提供することにある。
基板上の素子領域にゲート電極、ゲート絶縁膜、半導
体層、該半導体層にオーミックコンタクトする低抵抗半
導体層、および該低抵抗半導体層に接続されるソース電
極とドレイン電極を形成する薄膜トランジスタの製造方
法において、 前記基板上のうち前記薄膜トランジスタが形成される
領域である素子領域にゲート電極を形成する工程と、 この素子領域及び前記基板上のうち前記薄膜トランジ
スタが形成されない領域である非素子領域にわたってゲ
ート絶縁膜を形成する工程と、 前記素子領域の前記ゲート絶縁膜上に前記半導体層を
所定の形状にパターニングする工程と、 前記基板の前記素子領域及び前記非素子領域にわたっ
て前記低抵抗半導体層を堆積する工程と、 前記低抵抗半導体層上全面に前記ソース電極および前
記ドレイン電極となる金属層を堆積する工程と、 前記金属層をエッチングして、前記素子領域における
前記低抵抗半導体層を介して前記パターニングされた半
導体層の端部をそれぞれ跨るように前記ソース電極およ
び前記ドレイン電極を形成するとともに前記非素子領域
における前記低抵抗半導体層を露出する工程と、 前記非素子領域の前記低抵抗半導体層をエッチングす
る工程と、 を備えるようにしたものである。
体層、該半導体層にオーミックコンタクトする低抵抗半
導体層、および該低抵抗半導体層に接続されるソース電
極とドレイン電極を形成する薄膜トランジスタの製造方
法において、 前記基板上のうち前記薄膜トランジスタが形成される
領域である素子領域にゲート電極を形成する工程と、 この素子領域及び前記基板上のうち前記薄膜トランジ
スタが形成されない領域である非素子領域にわたってゲ
ート絶縁膜を形成する工程と、 前記素子領域の前記ゲート絶縁膜上に前記半導体層を
所定の形状にパターニングする工程と、 前記基板の前記素子領域及び前記非素子領域にわたっ
て前記低抵抗半導体層を堆積する工程と、 前記低抵抗半導体層上全面に前記ソース電極および前
記ドレイン電極となる金属層を堆積する工程と、 前記金属層をエッチングして、前記素子領域における
前記低抵抗半導体層を介して前記パターニングされた半
導体層の端部をそれぞれ跨るように前記ソース電極およ
び前記ドレイン電極を形成するとともに前記非素子領域
における前記低抵抗半導体層を露出する工程と、 前記非素子領域の前記低抵抗半導体層をエッチングす
る工程と、 を備えるようにしたものである。
このような製造方法によれば、ソース電極およびドレ
イン電極を素子領域にのみ形成される非素子領域の低抵
抗半導体層が露出しているので、非素子領域の低抵抗半
導体層のエッチング時には上記低抵抗半導体層の終端
を、発光分光法等により正確に検出でき、かつ目視によ
る確認も容易に行なうことができるという効果を奏す
る。
イン電極を素子領域にのみ形成される非素子領域の低抵
抗半導体層が露出しているので、非素子領域の低抵抗半
導体層のエッチング時には上記低抵抗半導体層の終端
を、発光分光法等により正確に検出でき、かつ目視によ
る確認も容易に行なうことができるという効果を奏す
る。
以下、本発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の薄膜トランジスタの製造方法の一
実施例を示す製造工程図である。
実施例を示す製造工程図である。
まず、第１図（ａ）に示すように、ガラス等の絶縁性
の基板１の上面に、ゲート電極となるCr等の金属層をス
パッタ法や真空蒸着法等により堆積させた後、これをフ
ォトリソグラフィ法を用いてパターニングすることによ
りゲート電極２を形成する。続いて、ゲート電極２上を
含む全面に、プラズマCVD法等により、SiN（窒化シリコ
ン）等からなるゲート絶縁層３と、ａ−Siからなるａ−
Si半導体層４とを順次堆積させた後、ａ−Si半導体層４
をフォトリソグラフィ法を用いてパターニングすること
により、ゲート電極２の上方及びその近傍にのみ素子領
域Ａとして残す。
の基板１の上面に、ゲート電極となるCr等の金属層をス
パッタ法や真空蒸着法等により堆積させた後、これをフ
ォトリソグラフィ法を用いてパターニングすることによ
りゲート電極２を形成する。続いて、ゲート電極２上を
含む全面に、プラズマCVD法等により、SiN（窒化シリコ
ン）等からなるゲート絶縁層３と、ａ−Siからなるａ−
Si半導体層４とを順次堆積させた後、ａ−Si半導体層４
をフォトリソグラフィ法を用いてパターニングすること
により、ゲート電極２の上方及びその近傍にのみ素子領
域Ａとして残す。
次に、第１図（ｂ）に示すように、ａ−Si半導体層４
の上面を含む全面に、オーミックコンタクト用の低抵抗
半導体層であるn+−ａ−Si層５をプラズマCVD法により
堆積させる。続いてその上に、第１図（ｃ）に示すよう
に、ソース及びドレイン電極となるCr等の金属層６をス
パッタ法や真空蒸着法等により堆積させる。その後、第
１図（ｄ）に示すように、ドライエッチングにより金属
層６を素子領域Ａ上で２分割してソース電極6a及びドレ
イン電極6bを形成する。
の上面を含む全面に、オーミックコンタクト用の低抵抗
半導体層であるn+−ａ−Si層５をプラズマCVD法により
堆積させる。続いてその上に、第１図（ｃ）に示すよう
に、ソース及びドレイン電極となるCr等の金属層６をス
パッタ法や真空蒸着法等により堆積させる。その後、第
１図（ｄ）に示すように、ドライエッチングにより金属
層６を素子領域Ａ上で２分割してソース電極6a及びドレ
イン電極6bを形成する。
続いて、第１図（ｅ）に示すように、上記ソース電極
6a及びドレイン電極6bをマスクとして、その下のn+−ａ
−Si層５にドライエッチングを施すことにより、n+−ａ
−Si層５をソース及びドレイン電極6a、6b下にのみ残
す。その際、上記エッチングの終点検出には、発光分光
法を使用する。
6a及びドレイン電極6bをマスクとして、その下のn+−ａ
−Si層５にドライエッチングを施すことにより、n+−ａ
−Si層５をソース及びドレイン電極6a、6b下にのみ残
す。その際、上記エッチングの終点検出には、発光分光
法を使用する。
本実施例では、第１図（ａ）及び（ｂ）に示したよう
にａ−Si半導体層４をパターニングして素子領域Ａを形
成してから、その全面にn+−ａ−Si層５を堆積させるよ
うにしたので、その後における第１図（ｄ）に示したn+
−ａ−Si層５のエッチング開始時点では、第３図（ｂ）
に示すようにn+−ａ−Si層５がまだ基板全面に広い面積
（例えばマトリクス基板における１つの画素領域Ｂの80
〜90％程度）で残っている。すなわち、n+−ａ−Si層５
のエッチング加工時における露出面積を非常に大きくと
ることができる。従って、エッチング時に生じるエッチ
ング生成物（例えばエッチングガスとしてCCl4（四塩化
炭素）を用いた場合、SiCl4（四塩化シリコン）がエッ
チング生成物として生じる）が充分に得られ、これによ
り発光分光法による非常に正確な終点検出が可能にな
る。よって、n+−ａ−Si層５の膜厚がエッチング速度が
変動したような場合であっても、オーバーエッチングや
エッチングむら等を発生することなく、安定したエッチ
ング加工が可能になる。
にａ−Si半導体層４をパターニングして素子領域Ａを形
成してから、その全面にn+−ａ−Si層５を堆積させるよ
うにしたので、その後における第１図（ｄ）に示したn+
−ａ−Si層５のエッチング開始時点では、第３図（ｂ）
に示すようにn+−ａ−Si層５がまだ基板全面に広い面積
（例えばマトリクス基板における１つの画素領域Ｂの80
〜90％程度）で残っている。すなわち、n+−ａ−Si層５
のエッチング加工時における露出面積を非常に大きくと
ることができる。従って、エッチング時に生じるエッチ
ング生成物（例えばエッチングガスとしてCCl4（四塩化
炭素）を用いた場合、SiCl4（四塩化シリコン）がエッ
チング生成物として生じる）が充分に得られ、これによ
り発光分光法による非常に正確な終点検出が可能にな
る。よって、n+−ａ−Si層５の膜厚がエッチング速度が
変動したような場合であっても、オーバーエッチングや
エッチングむら等を発生することなく、安定したエッチ
ング加工が可能になる。
また、上述したようにn+−ａ−Si層５が広範囲に渡っ
て露出しているので、これを目視によっても容易に確認
することができる。
て露出しているので、これを目視によっても容易に確認
することができる。
更に、第１図（ｅ）に示したように、n+−ａ−Si層５
がその下のａ−Si半導体層４の段差部4aを被覆して、こ
の部分の角に丸みがつくので、その上を覆って形成され
るソース及びドレイン電極6a、6bの断線を防止すること
もできる。
がその下のａ−Si半導体層４の段差部4aを被覆して、こ
の部分の角に丸みがつくので、その上を覆って形成され
るソース及びドレイン電極6a、6bの断線を防止すること
もできる。
なお、半導体層としては、上述したａ−Siに限定され
ることはなく、半導体薄膜としての特性が良好なもので
あれば、その他の半導体材料を用いてもよい。また、低
抵抗半導体層も、上述したn+−ａ−Siに限定されること
はなく、半導体層とソース及びドレイン電極との間で良
好なオーミックコンタクトをとることができ、かつ上述
した発光分光法を使用することのできるものであれば、
その他の材料を使用してもよい。
ることはなく、半導体薄膜としての特性が良好なもので
あれば、その他の半導体材料を用いてもよい。また、低
抵抗半導体層も、上述したn+−ａ−Siに限定されること
はなく、半導体層とソース及びドレイン電極との間で良
好なオーミックコンタクトをとることができ、かつ上述
した発光分光法を使用することのできるものであれば、
その他の材料を使用してもよい。
この発明の方法によれば、素子領域および非素子領域
に低抵抗半導体層を堆積し、ソース電極とドレイン電極
を素子領域のみに形成してから非素子領域の抵抗半導体
層をエッチングする際に、非素子領域の低抵抗半導体層
の終端を、発光分光法等により正確に検出でき、かつ目
視による確認も容易に行なうことができるという効果を
奏する。また、半導体層の端部での段差は半導体層の層
厚によるもののみで、ソース電極及びドレイン電極の接
続不良を抑制することができる。
に低抵抗半導体層を堆積し、ソース電極とドレイン電極
を素子領域のみに形成してから非素子領域の抵抗半導体
層をエッチングする際に、非素子領域の低抵抗半導体層
の終端を、発光分光法等により正確に検出でき、かつ目
視による確認も容易に行なうことができるという効果を
奏する。また、半導体層の端部での段差は半導体層の層
厚によるもののみで、ソース電極及びドレイン電極の接
続不良を抑制することができる。
第１図（ａ）〜（ｅ）は本発明の薄膜トランジスタの製
造方法の一実施例を示す製造工程図、 第２図（ａ）〜（ｄ）は従来の薄膜トランジスタの製造
方法の一例を示す製造工程図、 第３図（ａ）、（ｂ）はそれぞれ従来と本発明の一実施
例とで、n+−ａ−Si層のエッチング加工時における１画
素当たりのn+−ａ−Si層の露出面積を比較して示す平面
図である。 １……基板、 ２……ゲート電極、 ３……ゲート絶縁層、 ４……ａ−Si半導体層、 ５……n+−ａ−Si層 ６……金属層、 6a……ソース電極、 6b……ドレイン電極、 Ａ……素子領域．
造方法の一実施例を示す製造工程図、 第２図（ａ）〜（ｄ）は従来の薄膜トランジスタの製造
方法の一例を示す製造工程図、 第３図（ａ）、（ｂ）はそれぞれ従来と本発明の一実施
例とで、n+−ａ−Si層のエッチング加工時における１画
素当たりのn+−ａ−Si層の露出面積を比較して示す平面
図である。 １……基板、 ２……ゲート電極、 ３……ゲート絶縁層、 ４……ａ−Si半導体層、 ５……n+−ａ−Si層 ６……金属層、 6a……ソース電極、 6b……ドレイン電極、 Ａ……素子領域．
Claims (1)
- 【請求項１】基板上の素子領域にゲート電極、ゲート絶
縁膜、半導体層、該半導体層にオーミックコンタクトす
る低抵抗半導体層、および該低抵抗半導体層に接続され
るソース電極とドレイン電極を形成する薄膜トランジス
タの製造方法において、 前記基板上のうち前記薄膜トランジスタが形成される領
域である素子領域にゲート電極を形成する工程と、 この素子領域及び前記基板上のうち前記薄膜トランジス
タが形成されない領域である非素子領域にわたってゲー
ト絶縁膜を形成する工程と、 前記素子領域の前記ゲート絶縁膜上に前記半導体層を所
定の形状にパターニングする工程と、 前記基板の前記素子領域及び前記非素子領域にわたって
前記低抵抗半導体層を堆積する工程と、 前記低抵抗半導体層上全面に前記ソース電極および前記
ドレイン電極となる金属層を堆積する工程と、 前記金属層をエッチングして前記素子領域における前記
低抵抗半導体層を介して前記パターニングされた半導体
層の端部をそれぞれ跨るように前記ソース電極および前
記ドレイン電極を形成するとともに前記非素子領域にお
ける前記低抵抗半導体層を露出する工程と、 前記非素子領域の前記低抵抗半導体層をエッチングする
工程と、 を備えることを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103199A JP2958775B2 (ja) | 1989-04-21 | 1989-04-21 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103199A JP2958775B2 (ja) | 1989-04-21 | 1989-04-21 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281633A JPH02281633A (ja) | 1990-11-19 |
| JP2958775B2 true JP2958775B2 (ja) | 1999-10-06 |
Family
ID=14347850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1103199A Expired - Lifetime JP2958775B2 (ja) | 1989-04-21 | 1989-04-21 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2958775B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042868A (ja) * | 1983-08-18 | 1985-03-07 | Matsushita Electronics Corp | 非晶質シリコン薄膜電界効果トランジスタの製造方法 |
| JPS62128566A (ja) * | 1985-11-29 | 1987-06-10 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
-
1989
- 1989-04-21 JP JP1103199A patent/JP2958775B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281633A (ja) | 1990-11-19 |
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