JP2010175585A - 電気光学装置の製造方法及び電気光学装置 - Google Patents
電気光学装置の製造方法及び電気光学装置 Download PDFInfo
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Abstract
【課題】電気特性のバラツキが少ないＴＦＴを備えた電気光学装置の製造方法及び電気光
学装置を提供すること。
【解決手段】本発明の電気光学装置１０の製造方法は、表示領域１２の周囲の少なくとも
１箇所に、ＴＦＴの製造時に、同時に、同条件で、同じ層構造の半導体層を備える膜厚測
定用素子Ｘ部分を形成する工程と、前記ＴＦＴのチャネルエッチング時に前記膜厚測定用
素子Ｘ部分の半導体層も同時にエッチングする工程と、得られた膜厚測定用素子Ｘの半導
体層の膜厚を測定することによって前記ＴＦＴのチャネル領域の半導体層の膜厚を求める
工程と、を備えることを特徴とする。
【選択図】図１
学装置を提供すること。
【解決手段】本発明の電気光学装置１０の製造方法は、表示領域１２の周囲の少なくとも
１箇所に、ＴＦＴの製造時に、同時に、同条件で、同じ層構造の半導体層を備える膜厚測
定用素子Ｘ部分を形成する工程と、前記ＴＦＴのチャネルエッチング時に前記膜厚測定用
素子Ｘ部分の半導体層も同時にエッチングする工程と、得られた膜厚測定用素子Ｘの半導
体層の膜厚を測定することによって前記ＴＦＴのチャネル領域の半導体層の膜厚を求める
工程と、を備えることを特徴とする。
【選択図】図１
Description
本発明は、液晶表示装置、有機エレクトロルミネッセンス（ＥＬ：Electroluminescenc
e）表示装置、プラズマ表示装置、電気泳動型表示装置、フィールドエミッションディス
プレイ等の電気光学装置に関する。詳しくは、本発明は、スイッチング素子として使用さ
れている薄膜トランジスター（ＴＦＴ：Thin Film Transistor）のチャネル領域の膜厚管
理を行うことができ、電気特性のバラツキが少ないＴＦＴを備えた電気光学装置の製造方
法及び電気光学装置に関する。
e）表示装置、プラズマ表示装置、電気泳動型表示装置、フィールドエミッションディス
プレイ等の電気光学装置に関する。詳しくは、本発明は、スイッチング素子として使用さ
れている薄膜トランジスター（ＴＦＴ：Thin Film Transistor）のチャネル領域の膜厚管
理を行うことができ、電気特性のバラツキが少ないＴＦＴを備えた電気光学装置の製造方
法及び電気光学装置に関する。
液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置等のアクティブマトリクス型の電
気光学装置は、スイッチング素子としてＴＦＴを備えている。ＴＦＴには半導体材料とし
てアモルファス−シリコン（以下、「ａ−Ｓｉ」という。）が多く使用されている。この
ＴＦＴは、通常、逆スタガー型構造が取られており、ガラス基板等の透明基板の表面に形
成されたゲート電極と、このゲート電極の表面を被覆するゲート絶縁膜と、ａ−Ｓｉ層及
びｎ＋ａ−Ｓｉ層とからなる半導体層と、ドレイン電極及びソース電極とを備えている。
なお、ｎ＋ａ−Ｓｉ層は、ソース電極及びドレイン電極を形成する金属とａ−Ｓｉ層との
間にオーミック接続を形成するために使用されているものである。
気光学装置は、スイッチング素子としてＴＦＴを備えている。ＴＦＴには半導体材料とし
てアモルファス−シリコン（以下、「ａ−Ｓｉ」という。）が多く使用されている。この
ＴＦＴは、通常、逆スタガー型構造が取られており、ガラス基板等の透明基板の表面に形
成されたゲート電極と、このゲート電極の表面を被覆するゲート絶縁膜と、ａ−Ｓｉ層及
びｎ＋ａ−Ｓｉ層とからなる半導体層と、ドレイン電極及びソース電極とを備えている。
なお、ｎ＋ａ−Ｓｉ層は、ソース電極及びドレイン電極を形成する金属とａ−Ｓｉ層との
間にオーミック接続を形成するために使用されているものである。
そして、ドレイン電極及びソース電極の製造に際しては、ｎ＋ａ−Ｓｉ層の表面にアル
ミニウム、アルミニウム合金、モリブデン等の金属薄膜を積層した後、ソース電極及びド
レイン電極を形成すると共に、チャネルエッチを行ってａ−Ｓｉ層が露出したチャネル領
域を形成することにより作製されている。スイッチング素子としてのＴＦＴの電気特性は
、チャネル領域の半導体層の膜厚によって大きく変化する。そのため、電気特性のバラツ
キが少ないＴＦＴを備えた電気光学装置を作製するには、このチャネル領域の膜厚管理、
すなわちチャネル領域のａ−Ｓｉ層の厚さの測定が重要である。
ミニウム、アルミニウム合金、モリブデン等の金属薄膜を積層した後、ソース電極及びド
レイン電極を形成すると共に、チャネルエッチを行ってａ−Ｓｉ層が露出したチャネル領
域を形成することにより作製されている。スイッチング素子としてのＴＦＴの電気特性は
、チャネル領域の半導体層の膜厚によって大きく変化する。そのため、電気特性のバラツ
キが少ないＴＦＴを備えた電気光学装置を作製するには、このチャネル領域の膜厚管理、
すなわちチャネル領域のａ−Ｓｉ層の厚さの測定が重要である。
しかしながら、チャネル領域の形成は、真空雰囲気下で行われていると共に、ａ−Ｓｉ
層の表面にｎ＋ａ−Ｓｉ層及び金属層が被覆された後、金属層及びｎ＋ａ−Ｓｉ層をエッ
チングすることによって形成するものである。そのため、ａ−Ｓｉ層は最初から露出して
いるものではないため、リアルタイムでのＴＦＴ形成時のチャネル領域のａ−Ｓｉ層の厚
さの測定は困難である。そこで、従来は実際に作製したＴＦＴの破壊処理を行い、走査型
電子顕微鏡ＳＥＭ等で実測することでＴＦＴのチャネル領域のａ−Ｓｉ層の厚さの測定が
行われていたが、フィードバックに時間がかかり、量産品の全てにａ−Ｓｉ層の膜厚管理
ができないなどの問題が生じていた。
層の表面にｎ＋ａ−Ｓｉ層及び金属層が被覆された後、金属層及びｎ＋ａ−Ｓｉ層をエッ
チングすることによって形成するものである。そのため、ａ−Ｓｉ層は最初から露出して
いるものではないため、リアルタイムでのＴＦＴ形成時のチャネル領域のａ−Ｓｉ層の厚
さの測定は困難である。そこで、従来は実際に作製したＴＦＴの破壊処理を行い、走査型
電子顕微鏡ＳＥＭ等で実測することでＴＦＴのチャネル領域のａ−Ｓｉ層の厚さの測定が
行われていたが、フィードバックに時間がかかり、量産品の全てにａ−Ｓｉ層の膜厚管理
ができないなどの問題が生じていた。
一方、従来から、電気光学装置の製造に際しては、絶縁膜、導電性膜、樹脂膜等、多く
の薄膜形成工程が存在するため、種々の検査工程が設けられている。例えば、下記特許文
献１には、樹脂膜や導電性膜の膜厚や抵抗値を精度よく検証できるようにするため、表示
領域外に検査用パターンを備えた電気光学装置等の発明が開示されている。また、下記特
許文献２には、薄膜トランジスターの評価方法ないし作製方法の発明に関し、ＳＥＭ等に
よる観察を行うことなくＴＦＴと同時に作製されたＴＥＧ（評価用単体素子群）の電気的
特性を測定することによって半導体素子製造用のマスクのアライメントズレを評価するも
のが開示されている。
の薄膜形成工程が存在するため、種々の検査工程が設けられている。例えば、下記特許文
献１には、樹脂膜や導電性膜の膜厚や抵抗値を精度よく検証できるようにするため、表示
領域外に検査用パターンを備えた電気光学装置等の発明が開示されている。また、下記特
許文献２には、薄膜トランジスターの評価方法ないし作製方法の発明に関し、ＳＥＭ等に
よる観察を行うことなくＴＦＴと同時に作製されたＴＥＧ（評価用単体素子群）の電気的
特性を測定することによって半導体素子製造用のマスクのアライメントズレを評価するも
のが開示されている。
上記特許文献１に開示されている発明では、電気光学装置のシール領域外に樹脂膜又は
導電性膜の検査用パターンを形成し、電気光学装置の製造後であっても樹脂膜の厚さ及び
導電性膜の抵抗を測定することができるようにして、表示品位に影響を与えるそれぞれの
部材の形成状態を検査できるようにしている。しかしながら、上記特許文献１にはＴＦＴ
のチャネル領域のａ−Ｓｉ層の厚さを測定することを示唆する記載はないし、しかも、引
用文献１に開示されている発明では、電気光学装置の完成後にプローブを接触させて各種
膜厚や電気抵抗の測定を行うものであるため、チャネル領域のａ−Ｓｉ層の膜厚管理に適
用することは困難である。
導電性膜の検査用パターンを形成し、電気光学装置の製造後であっても樹脂膜の厚さ及び
導電性膜の抵抗を測定することができるようにして、表示品位に影響を与えるそれぞれの
部材の形成状態を検査できるようにしている。しかしながら、上記特許文献１にはＴＦＴ
のチャネル領域のａ−Ｓｉ層の厚さを測定することを示唆する記載はないし、しかも、引
用文献１に開示されている発明では、電気光学装置の完成後にプローブを接触させて各種
膜厚や電気抵抗の測定を行うものであるため、チャネル領域のａ−Ｓｉ層の膜厚管理に適
用することは困難である。
更に、上記特許文献２には、ＴＦＴと同時に作製されたＴＥＧの電気的特性を測定する
ことが示されているが、ＴＦＴのチャネル領域のａ−Ｓｉ層の厚さを測定するための構成
については何も示されておらず、しかも、ＴＥＧの電気的特性に基いてＴＦＴのチャネル
領域のａ−Ｓｉ層の厚さを求めることは困難である。
ことが示されているが、ＴＦＴのチャネル領域のａ−Ｓｉ層の厚さを測定するための構成
については何も示されておらず、しかも、ＴＥＧの電気的特性に基いてＴＦＴのチャネル
領域のａ−Ｓｉ層の厚さを求めることは困難である。
本発明は、上述のような従来技術の問題点に鑑みてなされたものであり、その目的は、
容易にスイッチング素子として使用されているＴＦＴのチャネル領域の膜厚管理を行うこ
とができ、電気特性のバラツキが少ないＴＦＴを備えた電気光学装置の製造方法及び電気
光学装置を提供することにある。
容易にスイッチング素子として使用されているＴＦＴのチャネル領域の膜厚管理を行うこ
とができ、電気特性のバラツキが少ないＴＦＴを備えた電気光学装置の製造方法及び電気
光学装置を提供することにある。
上記目的を達成するため、本発明の電気光学装置の製造方法は、表示領域にスイッチン
グ素子としてＴＦＴが形成されている基板を備えた電気光学装置の製造方法であって、前
記基板の前記表示領域の周囲の少なくとも１箇所に、前記ＴＦＴの製造時に、同時に、同
条件で、同じ層構造の半導体層を備える膜厚測定用素子部分を形成する工程と、前記ＴＦ
Ｔのチャネルエッチング時に前記膜厚測定用素子部分の半導体層も同時にエッチングする
工程と、得られた膜厚測定用素子のエッチングされた半導体層部分の膜厚を測定すること
によって前記ＴＦＴのチャネル領域の半導体層の膜厚を求める工程と、を備えることを特
徴とする。
グ素子としてＴＦＴが形成されている基板を備えた電気光学装置の製造方法であって、前
記基板の前記表示領域の周囲の少なくとも１箇所に、前記ＴＦＴの製造時に、同時に、同
条件で、同じ層構造の半導体層を備える膜厚測定用素子部分を形成する工程と、前記ＴＦ
Ｔのチャネルエッチング時に前記膜厚測定用素子部分の半導体層も同時にエッチングする
工程と、得られた膜厚測定用素子のエッチングされた半導体層部分の膜厚を測定すること
によって前記ＴＦＴのチャネル領域の半導体層の膜厚を求める工程と、を備えることを特
徴とする。
電気光学装置としては、液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置、電気泳
動型表示装置、フィールドエミッションディスプレイ等が知られている。そして、これら
の電気光学装置のスイッチング素子としては、ＴＦＴが多く採用されている。ＴＦＴの電
気的特性はチャネル領域の半導体層の厚さに依存する。本発明の電気光学装置の製造方法
では、膜厚測定用素子の半導体層はＴＦＴの半導体層と同時に、同条件で、同じ層構造で
形成されているから、膜厚測定用素子の半導体層の厚さを測定することによってチャネル
領域の半導体層の厚さを確度高く推測できる。そのため、本発明の電気光学装置の製造方
法によれば、推定されたチャネル領域の半導体層の厚さをチャネル領域形成時のエッチン
グ条件にフィードバックすることによって、エッチング条件を精度高く管理でき、製品毎
にＴＦＴの電気的特性のバラツキが少ない電気光学装置を容易に製造することができるよ
うになる。
動型表示装置、フィールドエミッションディスプレイ等が知られている。そして、これら
の電気光学装置のスイッチング素子としては、ＴＦＴが多く採用されている。ＴＦＴの電
気的特性はチャネル領域の半導体層の厚さに依存する。本発明の電気光学装置の製造方法
では、膜厚測定用素子の半導体層はＴＦＴの半導体層と同時に、同条件で、同じ層構造で
形成されているから、膜厚測定用素子の半導体層の厚さを測定することによってチャネル
領域の半導体層の厚さを確度高く推測できる。そのため、本発明の電気光学装置の製造方
法によれば、推定されたチャネル領域の半導体層の厚さをチャネル領域形成時のエッチン
グ条件にフィードバックすることによって、エッチング条件を精度高く管理でき、製品毎
にＴＦＴの電気的特性のバラツキが少ない電気光学装置を容易に製造することができるよ
うになる。
しかも、ＴＦＴのチャネル領域に幅は非常に狭いため、ＴＦＴのチャネル領域に位置す
る半導体層の厚さを直接測定することは困難である。しかしながら、本発明の電気光学装
置の製造方法によれば、膜厚測定用素子の大きさをＴＦＴのチャネル領域の幅に無関係に
任意の大きさにできるため、膜厚測定用素子における半導体層の厚さを容易に測定するこ
とができるから、ＴＦＴのチャネル領域の半導体層の厚さを容易に推定することができる
ようになる。
る半導体層の厚さを直接測定することは困難である。しかしながら、本発明の電気光学装
置の製造方法によれば、膜厚測定用素子の大きさをＴＦＴのチャネル領域の幅に無関係に
任意の大きさにできるため、膜厚測定用素子における半導体層の厚さを容易に測定するこ
とができるから、ＴＦＴのチャネル領域の半導体層の厚さを容易に推定することができる
ようになる。
また、本発明の電気光学装置の製造方法においては、膜厚測定用素子を表示領域の外に
形成したので、実工程中に抜取り検査などで素早くチャネル領域の半導体層の厚さを推測
でき、しかも、測定後に同じ工程へ戻すことができるため、電気光学装置の製造効率が向
上する。なお、半導体層の厚さの測定方法としては、光干渉法等の簡便な光学的測定方法
を採用し得る。
形成したので、実工程中に抜取り検査などで素早くチャネル領域の半導体層の厚さを推測
でき、しかも、測定後に同じ工程へ戻すことができるため、電気光学装置の製造効率が向
上する。なお、半導体層の厚さの測定方法としては、光干渉法等の簡便な光学的測定方法
を採用し得る。
また、本発明の電気光学装置の製造方法においては、前記半導体層を、ａ−Ｓｉ層及び
ｎ＋ａ−Ｓｉ層の複層構造とすることが好ましい。
ｎ＋ａ−Ｓｉ層の複層構造とすることが好ましい。
電気光学装置におけるスイッチング素子としてのＴＦＴは、半導体層としてａ−Ｓｉを
用いたものが３００℃以下の温度で製造できるために多く使用されている。本発明はこの
ような半導体層としてａ−Ｓｉ層を用いたＴＦＴを備える電気光学装置に対しても有効に
適用することができる。なお、ｎ＋ａ−Ｓｉ層は、ＴＦＴのソース電極及びドレイン電極
とａ−Ｓｉ層との間がオーミック接続となるようにするために使用されるものである。
用いたものが３００℃以下の温度で製造できるために多く使用されている。本発明はこの
ような半導体層としてａ−Ｓｉ層を用いたＴＦＴを備える電気光学装置に対しても有効に
適用することができる。なお、ｎ＋ａ−Ｓｉ層は、ＴＦＴのソース電極及びドレイン電極
とａ−Ｓｉ層との間がオーミック接続となるようにするために使用されるものである。
また、本発明の電気光学装置の製造方法においては、前記膜厚測定用素子部分の半導体
層の周囲表面にレジスト層を形成し、前記チャネルエッチング時に前記膜厚測定用素子部
分に形成されたレジスト層の内側の半導体層をエッチングすることが好ましい。
層の周囲表面にレジスト層を形成し、前記チャネルエッチング時に前記膜厚測定用素子部
分に形成されたレジスト層の内側の半導体層をエッチングすることが好ましい。
エッチング箇所に角部が存在していると、エッチング時に角部は平坦部よりも急速にエ
ッチングされる。チャネルエッチング前のＴＦＴのチャネル領域は、ソース電極とドレイ
ン電極に挟まれた狭い領域であり、表面は平坦となっている。本発明の電気光学装置の製
造方法においては、エッチング前の膜厚測定用素子部分の半導体層の表面も平坦となって
いる。従って、本発明の電気光学装置の製造方法においては、膜厚測定用素子部分の半導
体層の周囲表面にレジスト層を形成し、チャネルエッチング時に膜厚測定用素子部分に形
成されたレジスト層の内側の半導体層をエッチングするようにしているため、膜厚測定用
素子のエッチングされた部分の半導体層の厚さは実質的にＴＦＴのチャネル領域の半導体
層の厚さと等しくなる。そのため、本発明の電気光学装置の製造方法によれば、より正確
にＴＦＴのチャネル領域の半導体層の厚さを推定することができるようになる。なお、前
記レジスト層は、ＴＦＴのチャネル部を模するため、一定幅の隙間が生じるように形成さ
れていれば、周囲の一部が開放されていてもよい。
ッチングされる。チャネルエッチング前のＴＦＴのチャネル領域は、ソース電極とドレイ
ン電極に挟まれた狭い領域であり、表面は平坦となっている。本発明の電気光学装置の製
造方法においては、エッチング前の膜厚測定用素子部分の半導体層の表面も平坦となって
いる。従って、本発明の電気光学装置の製造方法においては、膜厚測定用素子部分の半導
体層の周囲表面にレジスト層を形成し、チャネルエッチング時に膜厚測定用素子部分に形
成されたレジスト層の内側の半導体層をエッチングするようにしているため、膜厚測定用
素子のエッチングされた部分の半導体層の厚さは実質的にＴＦＴのチャネル領域の半導体
層の厚さと等しくなる。そのため、本発明の電気光学装置の製造方法によれば、より正確
にＴＦＴのチャネル領域の半導体層の厚さを推定することができるようになる。なお、前
記レジスト層は、ＴＦＴのチャネル部を模するため、一定幅の隙間が生じるように形成さ
れていれば、周囲の一部が開放されていてもよい。
また、本発明の電気光学装置の製造方法においては、前記膜厚測定用素子部分の半導体
層を、酸化ケイ素膜又は窒化ケイ素膜の表面に形成することが好ましい。
層を、酸化ケイ素膜又は窒化ケイ素膜の表面に形成することが好ましい。
電気光学装置で使用されているスイッチング素子としてのＴＦＴは、ゲート電極が最下
層にある逆スタガー型のＴＦＴが多い。このような逆スタガー型のＴＦＴでは、半導体層
は酸化ケイ素層又は窒化ケイ素層からなるゲート絶縁膜の表面に形成されている。本発明
の電気光学装置の製造方法によれば、膜厚測定用素子部分の半導体層を、酸化ケイ素膜又
は窒化ケイ素膜の表面に形成したため、得られる膜厚測定用素子の半導体層の構成がより
スイッチング素子としてのＴＦＴの構成に類似するようになるので、より正確にＴＦＴの
チャネル領域の半導体層の厚さを推定することができるようになる。
層にある逆スタガー型のＴＦＴが多い。このような逆スタガー型のＴＦＴでは、半導体層
は酸化ケイ素層又は窒化ケイ素層からなるゲート絶縁膜の表面に形成されている。本発明
の電気光学装置の製造方法によれば、膜厚測定用素子部分の半導体層を、酸化ケイ素膜又
は窒化ケイ素膜の表面に形成したため、得られる膜厚測定用素子の半導体層の構成がより
スイッチング素子としてのＴＦＴの構成に類似するようになるので、より正確にＴＦＴの
チャネル領域の半導体層の厚さを推定することができるようになる。
また、本発明の電気光学装置の製造方法においては、前記膜厚測定用素子部分の半導体
層を、酸化ケイ素膜又は窒化ケイ素膜の周縁部に跨って段差が生じるように形成し、前記
レジスト層を平面視で前記酸化ケイ素膜又は窒化ケイ素膜と重畳するように形成すること
が好ましい。
層を、酸化ケイ素膜又は窒化ケイ素膜の周縁部に跨って段差が生じるように形成し、前記
レジスト層を平面視で前記酸化ケイ素膜又は窒化ケイ素膜と重畳するように形成すること
が好ましい。
電気光学装置で使用されているスイッチング素子としてのＴＦＴは、ゲート電極の表面
に形成されたゲート絶縁膜の表面に、前記ゲート電極の幅よりも広くして平面視で前記ゲ
ート電極を跨るように形成されているものが多い。そのため、本発明の電気光学装置の製
造方法によれば、膜厚測定用素子部分の半導体層を、酸化ケイ素膜又は窒化ケイ素膜の周
縁部に跨って段差が生じるように形成し、前記レジスト層を平面視で前記酸化ケイ素膜又
は窒化ケイ素膜と重畳するように形成したため、得られる膜厚測定用素子の半導体層構成
がよりスイッチング素子としてのＴＦＴの構成に類似するようになるので、より正確にＴ
ＦＴのチャネル領域の半導体層の厚さを推定することができるようになる。
に形成されたゲート絶縁膜の表面に、前記ゲート電極の幅よりも広くして平面視で前記ゲ
ート電極を跨るように形成されているものが多い。そのため、本発明の電気光学装置の製
造方法によれば、膜厚測定用素子部分の半導体層を、酸化ケイ素膜又は窒化ケイ素膜の周
縁部に跨って段差が生じるように形成し、前記レジスト層を平面視で前記酸化ケイ素膜又
は窒化ケイ素膜と重畳するように形成したため、得られる膜厚測定用素子の半導体層構成
がよりスイッチング素子としてのＴＦＴの構成に類似するようになるので、より正確にＴ
ＦＴのチャネル領域の半導体層の厚さを推定することができるようになる。
また、本発明の電気光学装置の製造方法においては、前記基板として複数の電気光学装
置の同時製造用マザー基板を用い、このマザー基板の表面に前記膜厚測定用素子部分を少
なくとも１箇所に形成して前記チャネルエッチングを行い、更に前記マザー基板を各電気
光学装置用の基板に分断する工程を含むことが好ましい。
置の同時製造用マザー基板を用い、このマザー基板の表面に前記膜厚測定用素子部分を少
なくとも１箇所に形成して前記チャネルエッチングを行い、更に前記マザー基板を各電気
光学装置用の基板に分断する工程を含むことが好ましい。
中、小型の電気光学装置は、大型のマザー基板上に複数の電気光学装置部分を同時に形
成し、分断することによって一度に複数個の電気光学装置を作成することが行われている
。本発明の電気光学装置の製造方法によれば、正確にＴＦＴのチャネル領域の半導体層の
厚さが制御された電気光学装置を一度に複数個製造することができるので、電気光学装置
の製造効率が向上する。
成し、分断することによって一度に複数個の電気光学装置を作成することが行われている
。本発明の電気光学装置の製造方法によれば、正確にＴＦＴのチャネル領域の半導体層の
厚さが制御された電気光学装置を一度に複数個製造することができるので、電気光学装置
の製造効率が向上する。
また、本発明の電気光学装置の製造方法においては、前記チャネルエッチング後に前記
膜厚測定用素子を切り離す工程を含むことが好ましい。
膜厚測定用素子を切り離す工程を含むことが好ましい。
膜厚測定用素子は、電気光学装置が完成された後には、必ずしも必要な構成ではない。
本発明の電気光学装置の製造方法によれば、チャネルエッチング後に膜厚測定用素子を切
り離しているので、非表示領域の面積がより小さい電気光学装置を製造することができる
ようになる。
本発明の電気光学装置の製造方法によれば、チャネルエッチング後に膜厚測定用素子を切
り離しているので、非表示領域の面積がより小さい電気光学装置を製造することができる
ようになる。
更に、上記目的を達成するため、本発明の電気光学装置は、表示領域にスイッチング素
子として薄膜トランジスターが形成されている基板を備えた電気光学装置であって、前記
基板の前記表示領域の周囲の少なくとも１箇所に、前記薄膜トランジスターの半導体層と
同じ層構造の半導体層を有する膜厚測定用素子が形成されていることを特徴とする。
子として薄膜トランジスターが形成されている基板を備えた電気光学装置であって、前記
基板の前記表示領域の周囲の少なくとも１箇所に、前記薄膜トランジスターの半導体層と
同じ層構造の半導体層を有する膜厚測定用素子が形成されていることを特徴とする。
本発明の電気光学装置によれば、前記電気光学装置の製造方法のはつめいにおいて詳細
に述べたように、製品毎にＴＦＴの電気的特性のバラツキが少ない電気光学装置が得られ
る。
に述べたように、製品毎にＴＦＴの電気的特性のバラツキが少ない電気光学装置が得られ
る。
以下、実施形態及び図面を参照して本発明を実施するための最良の形態を液晶表示装置
の場合を例にとって説明するが、以下に示す実施形態は本発明を液晶表示装置に限定する
ことを意図するものではなく、本発明は特許請求の範囲に示した技術的思想を逸脱するこ
となく種々の変更を行ったものにも均しく適用し得るものである。なお、この明細書にお
ける説明のために用いられた各図面においては、各層や各部材を図面上で認識可能な程度
の大きさとするため、各層や各部材毎に縮尺を異ならせて表示しており、必ずしも実際の
寸法に比例して表示されているものではない。
の場合を例にとって説明するが、以下に示す実施形態は本発明を液晶表示装置に限定する
ことを意図するものではなく、本発明は特許請求の範囲に示した技術的思想を逸脱するこ
となく種々の変更を行ったものにも均しく適用し得るものである。なお、この明細書にお
ける説明のために用いられた各図面においては、各層や各部材を図面上で認識可能な程度
の大きさとするため、各層や各部材毎に縮尺を異ならせて表示しており、必ずしも実際の
寸法に比例して表示されているものではない。
図１は実施形態の液晶表示装置の概略平面図である。図２Ａは図１のII−II線に沿った
模式断面図である。図３は図１の液晶表示装置のカラーフィルター基板を透視して表した
１サブ画素分の概略平面図である。図４は図３のIV−IV線に沿った断面図である。図５Ａ
は膜厚測定素子の拡大平面図であり、図５Ｂは図５ＡのVB−VB線に沿った拡大断面図であ
る。図６は実施形態のアレイ基板におけるサブ画素部分及び膜厚測定用素子部分の構成を
製造工程順に説明する断面図である。図７は図６に引き続くアレイ基板のサブ画素部分の
工程を製造工程順に説明する断面図である。図８Ａは膜厚測定素子の第１の変形例の断面
図であり、図８Ｂは膜厚測定素子の第２の変形例の断面図である。
模式断面図である。図３は図１の液晶表示装置のカラーフィルター基板を透視して表した
１サブ画素分の概略平面図である。図４は図３のIV−IV線に沿った断面図である。図５Ａ
は膜厚測定素子の拡大平面図であり、図５Ｂは図５ＡのVB−VB線に沿った拡大断面図であ
る。図６は実施形態のアレイ基板におけるサブ画素部分及び膜厚測定用素子部分の構成を
製造工程順に説明する断面図である。図７は図６に引き続くアレイ基板のサブ画素部分の
工程を製造工程順に説明する断面図である。図８Ａは膜厚測定素子の第１の変形例の断面
図であり、図８Ｂは膜厚測定素子の第２の変形例の断面図である。
また、本発明で使用されている膜厚測定用素子Ｘは、複数の液晶表示装置の同時製造用
マザー基板において少なくとも１箇所形成され、個々の液晶表示装置が完成された後には
、必要に応じて非表示領域の面積を小さくするために切り離されているものである。しか
しながら、以下においては、説明を容易にするために個々の液晶表示装置に膜厚測定用素
子Ｘが形成されているものとして説明する。
マザー基板において少なくとも１箇所形成され、個々の液晶表示装置が完成された後には
、必要に応じて非表示領域の面積を小さくするために切り離されているものである。しか
しながら、以下においては、説明を容易にするために個々の液晶表示装置に膜厚測定用素
子Ｘが形成されているものとして説明する。
この液晶表示装置１０は、図１及び図２に示すように、アレイ基板ＡＲ及びカラーフィ
ルター基板ＣＦを備えている。アレイ基板ＡＲのガラス等の透明基板からなる第１基板１
１には表示領域１２に走査線及び信号線がマトリクス状に形成されており、走査線と信号
線で囲まれる部分が各サブ画素を形成している。そして、サブ画素毎に画素電極が形成さ
れ、また、走査線と信号線の交差部近傍にはスイッチング素子としてのＴＦＴが形成され
ている。これら各配線やＴＦＴ、画素電極の具体的な構成は以下において別途詳細に説明
するが、図２ではこれらを模式的に第１構造物１３として示してある。
ルター基板ＣＦを備えている。アレイ基板ＡＲのガラス等の透明基板からなる第１基板１
１には表示領域１２に走査線及び信号線がマトリクス状に形成されており、走査線と信号
線で囲まれる部分が各サブ画素を形成している。そして、サブ画素毎に画素電極が形成さ
れ、また、走査線と信号線の交差部近傍にはスイッチング素子としてのＴＦＴが形成され
ている。これら各配線やＴＦＴ、画素電極の具体的な構成は以下において別途詳細に説明
するが、図２ではこれらを模式的に第１構造物１３として示してある。
なお、第１基板１１の短辺部には液晶表示装置１０を駆動するためのドライバＩＣ１４
が配置されている。中型ないし大型の液晶表示装置の場合、ドライバＩＣ１４は別途フレ
キシブル配線基板等に搭載されて第１基板１１に電気的に接続される場合もある。また、
第１基板１１の隅には複数（図１では４個）のトランスファ電極１５が設けられている。
このトランスファ電極１５は走査線等を形成する工程と同一工程で形成され、走査線と同
じ素材で構成されている。このトランスファ電極１５はコモン配線１６を介して互いに直
接接続ないしはドライバＩＣ１４内で互いに接続されて同電位となるようになっている。
また、走査線はゲート配線１７に接続され、信号線はソース配線１８に接続されて、これ
らのゲート配線１７及びソース配線１８によって走査線及び信号線はドライバＩＣ１４と
電気的に接続されている。
が配置されている。中型ないし大型の液晶表示装置の場合、ドライバＩＣ１４は別途フレ
キシブル配線基板等に搭載されて第１基板１１に電気的に接続される場合もある。また、
第１基板１１の隅には複数（図１では４個）のトランスファ電極１５が設けられている。
このトランスファ電極１５は走査線等を形成する工程と同一工程で形成され、走査線と同
じ素材で構成されている。このトランスファ電極１５はコモン配線１６を介して互いに直
接接続ないしはドライバＩＣ１４内で互いに接続されて同電位となるようになっている。
また、走査線はゲート配線１７に接続され、信号線はソース配線１８に接続されて、これ
らのゲート配線１７及びソース配線１８によって走査線及び信号線はドライバＩＣ１４と
電気的に接続されている。
なお、図１ではゲート配線１７を第１基板１１の長辺側及びソース配線１８を第１基板
１１の短辺側に配置した例を示したが、この配置を逆にする場合もある。また、ドライバ
ＩＣ１４は、短辺部のみに配置されるのではなく、長辺部に配置される場合もある。
１１の短辺側に配置した例を示したが、この配置を逆にする場合もある。また、ドライバ
ＩＣ１４は、短辺部のみに配置されるのではなく、長辺部に配置される場合もある。
また、カラーフィルター基板ＣＦは、ガラス等の透明基板からなる第２基板２０上にカ
ラーフィルター層と、遮光部材が形成されている。カラーフィルター層は第１基板１１の
画素電極と対向するように配置されるとともに各サブ画素に応じたカラーフィルター層が
設けられ、遮光部材は少なくとも第１基板１１の走査線や信号線に対応する位置に配置さ
れている。これらカラーフィルター層等の具体的な構成は周知であるので詳細な説明は省
略するが、図２及び図４ではこれらを模式的に第２構造物２１として示してある。また、
第２基板２０には更にＩＴＯ（Indium Tin Oxide）ないしＩＺＯ（Indium Zinc Oxide）
等で構成された透明電極からなる共通電極２２が少なくとも表示領域１２の全域に亘って
形成されている。
ラーフィルター層と、遮光部材が形成されている。カラーフィルター層は第１基板１１の
画素電極と対向するように配置されるとともに各サブ画素に応じたカラーフィルター層が
設けられ、遮光部材は少なくとも第１基板１１の走査線や信号線に対応する位置に配置さ
れている。これらカラーフィルター層等の具体的な構成は周知であるので詳細な説明は省
略するが、図２及び図４ではこれらを模式的に第２構造物２１として示してある。また、
第２基板２０には更にＩＴＯ（Indium Tin Oxide）ないしＩＺＯ（Indium Zinc Oxide）
等で構成された透明電極からなる共通電極２２が少なくとも表示領域１２の全域に亘って
形成されている。
シール材２３は第１基板１１の表示領域１２の周囲を塗布されており、また、トランス
ファ電極１５上には図示しないコンタクト材が塗布されて共通電極２２と電気的に接続さ
れている。このシール材２３は例えばエポキシ樹脂等の熱硬化性樹脂や光硬化性樹脂等か
らなり、必要に応じて絶縁性のフィラを混入したものである。なお、前述のコンタクト材
は、シール材と同様の樹脂に粒状の導電体を混入したものである。そして、両基板間には
液晶２４が封入されている。
ファ電極１５上には図示しないコンタクト材が塗布されて共通電極２２と電気的に接続さ
れている。このシール材２３は例えばエポキシ樹脂等の熱硬化性樹脂や光硬化性樹脂等か
らなり、必要に応じて絶縁性のフィラを混入したものである。なお、前述のコンタクト材
は、シール材と同様の樹脂に粒状の導電体を混入したものである。そして、両基板間には
液晶２４が封入されている。
そして、この液晶表示装置１０においては、アレイ基板ＡＲの第１基板１１上の表示領
域１２外の各種配線が設けられていない部分（図１では左下側の破線丸印で囲んだ部分）
に、本発明の膜厚測定用素子Ｘが形成されている。
域１２外の各種配線が設けられていない部分（図１では左下側の破線丸印で囲んだ部分）
に、本発明の膜厚測定用素子Ｘが形成されている。
ここで、液晶表示装置１０のアレイ基板ＡＲの１サブ画素分の具体的構成を図３及び図
４を用いて説明する。この液晶表示装置１０のアレイ基板ＡＲの表示領域１２（図１参照
）には、マトリクス状に形成された複数本の走査線３１及び信号線３２と、これらの複数
本の走査線３１間に設けられた走査線３１と平行な複数本の補助容量線３３及び補助容量
電極３３ａと、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、半導体層３４からなるＴ
ＦＴと、走査線３１と信号線３２とで囲まれた領域を覆う画素電極３５と、この画素電極
３５の表面に形成された配向膜（図示省略）とが設けられている。なお、ＴＦＴの半導体
層３４は、下層がａ−Ｓｉ層３４ａからなり、その表層がｎ＋ａ−Ｓｉ層３４ｂからなっ
ており、ｎ＋ａ−Ｓｉ層３４ｂはａ−Ｓｉ層３４ａとソース電極Ｓ及びドレイン電極Ｄと
の間にオーミック接続を形成するために用いられているものである。
４を用いて説明する。この液晶表示装置１０のアレイ基板ＡＲの表示領域１２（図１参照
）には、マトリクス状に形成された複数本の走査線３１及び信号線３２と、これらの複数
本の走査線３１間に設けられた走査線３１と平行な複数本の補助容量線３３及び補助容量
電極３３ａと、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、半導体層３４からなるＴ
ＦＴと、走査線３１と信号線３２とで囲まれた領域を覆う画素電極３５と、この画素電極
３５の表面に形成された配向膜（図示省略）とが設けられている。なお、ＴＦＴの半導体
層３４は、下層がａ−Ｓｉ層３４ａからなり、その表層がｎ＋ａ−Ｓｉ層３４ｂからなっ
ており、ｎ＋ａ−Ｓｉ層３４ｂはａ−Ｓｉ層３４ａとソース電極Ｓ及びドレイン電極Ｄと
の間にオーミック接続を形成するために用いられているものである。
一方、膜厚測定用素子Ｘは、図５Ａ及び図５Ｂに示すように、アレイ基板ＡＲの第１基
板１１の表面に形成された酸化ケイ素ないし窒化ケイ素からなるゲート絶縁膜３７の表面
に形成されたａ−Ｓｉ層３４Ａと、その表面に形成されたｎ＋ａ−Ｓｉ層３４Ｂとの２層
構造となっており、それぞれＴＦＴのａ−Ｓｉ層３４ａ及びｎ＋ａ−Ｓｉ層３４ｂと同時
に、同条件で、同じ層構造となるように形成されているものである。
板１１の表面に形成された酸化ケイ素ないし窒化ケイ素からなるゲート絶縁膜３７の表面
に形成されたａ−Ｓｉ層３４Ａと、その表面に形成されたｎ＋ａ−Ｓｉ層３４Ｂとの２層
構造となっており、それぞれＴＦＴのａ−Ｓｉ層３４ａ及びｎ＋ａ−Ｓｉ層３４ｂと同時
に、同条件で、同じ層構造となるように形成されているものである。
ここで、図６及び図７を用いて、上述の液晶表示装置１０のアレイ基板ＡＲのサブ画素
部分の構成及び膜厚測定用素子Ｘ部分の構成を製造工程順に説明する。なお、図６及び図
７は図３に対応する部分の断面図である。先ず、図６（ａ）に示すように、第１基板１１
上に、例えば、所定厚のアルミニウム／モリブデンの複層構造からなる導電物質層３６を
成膜する。
部分の構成及び膜厚測定用素子Ｘ部分の構成を製造工程順に説明する。なお、図６及び図
７は図３に対応する部分の断面図である。先ず、図６（ａ）に示すように、第１基板１１
上に、例えば、所定厚のアルミニウム／モリブデンの複層構造からなる導電物質層３６を
成膜する。
そして、図６（ｂ）に示すように、周知のフォトリソグラフィー法を用いてパターニン
グすることによりその一部をエッチングにより除去し、行方向に平行に伸びる複数本の走
査線３１と、これら複数本の走査線３１の間に配置された補助容量線３３と、走査線３１
から伸びるゲート電極Ｇと、補助容量線３３の一部を幅広とした補助容量電極３３ａと、
を形成し、それと同時に液晶表示装置１０の表示領域１２の周囲に少なくともゲート配線
１７（図１参照）を形成する。このとき、これらのエッチング処理された導電物質層３６
の端面はテーパ状となる。なお、図６（ｂ）には、ゲート電極Ｇと補助容量電極３３ａの
みが示されている。また、膜厚測定用素子Ｘ部分に形成された導電物質層３６はエッチン
グ時に除去される。
グすることによりその一部をエッチングにより除去し、行方向に平行に伸びる複数本の走
査線３１と、これら複数本の走査線３１の間に配置された補助容量線３３と、走査線３１
から伸びるゲート電極Ｇと、補助容量線３３の一部を幅広とした補助容量電極３３ａと、
を形成し、それと同時に液晶表示装置１０の表示領域１２の周囲に少なくともゲート配線
１７（図１参照）を形成する。このとき、これらのエッチング処理された導電物質層３６
の端面はテーパ状となる。なお、図６（ｂ）には、ゲート電極Ｇと補助容量電極３３ａの
みが示されている。また、膜厚測定用素子Ｘ部分に形成された導電物質層３６はエッチン
グ時に除去される。
次に、図６（ｃ）に示すように、前記工程によって走査線３１と補助容量線３３が形成
された第１基板１１上を覆うように所定厚さのゲート絶縁膜３７を成膜する。このゲート
絶縁膜３７としては酸化ケイ素ないし窒化ケイ素などからなる透明な無機絶縁物が用いら
れる。次いで、図６（ｄ）に示すように、このゲート絶縁膜３７上にａ−Ｓｉ層３４ａ及
びｎ＋ａ−Ｓｉ層３４ｂを成膜する。このとき膜厚測定用素子Ｘ部分には同じ厚さにａ−
Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂが形成される。そして、図６（ｅ）に示すように
、フォトリソグラフィー法によりゲート電極Ｇを覆う部分を残してａ−Ｓｉ層３４ａ及び
ｎ＋ａ−Ｓｉ層３４ｂをエッチングにより除去し、ＴＦＴの一部となるａ−Ｓｉ層３４ａ
とその表面にｎ＋ａ−Ｓｉ層３４ｂを形成する。このとき、膜厚測定用素子Ｘ部分では、
第１層目の絶縁膜３８上のａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂがエッチングされ
ないように保護しておく共に、その他の部分のａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４
Ｂをエッチングにより除去する。
された第１基板１１上を覆うように所定厚さのゲート絶縁膜３７を成膜する。このゲート
絶縁膜３７としては酸化ケイ素ないし窒化ケイ素などからなる透明な無機絶縁物が用いら
れる。次いで、図６（ｄ）に示すように、このゲート絶縁膜３７上にａ−Ｓｉ層３４ａ及
びｎ＋ａ−Ｓｉ層３４ｂを成膜する。このとき膜厚測定用素子Ｘ部分には同じ厚さにａ−
Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂが形成される。そして、図６（ｅ）に示すように
、フォトリソグラフィー法によりゲート電極Ｇを覆う部分を残してａ−Ｓｉ層３４ａ及び
ｎ＋ａ−Ｓｉ層３４ｂをエッチングにより除去し、ＴＦＴの一部となるａ−Ｓｉ層３４ａ
とその表面にｎ＋ａ−Ｓｉ層３４ｂを形成する。このとき、膜厚測定用素子Ｘ部分では、
第１層目の絶縁膜３８上のａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂがエッチングされ
ないように保護しておく共に、その他の部分のａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４
Ｂをエッチングにより除去する。
そして、図６（ｆ）に示すように、第１基板１１上に例えばモリブデン／アルミニウム
合金／モリブデンの３層構造からなる金属膜を成膜し、フォトリソグラフィー法により走
査線３１に交差する方向に延びる複数本の信号線３２、この信号線３２から延設され、ｎ
＋ａ−Ｓｉ層３４ｂに接続されるソース電極Ｓ、及び、補助容量電極３３ａ上を覆うとと
もに一端がｎ＋ａ−Ｓｉ層３４ｂに接続されるドレイン電極Ｄをパターニングするととも
に、チャネル領域ＣＮを形成する。このチャネル領域ＣＮでは、ソース電極Ｓとドレイン
電極Ｄとの間に存在していたｎ＋ａ−Ｓｉ層３４ｂがエッチング除去されると共に、露出
したａ−Ｓｉ層３４ａの一部もエッチングされている。これにより、第１基板１１の走査
線３１と信号線３２との交差部近傍にはスイッチング素子となるＴＦＴが形成される。な
お、このとき表示領域１２の周囲にソース配線１８（図１参照）も同時に形成される。
合金／モリブデンの３層構造からなる金属膜を成膜し、フォトリソグラフィー法により走
査線３１に交差する方向に延びる複数本の信号線３２、この信号線３２から延設され、ｎ
＋ａ−Ｓｉ層３４ｂに接続されるソース電極Ｓ、及び、補助容量電極３３ａ上を覆うとと
もに一端がｎ＋ａ−Ｓｉ層３４ｂに接続されるドレイン電極Ｄをパターニングするととも
に、チャネル領域ＣＮを形成する。このチャネル領域ＣＮでは、ソース電極Ｓとドレイン
電極Ｄとの間に存在していたｎ＋ａ−Ｓｉ層３４ｂがエッチング除去されると共に、露出
したａ−Ｓｉ層３４ａの一部もエッチングされている。これにより、第１基板１１の走査
線３１と信号線３２との交差部近傍にはスイッチング素子となるＴＦＴが形成される。な
お、このとき表示領域１２の周囲にソース配線１８（図１参照）も同時に形成される。
このとき、膜厚測定用素子Ｘ部分では、ｎ＋ａ−Ｓｉ層３４Ａの表面に一定幅の隙間が
生じるようにレジストを形成してから、サブ画素部分と同時にエッチング処理を行う。こ
のレジストとしては、サブ画素部分にも形成されたモリブデン／アルミニウム合金／モリ
ブデンの３層構造からなる金属膜によって形成してもよく、フォトレジスト材料によって
形成してもよい。この工程では、膜厚測定用素子Ｘ部分においても、レジスト間に被覆さ
れていなかった部分のｎ＋ａ−Ｓｉ層３４Ｂがエッチング除去されると共に、露出したａ
−Ｓｉ層３４Ａの一部もエッチングされる。このようにして、膜厚測定用素子Ｘが完成さ
れる。なお、このとき得られた膜厚測定素子Ｘの拡大断面構造を図５Ｂに示した。
生じるようにレジストを形成してから、サブ画素部分と同時にエッチング処理を行う。こ
のレジストとしては、サブ画素部分にも形成されたモリブデン／アルミニウム合金／モリ
ブデンの３層構造からなる金属膜によって形成してもよく、フォトレジスト材料によって
形成してもよい。この工程では、膜厚測定用素子Ｘ部分においても、レジスト間に被覆さ
れていなかった部分のｎ＋ａ−Ｓｉ層３４Ｂがエッチング除去されると共に、露出したａ
−Ｓｉ層３４Ａの一部もエッチングされる。このようにして、膜厚測定用素子Ｘが完成さ
れる。なお、このとき得られた膜厚測定素子Ｘの拡大断面構造を図５Ｂに示した。
ここで、適宜製造途中のアレイ基板ＡＲを取り出し、光干渉法等の光学的測定方法によ
り膜厚測定用素子Ｘにおけるａ−Ｓｉ層３４Ａの厚さＬを測定する。膜厚測定用素子Ｘの
ａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂは、サブ画素部分のＴＦＴのａ−Ｓｉ層３４
ａ及びｎ＋ａ−Ｓｉ層３４ｂと同時に、同条件で、同じ層構造で形成されているから、膜
厚測定用素子Ｘ部分のａ−Ｓｉ層３４Ａの厚さＬは、ＴＦＴのチャネル領域ＣＮ部分のａ
−Ｓｉ層３４ａの厚さと同一になっていると見なせる。そのため、膜厚測定用素子Ｘ部分
のａ−Ｓｉ層３４Ａの厚さＬを測定することによって、チャネル領域のＴＦＴのチャネル
領域ＣＮ部分のａ−Ｓｉ層３４ａの厚さを確度高く推測できる。なお、一度、膜厚測定用
素子Ｘ部分のａ−Ｓｉ層３４Ａの厚さＬを測定した製造途中のアレイ基板ＡＲは、そのま
ま次の工程に移行させることによりアレイ基板を完成させることができる。
り膜厚測定用素子Ｘにおけるａ−Ｓｉ層３４Ａの厚さＬを測定する。膜厚測定用素子Ｘの
ａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂは、サブ画素部分のＴＦＴのａ−Ｓｉ層３４
ａ及びｎ＋ａ−Ｓｉ層３４ｂと同時に、同条件で、同じ層構造で形成されているから、膜
厚測定用素子Ｘ部分のａ−Ｓｉ層３４Ａの厚さＬは、ＴＦＴのチャネル領域ＣＮ部分のａ
−Ｓｉ層３４ａの厚さと同一になっていると見なせる。そのため、膜厚測定用素子Ｘ部分
のａ−Ｓｉ層３４Ａの厚さＬを測定することによって、チャネル領域のＴＦＴのチャネル
領域ＣＮ部分のａ−Ｓｉ層３４ａの厚さを確度高く推測できる。なお、一度、膜厚測定用
素子Ｘ部分のａ−Ｓｉ層３４Ａの厚さＬを測定した製造途中のアレイ基板ＡＲは、そのま
ま次の工程に移行させることによりアレイ基板を完成させることができる。
このようにして適宜膜厚測定用素子Ｘにおけるａ−Ｓｉ層３４Ａの厚さＬを測定し、推
定されたチャネル領域の半導体層の厚さをチャネル領域形成時のエッチング条件にフィー
ドバックすることによって、エッチング条件を精度高く管理でき、製品毎にＴＦＴの電気
的特性のバラツキが少ない液晶表示装置を製造することができるようになる。しかも、膜
厚測定用素子Ｘの大きさは、ＴＦＴのチャネル領域の幅に無関係に任意の大きさにできる
ため、膜厚測定用素子Ｘ部分のａ−Ｓｉ層３４Ａの厚さＬを容易に測定することができ、
ＴＦＴのチャネル領域の半導体層の厚さを容易に推定することができるようになる。
定されたチャネル領域の半導体層の厚さをチャネル領域形成時のエッチング条件にフィー
ドバックすることによって、エッチング条件を精度高く管理でき、製品毎にＴＦＴの電気
的特性のバラツキが少ない液晶表示装置を製造することができるようになる。しかも、膜
厚測定用素子Ｘの大きさは、ＴＦＴのチャネル領域の幅に無関係に任意の大きさにできる
ため、膜厚測定用素子Ｘ部分のａ−Ｓｉ層３４Ａの厚さＬを容易に測定することができ、
ＴＦＴのチャネル領域の半導体層の厚さを容易に推定することができるようになる。
膜厚測定用素子Ｘ部分は、上記図６（ｆ）で完成されているが、アレイ基板ＡＲとして
完成させるには更なる工程が必要である。この追加の工程を図７を用いて説明する。まず
、図７（ａ）に示すように、図６（ｆ）で得られた基板の表面全体に亘って、酸化ケイ素
ないし窒化ケイ素等の無機絶縁材料からなる保護絶縁膜３９を成膜し、続いて、図７（ｂ
）に示すように、アレイ基板ＡＲの表面を平坦化するための有機絶縁材料からなる層間膜
４０を成膜し、フォトリソグラフィー法により、この層間膜４０の補助容量電極３３ａ上
に位置する部分に後述する画素電極３５とドレイン電極Ｄとを電気的に接続するためのコ
ンタクトホール４１を形成する。
完成させるには更なる工程が必要である。この追加の工程を図７を用いて説明する。まず
、図７（ａ）に示すように、図６（ｆ）で得られた基板の表面全体に亘って、酸化ケイ素
ないし窒化ケイ素等の無機絶縁材料からなる保護絶縁膜３９を成膜し、続いて、図７（ｂ
）に示すように、アレイ基板ＡＲの表面を平坦化するための有機絶縁材料からなる層間膜
４０を成膜し、フォトリソグラフィー法により、この層間膜４０の補助容量電極３３ａ上
に位置する部分に後述する画素電極３５とドレイン電極Ｄとを電気的に接続するためのコ
ンタクトホール４１を形成する。
次いで、図７（ｃ）に示すように、層間膜４０に形成された穴から露出している保護絶
縁膜３９をエッチングして取り除き、更に、表面全体にＩＴＯないしＩＺＯからなる透明
導電性膜を形成した後に、図７（ｄ）に示すように、フォトリソグラフィー法により走査
線３１及び信号線３２によって囲まれた１サブ画素領域ごとに画素電極３５を形成する。
以上の工程によりアレイ基板ＡＲが製造される。
縁膜３９をエッチングして取り除き、更に、表面全体にＩＴＯないしＩＺＯからなる透明
導電性膜を形成した後に、図７（ｄ）に示すように、フォトリソグラフィー法により走査
線３１及び信号線３２によって囲まれた１サブ画素領域ごとに画素電極３５を形成する。
以上の工程によりアレイ基板ＡＲが製造される。
なお、上記実施形態では膜厚測定用素子Ｘを個々の液晶表示装置１０に形成した例を示
したが、この膜厚測定用素子Ｘはアレイ基板ＡＲが完成された後には不要なものであるの
で、適宜アレイ基板ＡＲを分断することによって除去してもよい。また、アレイ基板ＡＲ
を複数の液晶表示装置の同時製造用マザー基板を用いて作成する場合には、複数の液晶表
示装置の同時製造用マザー基板において少なくとも１箇所に形成されていればそれぞれの
ＴＦＴのチャネル領域の膜厚管理を行うことができるが、部分的なエッチング速度のバラ
ツキを考慮すると複数箇所に形成した方がよい。
したが、この膜厚測定用素子Ｘはアレイ基板ＡＲが完成された後には不要なものであるの
で、適宜アレイ基板ＡＲを分断することによって除去してもよい。また、アレイ基板ＡＲ
を複数の液晶表示装置の同時製造用マザー基板を用いて作成する場合には、複数の液晶表
示装置の同時製造用マザー基板において少なくとも１箇所に形成されていればそれぞれの
ＴＦＴのチャネル領域の膜厚管理を行うことができるが、部分的なエッチング速度のバラ
ツキを考慮すると複数箇所に形成した方がよい。
［変形例］
上記実施形態では、膜厚測定用素子Ｘを、基部がゲート絶縁膜３７からなり、更に、膜
厚測定用素子Ｘのａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂのサイズがゲート絶縁膜３
７の大きさと同じとなるように形成した例を示した。しかしながら、膜厚測定用素子Ｘ部
分の絶縁膜のサイズは、ＴＦＴのゲート絶縁膜と同時に形成されるものであれば、膜厚測
定用素子Ｘのａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂのサイズと同じにしなくてもよ
いことは明らかである。
上記実施形態では、膜厚測定用素子Ｘを、基部がゲート絶縁膜３７からなり、更に、膜
厚測定用素子Ｘのａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂのサイズがゲート絶縁膜３
７の大きさと同じとなるように形成した例を示した。しかしながら、膜厚測定用素子Ｘ部
分の絶縁膜のサイズは、ＴＦＴのゲート絶縁膜と同時に形成されるものであれば、膜厚測
定用素子Ｘのａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３４Ｂのサイズと同じにしなくてもよ
いことは明らかである。
このような本発明を適用し得る膜厚測定用素子Ｘの変形例を図８Ａ及び図８Ｂを用いて
説明する。図８Ａに示した第１の変形例の膜厚測定用素子Ｘは、ゲート絶縁膜３７のサイ
ズが膜厚測定用素子Ｘよりも大きくなるようにしたものである。このような構成とすると
、ゲート絶縁膜３７のパターニングの必要がなくなるので、より簡単に膜厚測定用素子Ｘ
を形成することができるようになる。
説明する。図８Ａに示した第１の変形例の膜厚測定用素子Ｘは、ゲート絶縁膜３７のサイ
ズが膜厚測定用素子Ｘよりも大きくなるようにしたものである。このような構成とすると
、ゲート絶縁膜３７のパターニングの必要がなくなるので、より簡単に膜厚測定用素子Ｘ
を形成することができるようになる。
また、図８に示した第２の変形例は、ゲート絶縁膜３７のサイズが上記実施形態の場合
と同様となるようにし、更に膜厚測定用素子Ｘのａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３
４Ｂのサイズがゲート絶縁膜３７のサイズよりも大きくなるようにしてａ−Ｓｉ層３４Ａ
及びｎ＋ａ−Ｓｉ層３４Ｂがゲート絶縁膜３７の周縁部に跨って段差が生じるように形成
したものである。この場合、チャネル領域ＣＮ形成時のレジスト層は、平面視でゲート絶
縁膜３７と重畳する位置に形成すればよい。このような構成とすると、ＴＦＴ部分のゲー
ト電極Ｇによって形成された凹凸を模した状態となるので、より正確にＴＦＴのチャネル
領域のａ−Ｓｉ層３４ａの厚さを推測することができるようになる。
と同様となるようにし、更に膜厚測定用素子Ｘのａ−Ｓｉ層３４Ａ及びｎ＋ａ−Ｓｉ層３
４Ｂのサイズがゲート絶縁膜３７のサイズよりも大きくなるようにしてａ−Ｓｉ層３４Ａ
及びｎ＋ａ−Ｓｉ層３４Ｂがゲート絶縁膜３７の周縁部に跨って段差が生じるように形成
したものである。この場合、チャネル領域ＣＮ形成時のレジスト層は、平面視でゲート絶
縁膜３７と重畳する位置に形成すればよい。このような構成とすると、ＴＦＴ部分のゲー
ト電極Ｇによって形成された凹凸を模した状態となるので、より正確にＴＦＴのチャネル
領域のａ−Ｓｉ層３４ａの厚さを推測することができるようになる。
また、上記実施形態では、液晶表示装置１０の場合を例にとって説明したが、本発明は
これに限らず、有機ＥＬ表示装置、プラズマ表示装置、電気泳動型表示装置、フィールド
エミッションディスプレイ等、スイッチング素子としてＴＦＴを使用したアクティブマト
リクス型の電気光学装置に等しく適用することができる。
これに限らず、有機ＥＬ表示装置、プラズマ表示装置、電気泳動型表示装置、フィールド
エミッションディスプレイ等、スイッチング素子としてＴＦＴを使用したアクティブマト
リクス型の電気光学装置に等しく適用することができる。
１０…液晶表示装置 １１…第１基板 １２…表示領域 １３…構造物 １４…ドライ
バＩＣ １５…トランスファ電極 １６…コモン配線 １７…ゲート配線 １８…ソース
配線 ２０…第２基板 ２１…構造物 ２２…共通電極 ２３…シール材 ２４…液晶
３１…走査線 ３２…信号線 ３３…補助容量線 ３３ａ…補助容量電極 ３４…半導体
層 ３４ａ、３４Ａ…ａ−Ｓｉ層 ３４ｂ、３４Ｂ…ｎ＋層ａ−Ｓｉ層 ３５…画素電極
３６…導電物質層 ３７…ゲート絶縁膜 ３９…保護絶縁膜 ４０…層間膜 ４１…コ
ンタクトホール ＡＲ…アレイ基板 ＣＦ…カラーフィルター基板 ＣＮ…チャネル領域
Ｘ…膜厚測定用素子
バＩＣ １５…トランスファ電極 １６…コモン配線 １７…ゲート配線 １８…ソース
配線 ２０…第２基板 ２１…構造物 ２２…共通電極 ２３…シール材 ２４…液晶
３１…走査線 ３２…信号線 ３３…補助容量線 ３３ａ…補助容量電極 ３４…半導体
層 ３４ａ、３４Ａ…ａ−Ｓｉ層 ３４ｂ、３４Ｂ…ｎ＋層ａ−Ｓｉ層 ３５…画素電極
３６…導電物質層 ３７…ゲート絶縁膜 ３９…保護絶縁膜 ４０…層間膜 ４１…コ
ンタクトホール ＡＲ…アレイ基板 ＣＦ…カラーフィルター基板 ＣＮ…チャネル領域
Ｘ…膜厚測定用素子
Claims (8)
- 表示領域にスイッチング素子として薄膜トランジスターが形成されている基板を備えた
電気光学装置の製造方法であって、
前記基板の前記表示領域の周囲の少なくとも１箇所に、前記薄膜トランジスターの製造
時に、同時に、同条件で、同じ層構造の半導体層を備える膜厚測定用素子部分を形成する
工程と、
前記薄膜トランジスターのチャネルエッチング時に前記膜厚測定用素子部分の半導体層
も同時にエッチングする工程と、
得られた膜厚測定用素子のエッチングされた半導体層部分の膜厚を測定することによっ
て前記薄膜トランジスターのチャネル領域の半導体層の膜厚を求める工程と、
を備えることを特徴とする電気光学装置の製造方法。 - 前記半導体層を、アモルファス−シリコン層及びｎ＋アモルファスシリコン層の複層構
造としたことを特徴とする請求項１に記載の電気光学装置の製造方法。 - 前記膜厚測定用素子部分の半導体層の周囲表面にレジスト層を形成し、前記チャネルエ
ッチング時に前記膜厚測定用素子部分に形成されたレジスト層の内側の半導体層をエッチ
ングすることを特徴とする請求項１に記載の電気光学装置の製造方法。 - 前記膜厚測定用素子部分の半導体層を、酸化ケイ素膜又は窒化ケイ素膜の表面に形成し
たことを特徴とする請求項３に記載の電気光学装置の製造方法。 - 前記膜厚測定用素子部分の半導体層を、酸化ケイ素膜又は窒化ケイ素膜の周縁部に跨っ
て段差が生じるように形成し、前記レジスト層を平面視で前記酸化ケイ素膜又は窒化ケイ
素膜と重畳するように形成したことを特徴とする請求項３に記載の電気光学装置の製造方
法。 - 前記基板として複数の電気光学装置の同時製造用マザー基板を用い、このマザー基板の
表面に前記膜厚測定用素子部分を少なくとも１箇所に形成して前記チャネルエッチングを
行い、更に前記マザー基板を各電気光学装置用の基板に分断する工程を含むことを特徴と
する請求項１に記載の電気光学装置の製造方法。 - 前記チャネルエッチング後に前記膜厚測定用素子を切り離す工程を含むことを特徴とす
る請求項１〜６の何れかに記載の電気光学装置の製造方法。 - 表示領域にスイッチング素子として薄膜トランジスターが形成されている基板を備えた
電気光学装置であって、
前記基板の前記表示領域の周囲の少なくとも１箇所に、前記薄膜トランジスターの半導
体層と同じ層構造の半導体層を有する膜厚測定用素子が形成されていることを特徴とする
電気光学装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009015054A JP2010175585A (ja) | 2009-01-27 | 2009-01-27 | 電気光学装置の製造方法及び電気光学装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009015054A JP2010175585A (ja) | 2009-01-27 | 2009-01-27 | 電気光学装置の製造方法及び電気光学装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010175585A true JP2010175585A (ja) | 2010-08-12 |
Family
ID=42706662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009015054A Pending JP2010175585A (ja) | 2009-01-27 | 2009-01-27 | 電気光学装置の製造方法及び電気光学装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010175585A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011149979A (ja) * | 2010-01-19 | 2011-08-04 | Sony Corp | 液晶表示装置および電子機器 |
| CN102736298A (zh) * | 2011-04-11 | 2012-10-17 | 株式会社日立显示器 | 液晶显示装置的制造方法和液晶显示装置 |
| CN105404041A (zh) * | 2015-12-31 | 2016-03-16 | 京东方科技集团股份有限公司 | 显示基板母板及其制造和检测方法以及显示面板母板 |
-
2009
- 2009-01-27 JP JP2009015054A patent/JP2010175585A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011149979A (ja) * | 2010-01-19 | 2011-08-04 | Sony Corp | 液晶表示装置および電子機器 |
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| WO2017114098A1 (zh) * | 2015-12-31 | 2017-07-06 | 京东方科技集团股份有限公司 | 显示基板母板及其制造和检测方法以及显示面板母板 |
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| US10274762B2 (en) | 2015-12-31 | 2019-04-30 | Boe Technology Group Co., Ltd. | Display substrate motherboard, manufacturing and detecting methods thereof and display panel motherboard |
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