WO2012029281A1 - アクティブマトリクス基板及びその製造方法並びに表示装置 - Google Patents

アクティブマトリクス基板及びその製造方法並びに表示装置 Download PDF

Info

Publication number
WO2012029281A1
WO2012029281A1 PCT/JP2011/004797 JP2011004797W WO2012029281A1 WO 2012029281 A1 WO2012029281 A1 WO 2012029281A1 JP 2011004797 W JP2011004797 W JP 2011004797W WO 2012029281 A1 WO2012029281 A1 WO 2012029281A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
substrate
mark
insulating
film
Prior art date
Application number
PCT/JP2011/004797
Other languages
English (en)
French (fr)
Inventor
吉田　昌弘
山田　崇晴
智 堀内
一順 光本
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN201180042417.9A priority Critical patent/CN103098115B/zh
Priority to US13/819,871 priority patent/US9070812B2/en
Priority to JP2012531683A priority patent/JP5450825B2/ja
Publication of WO2012029281A1 publication Critical patent/WO2012029281A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133354—Arrangements for aligning or assembling substrates
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/50—Protective arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to an active matrix substrate, a manufacturing method thereof, and a display device.
  • a liquid crystal display device is provided between a TFT substrate and a counter substrate, a TFT substrate which is an active matrix substrate on which a plurality of thin film transistors (TFTs) are formed, a counter substrate facing the TFT substrate, and the TFT substrate. And a liquid crystal layer.
  • a seal member is provided between the TFT substrate and the counter substrate for bonding the TFT substrate and the counter substrate to each other and enclosing the liquid crystal layer.
  • a display area in which a plurality of pixels are arranged to perform display and a non-display area provided around the display area are formed.
  • the seal member is disposed in the non-display area.
  • the TFT substrate has a glass substrate on which the TFT and the like are formed.
  • An interlayer insulating film covering the TFT is formed on the glass substrate, and a pixel electrode made of ITO (Indium Tin Oxide) is formed on the surface thereof.
  • the interlayer insulating film is formed of, for example, an organic insulating film such as photosensitive acrylic resin.
  • Patent Document 1 in order to increase the adhesive strength between a sealing member and a TFT substrate, an interlayer insulating film made of an organic insulating film is removed in a region where the sealing member is formed, and the glass constituting the TFT substrate is disclosed. It is disclosed that a substrate or an inorganic insulating film (such as a passivation film or a gate insulating film) is exposed.
  • Patent Document 2 as shown in FIG. 53, in the TFT substrate 100, a region where the signal line 107 and the drain electrode 103 of the TFT 105 overlap with the flat surface of the overcoat film 109 covering the TFT 105 and the signal line 107. It is disclosed that a protective film 110 that overlaps a slightly larger area is provided, and that the protective film 110 is formed of the same material (ITO) as the pixel electrode 104. Accordingly, even if the overcoat film 109 has a defect, the signal line 107 under the defect is prevented from being disconnected.
  • ITO the material
  • a predetermined mark in a non-display area of the TFT substrate.
  • This mark measures, for example, a mark for alignment between the TFT substrate and the counter substrate, a mark for measuring a shift amount between the TFT substrate and the counter substrate, and a shift amount of the dividing line when the glass substrate is cut.
  • the mark can be formed of the same material as the gate wiring.
  • the non-display area has been reduced, and the ratio of the seal member to the non-display area in the TFT substrate has been increasing. For this reason, it is desired that the mark is disposed so as to overlap the seal member.
  • Patent Document 1 when the interlayer insulating film is removed in the region where the sealing member is disposed for the purpose of increasing the adhesive strength between the sealing member and the TFT substrate, the mark is covered with the interlayer insulating film.
  • the gate insulating film and the semiconductor layer are only covered. Therefore, if pinholes or cracks are generated in the gate insulating film or the like, the etchant may pass through the gate insulating film or the like when the pixel electrode material covering the gate insulating film or the like is etched. As a result, there is a problem that the mark is etched by the etchant, and the mark is lost or lost.
  • the present invention has been made in view of such various points, and an object of the present invention is to prevent loss of marks provided in the non-display area while reducing the non-display area.
  • the active matrix substrate according to the present invention is intended for an active matrix substrate constituting a display device by being bonded to a counter substrate through a frame-shaped seal member.
  • the display device includes a display area provided inside a seal area, which is a frame-shaped area where the seal member is provided, and a frame-shaped non-display area formed outside the display area and including the seal area. have.
  • an insulating substrate an electrode layer formed on the insulating substrate in the display region, and a mark formed on the insulating substrate in the non-display region and formed of the same material as the electrode layer;
  • the mark is removed from the insulating substrate, and the mark is disposed in a region where the second insulating film is removed, and is provided so as to overlap at least a part of the seal region.
  • a protective film is formed to cover the side surface of the first insulating film covering the mark and the surface of the first insulating film opposite to the insulating substrate.
  • the method for manufacturing an active matrix substrate according to the present invention is directed to a method for manufacturing an active matrix substrate constituting a display device by being bonded to a counter substrate through a frame-shaped seal member.
  • the display device includes a display area provided inside a seal area, which is a frame-shaped area where the seal member is provided, and a frame-shaped non-display area formed outside the display area and including the seal area. have.
  • the first insulating film covering the mark has, for example, a pinhole or a crack
  • the first insulating film is a protective film (material layer) when the material layer is etched. Further, by being covered with the resist pattern, it is possible to prevent the etchant from passing through the first insulating film and missing the mark.
  • the resist pattern is formed so that the side surface of the first insulating film covering the mark and the surface of the first insulating film opposite to the insulating substrate are covered with the protective film, the thickness of the first insulating film
  • the first insulating film can be covered with the resist pattern even at the edge portion of the mark that is particularly likely to become thin. As a result, it is possible to more reliably prevent the mark from being lost while arranging the mark in the seal area to reduce the non-display area.
  • FIG. 1 is a plan view showing an external appearance of a main part of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the main structure of the liquid crystal display device.
  • FIG. 3 is an enlarged plan view showing a corner portion of the TFT substrate.
  • FIG. 4 is an enlarged cross-sectional view showing the main structure of the liquid crystal display device.
  • FIG. 5 is an enlarged plan view showing a region where a mark is formed on the TFT substrate.
  • 6 is a cross-sectional view of the TFT substrate including a cross section taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view of the TFT substrate including a cross section taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view showing a wiring portion made of a gate material in the peripheral wiring region.
  • FIG. 9 is a cross-sectional view showing a wiring portion made of a source material in the peripheral wiring region.
  • FIG. 10 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 11 is a cross-sectional view showing the manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 12 is a cross-sectional view showing the manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 13 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 14 is a cross-sectional view showing a manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 15 is a cross-sectional view showing a manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 16 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 17 is a cross-sectional view showing the manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 18 is a cross-sectional view showing a manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 19 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 20 is a cross-sectional view showing a manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 21 is a cross-sectional view showing a manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 22 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 23 is a cross-sectional view showing the manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 24 is a cross-sectional view showing the manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 25 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 26 is a cross-sectional view showing the manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 27 is a cross-sectional view showing the manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 28 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 29 is a cross-sectional view showing the manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 30 is a cross-sectional view showing a manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 31 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 32 is a cross-sectional view showing the manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 33 is a cross-sectional view showing the manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 34 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 35 is a cross-sectional view showing the manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 36 is a cross-sectional view showing the manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 37 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 38 is a cross-sectional view showing the manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 39 is a cross-sectional view showing the manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 40 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 41 is a cross-sectional view showing a manufacturing process around the wiring portion made of the gate material of the TFT substrate.
  • FIG. 42 is a cross-sectional view showing a manufacturing process around the wiring portion made of the source material of the TFT substrate.
  • FIG. 43 is a cross-sectional view showing a transparent conductive film covered with a resist layer before etching.
  • FIG. 44 is a cross-sectional view showing a protective film covered with a resist pattern after etching.
  • FIG. 45 is a view corresponding to FIG. 7 showing a cross-sectional structure of the TFT substrate 11 around the mark in the second embodiment.
  • FIG. 46 is a view corresponding to FIG. 6 showing a cross-sectional structure of the TFT substrate 11 around the mark in the second embodiment.
  • FIG. 47 is a cross-sectional view showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 48 is a cross-sectional view showing the protective film covered with the resist pattern after etching.
  • FIG. 49 is an enlarged plan view showing a corner portion of the TFT substrate according to the third embodiment.
  • FIG. 50 is an enlarged plan view showing the mark in the third embodiment.
  • FIG. 51 is an enlarged plan view showing the mark in the third embodiment.
  • FIG. 52 is an enlarged plan view showing the mark in the third embodiment.
  • FIG. 53 is a cross-sectional view showing the structure
  • Embodiment 1 of the Invention 1 to 44 show Embodiment 1 of the present invention.
  • FIG. 1 is a plan view showing an external appearance of a main part of the liquid crystal display device 1 according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the main structure of the liquid crystal display device 1.
  • FIG. 3 is an enlarged plan view showing a corner portion of the TFT substrate 11.
  • FIG. 4 is an enlarged cross-sectional view showing the main structure of the liquid crystal display device 1.
  • FIG. 5 is an enlarged plan view showing a region where the mark 25 is formed on the TFT substrate 11.
  • 6 is a cross-sectional view of the TFT substrate 11 including a cross section taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view of the TFT substrate 11 including a cross section taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view showing a wiring portion made of a gate material in the peripheral wiring region 17.
  • FIG. 9 is a cross-sectional view showing a wiring portion made of a source material in the peripheral wiring region 17.
  • FIG. 43 is a cross-sectional view showing the transparent conductive film covered with the resist layer 54 before etching.
  • FIG. 44 is a cross-sectional view showing the protective film 45 covered with the resist pattern 55 after etching.
  • liquid crystal display device 1 including a TFT substrate 11 as an active matrix substrate will be described as an example of a display device.
  • the liquid crystal display device 1 includes a liquid crystal display panel 10 and a backlight unit (not shown) that is an illumination device arranged to face the liquid crystal display panel 10.
  • the liquid crystal display panel 10 includes a TFT substrate 11 which is a first substrate configured as an active matrix substrate, and a second substrate disposed so as to face the TFT substrate 11. And the liquid crystal layer 13 sealed between the TFT substrate 11 and the counter substrate 12.
  • the counter substrate 12 has a rectangular glass substrate 22 which is an insulating substrate on which a color filter (not shown), a common electrode (not shown) and the like are formed.
  • a frame-shaped seal member 14 is interposed between the TFT substrate 11 and the counter substrate 12 for bonding the TFT substrate 11 and the counter substrate 12 to each other.
  • the liquid crystal layer 13 is surrounded by a seal member 14.
  • the seal member 14 is made of, for example, an ultraviolet curable epoxy resin.
  • the liquid crystal display panel 10 includes a display area 15 provided inside a seal area 20 that is a frame-shaped area where the seal member 14 is provided, and a display area 15. And a frame-like non-display area 16 including the seal area 20.
  • alignment films are respectively formed on the surface of the TFT substrate 11 and the counter substrate 12 on the liquid crystal layer 13 side.
  • the display area 15 is an area in which an image is displayed, and a plurality of pixels (not shown) arranged in a matrix are formed in the display area 15.
  • a peripheral wiring area 17 is formed between the seal area 20 and the display area 15.
  • the TFT substrate 11 is a rectangular glass substrate 21 which is an insulating substrate on which a plurality of source wirings (not shown) extending in parallel with each other and a plurality of gate wirings (not shown) extending perpendicularly to these are formed. have.
  • the glass substrate 21 is further formed with a plurality of Cs wirings (not shown) extending along the respective gate wirings.
  • the Cs wiring is a wiring for applying a predetermined voltage to the auxiliary capacitor formed in each pixel.
  • a plurality of terminals are formed, and a terminal area 19 on which a driver chip 18 for driving the liquid crystal display panel 10 is mounted is formed.
  • the peripheral wiring region 17 includes first wiring such as lead wiring (not shown), COM wiring (not shown), and inspection wiring (not shown) made of the same material as the gate wiring.
  • a part 41 and second wiring parts 42 such as lead lines (not shown) made of the same material as the source wiring, Cs trunk wiring (not shown), and inspection wiring (not shown) are formed.
  • the COM wiring is a wiring for applying a predetermined voltage to the common electrode of the counter substrate 12.
  • the Cs trunk line is a trunk line connected to the plurality of Cs lines.
  • a pixel electrode 31 and a TFT (Thin-Film Transistor) 30 connected to the pixel electrode 31 are formed for each pixel.
  • the TFT 30 is configured, for example, as a bottom gate type TFT, and includes a gate electrode 24 that is an electrode layer formed on the surface of the glass substrate 21 in the display region 15 and a gate insulation that is a first insulating film that directly covers the gate electrode 24.
  • a film 26 and a semiconductor layer 32 formed on the surface of the gate insulating film 26 are included.
  • the gate electrode is made of, for example, an Al alloy single layer film, an Al film, a Cu film, a Mo film, a Ti film, or a laminated film thereof.
  • the gate insulating film 26 is made of an inorganic insulating film such as a silicon nitride film (SiNx film), and has a thickness of about 0.4 ⁇ m, for example.
  • the semiconductor layer 32 is made of, for example, intrinsic amorphous silicon and n + amorphous silicon.
  • ohmic contact layers 34 On the surface of the semiconductor layer 32, ohmic contact layers 34 provided on the left and right sides of the semiconductor layer 32 are formed.
  • the ohmic contact layer 34 is made of, for example, n + silicon.
  • a black matrix 33 is formed in a region facing the semiconductor layer 32 of the counter substrate 12.
  • the black matrix 33 is composed of a black resin film, a metal film having a low reflectance, or the like.
  • a source electrode 35 and a drain electrode 36 are formed on the surface of the ohmic contact layer 34. Further, a source wiring 37 connected to the source electrode 35 is formed on the surface of the gate insulating film 26.
  • the source wiring 37, the source electrode 35, and the drain electrode 36 are made of, for example, an Al alloy and Mo laminated film, or an Al film, Cu film, Mo film, Ti film, or a laminated film thereof.
  • the TFT substrate 11 of the present embodiment has a so-called PixelPOn Pas structure, and the source wiring 37, the source electrode 35, the drain electrode 36, and a part of the gate insulating film 26 are a passivation film 28 and a second insulating film. It is covered with an interlayer insulating film 27.
  • the passivation film 28 is made of, for example, a silicon nitride film and has a thickness of 0.1 to 0.7 ⁇ m and a thickness of about 0.3 ⁇ m, for example.
  • the interlayer insulating film 27 is made of, for example, an organic insulating film such as photosensitive acrylic resin, and is formed on the surface of the passivation film 28 with a thickness of 1.0 to 4.0 ⁇ m, for example, about 3.0 ⁇ m. Has been.
  • a contact hole 39 is formed above the drain electrode 36.
  • a pixel electrode 40 made of a transparent conductive film such as ITO is formed on the surface of the interlayer insulating film 27 in the display region 15. The pixel electrode 40 is connected to the drain electrode 36 through the contact hole 39.
  • a mark 25 made of the same material as the gate electrode 24 is disposed on the glass substrate 21 in the non-display area 16.
  • the mark 25 is an alignment mark used for alignment when the TFT substrate and the counter substrate 12 are bonded to each other, for example.
  • the mark 25 is formed, for example, in a rectangular ring pattern when viewed from the normal direction of the surface of the glass substrate 21.
  • the length of one side of the outer shape of the mark 25 is, for example, 180 ⁇ m, and the length of the inner side is, for example, 122 ⁇ m.
  • a mark 23 is also formed in the non-display area 16 of the counter substrate 12.
  • the mark 23 is made of the same material as that for forming the black matrix 33 and is formed in a square having a side length of 100 ⁇ m.
  • the counter substrate 12 is aligned with the TFT substrate 11 so that the mark 23 is disposed inside the mark 25.
  • the distance between the center line in the left-right direction of the mark 23 and the center line in the left-right direction of the mark 25 is measured by an automatic measuring machine (not shown).
  • the amount of deviation is measured.
  • an 11 ⁇ m gap is provided between the outer edge of the mark 23 and the inner edge of the mark 25 in a state where the marks 23 and 25 are overlapped without deviation. Yes. Further, no other pattern is arranged within 50 ⁇ m around the marks 23 and 25.
  • a gate insulating film 26, which is a first insulating film that directly covers the mark 25, is formed on the glass substrate 21 in the non-display area 16.
  • the gate insulating film 26 covering the mark 25 is formed separately from the gate insulating film 26 covering the gate electrode 24 of the TFT 30.
  • the interlayer insulating film 27 is removed from the glass substrate 21 in at least a part of the seal region 20, as shown in FIGS. In other words, at least a part of the removal region 29 from which the interlayer insulating film 27 has been removed overlaps with the seal region 20. Further, the peripheral wiring region 17 is not formed in the removal region 29. That is, the peripheral wiring region 17 is formed in the non-display region 16 other than the removal region 29.
  • the organic insulating film which is the interlayer insulating film 27 and the sealing member 14 generally have a relatively weak adhesive force. Thus, by removing the interlayer insulating film 27 from at least a part of the sealing region 20, the sealing is performed. It becomes possible to increase the adhesive strength between the member 14 and the TFT substrate 11.
  • the mark 25 is disposed in a region where the interlayer insulating film 27 has been removed, and is provided so as to overlap at least a part of the seal region 20. Further, as shown in FIGS. 4, 6, and 7, on the glass substrate 21, the side surface of the gate insulating film 26 covering the mark 25 and the surface on the counter substrate 12 side (that is, covering the mark 25). A protective film 45 is formed to cover the entire surface of the gate insulating film 26 opposite to the glass substrate 21. That is, the entire gate insulating film 26 covering the mark 25 is covered with the protective film 45. The protective film 45 in this embodiment directly covers the side surface of the gate insulating film 26 that covers the mark 25.
  • the protective film 45 is made of ITO, which is the same material as the pixel electrode 40. Further, the outer edge portion of the protective film 45 is formed on the surface of the glass substrate 21. A semiconductor layer 52 made of the same material as the semiconductor layer 32 of the TFT 30 is interposed between the gate insulating film 26 covering the mark 25 and the protective film 45.
  • the liquid crystal display device 1 is manufactured by laminating a TFT substrate 11 and a counter substrate 12 manufactured in advance through a liquid crystal layer 13 and a seal member 14, respectively.
  • the sealing member 14 is drawn in a rectangular frame shape on the counter substrate 12, and the liquid crystal material is dropped into the frame of the sealing member 14 and supplied.
  • the counter substrate 12 aligned using the mark 25 is bonded to the TFT substrate 11.
  • the sealing member 14 is cured by irradiating the sealing member 14 with ultraviolet rays.
  • the liquid crystal display device 1 is manufactured.
  • sealing member 14 may be drawn not on the counter substrate 12 but on the TFT substrate 11.
  • the liquid crystal material is injected by the dropping method.
  • an injection port (not shown) is formed in the frame-shaped sealing member and the dip vacuum injection is performed, the injection is performed.
  • a method of sealing the inlet may be used.
  • FIGS. 10, 13, 16, 19, 22, 22, 25, 28, 31, 31, 34, 37, and 40 are cross-sectional views showing the manufacturing process around the mark on the TFT substrate.
  • FIG. 12, 15, 18, 21, 24, 27, 30, 33, 36, 39, and 42 show the manufacturing process around the wiring portion made of the source material of the TFT substrate. It is sectional drawing.
  • the gate electrode 24 is formed on the glass substrate 21 in the display region 15 by the first photolithography step, and the gate electrode 24 is made of the same material as the gate electrode 24 on the glass substrate 21 in the non-display region 16.
  • the mark 25 is formed so as to overlap the seal region 20.
  • a mark 25 made of, for example, a single layer film of an Al alloy is formed in a rectangular ring shape on the surface of the glass substrate 21 in the seal region 20 of the non-display region 16.
  • the gate electrode 24 is formed on the surface of the glass substrate 21 in the display area 15, and the first wiring portion 41 is formed on the surface of the glass substrate 21 in the peripheral wiring area 17 of the non-display area 16.
  • a silicon nitride film is formed on the glass substrate 21 to a thickness of about 0.4 ⁇ m, whereby the gate electrode 24, A gate insulating film 26 that directly covers the mark 25 and the first wiring portion 41 is formed. Further, a semiconductor material layer 51 made of, for example, intrinsic amorphous silicon and n + amorphous silicon is formed on the surface of the gate insulating film 26.
  • the semiconductor material layer 51 is left on the mark 25 and the formation area of each TFT 30 by the second photolithography process, while the non-display area. Remove at 16. Therefore, as shown in FIGS. 17 and 18, the gate insulating film 26 is exposed in the peripheral wiring region 17.
  • the semiconductor layer 32 is formed on the surface of the gate insulating film 26 in the region where the TFT 30 is formed, and the semiconductor layer 52 is formed on the surface of the gate insulating film 26 so as to cover the mark 25.
  • a second wiring portion 42 is formed on the surface of the gate insulating film 26 in the peripheral wiring region 17 of the non-display region 16 by a third photolithography process. To do.
  • the second wiring portion 42 is formed, for example, by forming an Al alloy film 42a and a Mo film 42b in this order on the gate insulating film 26 and performing photolithography.
  • a passivation film 28 and an interlayer insulating film (organic insulating film) 27 are laminated in this order on the entire glass substrate 21.
  • the passivation film 28 is formed of a silicon nitride film having a thickness of about 0.3 ⁇ m.
  • the interlayer insulating film 27 is formed of a photosensitive acrylic resin having a thickness of about 3.0 ⁇ m.
  • the removal region 29 is formed by removing the interlayer insulating film 27 from a part of the non-display region 16 by the fourth photolithography step.
  • an interlayer insulating film 27 is formed which covers a part of the gate insulating film 26 and is removed from at least a part of the seal region 20 and the region where the mark 25 is formed.
  • the passivation film 28 is removed by etching in the region where the interlayer insulating film 27 is removed, and the gate insulation not covered with the semiconductor layer 52 is performed.
  • the film 26 is also removed by etching in the same process.
  • the semiconductor layer 52 can be used as a mask. Further, when the gate insulating film 26 is etched, a part of the semiconductor layer 52 is also etched, so that the thickness of the semiconductor layer 52 is reduced.
  • a transparent conductive material layer 53 as a material layer covering the gate insulating film 26 and the interlayer insulating film 27 is formed on the glass substrate 21.
  • the transparent conductive material layer 53 for example, ITO or IZO (Indium Zinc Oxide) can be applied.
  • a resist material is applied to the surface of the transparent conductive material layer 53 to form a resist layer 54.
  • the resist layer 54 is patterned to form a resist pattern 55 on the surface of the transparent conductive material layer 53.
  • the side portion 57 of the resist pattern 55 in the seal region 20 is disposed outside a portion 58 that covers the side surface of the gate insulating film 26 in the transparent conductive material layer 53.
  • a resist pattern 55 is formed in the formation area of each pixel electrode 31.
  • the transparent conductive material layer 53 exposed from the resist pattern 55 is etched to cover the mark 25.
  • a protective film 45 is formed to cover the side surfaces of the gate insulating film 26 and the counter substrate 12 side of the gate insulating film 26 (the side opposite to the glass substrate 21 of the gate insulating film 26).
  • the protective film 45 covers the side surface of the semiconductor layer 52 and the surface of the semiconductor layer 52 on the counter substrate 12 side, and is covered with the resist pattern 55.
  • the pixel electrode 31 is formed on the surface of the interlayer insulating film 27 by the transparent conductive material layer 53 that overlaps the resist pattern 55 in the display region 15.
  • the resist pattern 55 is removed from the glass substrate 21 to manufacture the TFT substrate 11.
  • Embodiment 1- Therefore, according to the first embodiment, even when the gate insulating film 26 covering the mark 25 has, for example, pinholes or cracks, the gate insulating film 26 is not etched when the transparent conductive material layer 53 is etched. Covering with the protective film 45 and the resist pattern 55 can prevent the etchant from passing through the gate insulating film 26 and causing the mark 25 to be lost.
  • the resist pattern 55 is formed so that the side surface of the gate insulating film 26 covering the mark 25 and the side of the counter substrate 12 are covered with the protective film 45, the thickness of the mark 25 is likely to be particularly thin.
  • the gate insulating film 26 can be reliably covered with the resist pattern 55 also at the edge portion. As a result, it is possible to more reliably prevent the mark 25 from being lost while arranging the mark 25 in the seal region 20 to reduce the non-display region 16.
  • the semiconductor layer 52 is provided between the gate insulating film 26 and the protective film 45, the semiconductor layer 52 can more effectively prevent the mark 25 from being lost.
  • the TFT substrate 11 and the counter substrate 12 can be aligned with high accuracy and bonded to each other by the mark 25 formed without any defect.
  • Embodiment 2 of the Invention >> 45 to 48 show Embodiment 2 of the present invention.
  • FIG. 45 is a view corresponding to FIG. 7 showing a cross-sectional structure of the TFT substrate 11 around the mark 25 in the second embodiment.
  • FIG. 46 is a view corresponding to FIG. 6 showing a cross-sectional structure of the TFT substrate 11 around the mark 25 in the second embodiment.
  • FIG. 47 is a cross-sectional view showing the manufacturing process around the mark 25 on the TFT substrate 11.
  • FIG. 48 is a cross-sectional view showing the protective film 45 covered with the resist pattern 55 after etching.
  • the semiconductor layer 52 remains on the surface of the gate insulating film 26 covering the mark 25, whereas in the second embodiment, the semiconductor layer 52 is once formed. All have been removed. That is, the protective film 45 in this embodiment is formed directly on the surface of the gate insulating film 26 as shown in FIGS.
  • the semiconductor layer 52 is left on the mark 25 and the formation region of the TFT 30 in the third step (second photolithography step) in the first embodiment. To do.
  • the semiconductor layer 52 on the mark 25 is used as an etching mask for the gate insulating film 28, the pattern of the semiconductor layer 52 is completely removed by etching.
  • the semiconductor layer 52 in the formation region of the TFT 30 is covered with the interlayer insulating film 27 and the passivation film 28, it is not etched.
  • the thickness of the film (gate insulating film 26) stacked on the edge portion of the mark 25 is set to the other portion (for example, the formation region of the TFT 30). ) Will be thinner.
  • the gate insulating film 26 can be reliably covered with the resist pattern 55 even at the edge portion of the mark 25. While the mark 25 is arranged in the seal area 20 and the non-display area 16 is reduced, it is possible to more reliably prevent the mark 25 from being lost.
  • Embodiment 3 of the Invention >> 49 to 52 show Embodiment 3 of the present invention.
  • FIG. 49 is an enlarged plan view showing a corner portion of the TFT substrate 11 according to the third embodiment.
  • 50 to 52 are enlarged plan views showing the mark 25 in the third embodiment.
  • the mark 25 as the alignment mark for alignment of the counter substrate 12 is formed in the seal region 20 of the TFT substrate 11.
  • the present invention is not limited to this, and as shown in FIGS. In addition, other marks 25 may be formed.
  • the mark 25 shown in FIG. 50 is a mark that serves as a mark of a cutting line when the glass substrate 21 is cut from a large glass substrate base material.
  • a mark 25 shown in FIG. 51 is a mark for visually confirming the amount of deviation of the counter substrate 12 with respect to the TFT substrate 11.
  • a mark 25 shown in FIG. 52 is a mark for visually confirming the amount of deviation of the dividing line.
  • the mark 25 shown in FIG. 51 has a configuration similar to that of the mark 25 in the first embodiment arranged in a total of 8 rows of 2 rows ⁇ 4 columns.
  • the gap formed between the outer edge of the mark 23 and the inner edge of the mark 25 in a state in which the mark 23 on the counter substrate 12 and the mark 25 on the TFT substrate 11 are overlapped without deviation is eight sets of marks 23 and 25. Are different from each other.
  • the gaps between the marks 23 and 25 of each set are defined in eight sizes from 3 ⁇ m to 10 ⁇ m in 1 ⁇ m increments, for example. Then, regarding the marks 23 and 25 having a gap of 3 ⁇ m, if one side of the outer square of the mark 23 and one side of the square of the inner edge of the mark 25 are in contact, it is determined that the amount of deviation is 3 ⁇ m. If these marks 23 and 25 are used, it is possible to easily detect the amount of deviation. In addition, when detecting the deviation
  • a liquid crystal display device has been described as an example of a display device.
  • the present invention is not limited to this, and for example, a microcapsule electrophoresis display device used in an electronic book or the like, an organic EL display device, or the like. The same applies to other display devices.
  • an organic insulating film (interlayer insulating film) is formed under a pixel electrode provided on a TFT substrate in order to reduce the influence of an electric field generated by a bus line on the TFT substrate electrode. ) Is formed. Therefore, when the present invention is applied to the display device, it is possible to prevent a mark provided in the non-display area from being lost while reducing the non-display area.
  • the transparent conductive film has been described as an example of the material layer.
  • the present invention is not limited to this, and other layers made of materials other than the transparent conductive film can be applied as the material layer. is there.
  • the present invention is useful for an active matrix substrate, a manufacturing method thereof, and a display device.
  • Liquid crystal display device 11 TFT substrate (first substrate) 12 Counter substrate (second substrate) 14 Sealing member 15 display area 16 Non-display area 20 Sealing area 21 Glass substrate (insulating substrate) 24 Gate electrode (electrode layer) 25 mark 26 Gate insulation film (first insulation film) 27 Interlayer insulation film (second insulation film) 40 pixel electrodes 45 Protective film 52 Semiconductor layer 53 Transparent conductive material layer (material layer) 55 resist pattern

Abstract

アクティブマトリクス基板は、表示領域における絶縁性基板（２１）上に形成された電極層と、非表示領域における絶縁性基板上に配置されて電極層と同じ材料によって形成されたマーク（２５）と、電極層及びマークをそれぞれ直接に覆う第１絶縁膜（２６）と、第１絶縁膜の一部を覆う第２絶縁膜とを有している。第２絶縁膜は、シール領域の少なくとも一部において絶縁性基板上から除去されている。マークは、第２絶縁膜が除去された領域に配置されると共に、シール領域の少なくとも一部に重なるように設けられている。 絶縁性基板上には、マークを覆っている第１絶縁膜の側面及び当該第１絶縁膜の絶縁性基板と反対側の表面を覆う保護膜（４５）が形成されている。

Description

アクティブマトリクス基板及びその製造方法並びに表示装置
　本発明は、アクティブマトリクス基板及びその製造方法並びに表示装置に関するものである。
　一般に、液晶表示装置は、複数のＴＦＴ（Thin-Film Transistor：薄膜トランジスタ）が形成されたアクティブマトリクス基板であるＴＦＴ基板と、これに対向する対向基板と、ＴＦＴ基板及び対向基板の間に設けられた液晶層とを有している。また、ＴＦＴ基板及び対向基板の間には、これらＴＦＴ基板及び対向基板同士を接着すると共に、液晶層を封入するためのシール部材が設けられている。
　また、液晶表示装置には、複数の画素が配置されて表示が行われる表示領域と、その周囲に設けられた非表示領域とが形成されている。上記シール部材は、非表示領域に配置される。
　ＴＦＴ基板は、上記ＴＦＴ等が形成されたガラス基板を有している。ガラス基板上には、ＴＦＴを覆う層間絶縁膜が形成され、その表面にＩＴＯ（Indium Tin Oxide）からなる画素電極が形成されている。層間絶縁膜は、例えば感光性を有するアクリル系樹脂等の有機絶縁膜によって形成されている。
　特許文献１には、シール部材とＴＦＴ基板との接着強度を高めるために、シール部材が形成される領域において有機絶縁膜からなる層間絶縁膜を除去して、そのＴＦＴ基板を構成しているガラス基板又は無機絶縁膜（パッシベーション膜やゲート絶縁膜等）を露出させることが開示されている。
　また、特許文献２には、図５３に示すように、ＴＦＴ基板１００について、ＴＦＴ１０５及び信号線１０７を覆うオーバーコート膜１０９の平坦な表面に、信号線１０７とＴＦＴ１０５のドレイン電極１０３とが重なる領域よりもやや大きい領域に重なる保護膜１１０を設けると共に、その保護膜１１０を画素電極１０４と同じ材料（ＩＴＯ）によって形成することが開示されている。そのことにより、オーバーコート膜１０９に欠陥があっても、当該欠陥の下の信号線１０７に断線が生じないようにしている。
特開平１０－１８６３８１号公報 特開２０００－１７１８３２号公報
　ところで、ＴＦＴ基板の非表示領域に、所定のマークを形成することが知られている。このマークは、例えば、ＴＦＴ基板と対向基板とのアライメント用のマーク、ＴＦＴ基板と対向基板とのズレ量を測定するためのマーク、及びガラス基板を分断する際の分断ラインのズレ量を測定するためのマーク等である。上記マークは、ゲート配線と同じ材料によって形成することが可能である。
　一方、近年、非表示領域の縮小化が進められており、ＴＦＴ基板における非表示領域にシール部材が占める割合が高くなってきている。そのため、上記マークを、シール部材とが重ねて配置することが望まれる。
　しかし、上記特許文献１に開示されているように、シール部材とＴＦＴ基板との接着強度を高める目的でシール部材が配置される領域において層間絶縁膜を除去すると、マークは、層間絶縁膜により覆われずに、例えばゲート絶縁膜及び半導体層等によってのみ覆われることとなる。したがって、ゲート絶縁膜等にピンホールやクラックが生じていれば、そのゲート絶縁膜等を覆う画素電極材料のエッチング時に、エッチャントがゲート絶縁膜等を透過する虞がある。その結果、エッチャントによりマークがエッチングされ、当該マークが欠損したり消失してしまう問題がある。
　本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、非表示領域を縮小化しながらも、非表示領域に設けたマークの欠損を防止することにある。
　上記の目的を達成するために、本発明に係るアクティブマトリクス基板は、枠状のシール部材を介して対向基板に接着されることによって表示装置を構成するアクティブマトリクス基板を対象としている。上記表示装置は、上記シール部材が設けられる枠形状の領域であるシール領域の内側に設けられた表示領域と、該表示領域の外側に形成され、上記シール領域を含む額縁状の非表示領域とを有している。
　そして、絶縁性基板と、上記表示領域における上記絶縁性基板上に形成された電極層と、上記非表示領域における上記絶縁性基板上に配置されて上記電極層と同じ材料によって形成されたマークと、上記電極層及びマークをそれぞれ直接に覆う第１絶縁膜と、該第１絶縁膜の一部を覆う第２絶縁膜とを備え、上記第２絶縁膜は、上記シール領域の少なくとも一部において上記絶縁性基板上から除去されており、上記マークは、上記第２絶縁膜が除去された領域に配置されると共に、上記シール領域の少なくとも一部に重なるように設けられ、上記絶縁性基板上には、上記マークを覆っている第１絶縁膜の側面及び当該第１絶縁膜の絶縁性基板と反対側の表面を覆う保護膜が形成されている。
　また、本発明に係るアクティブマトリクス基板の製造方法は、枠状のシール部材を介して対向基板に接着されることによって表示装置を構成するアクティブマトリクス基板を製造する方法を対象としている。上記表示装置は、上記シール部材が設けられる枠形状の領域であるシール領域の内側に設けられた表示領域と、該表示領域の外側に形成され、上記シール領域を含む額縁状の非表示領域とを有している。
　そして、絶縁性基板上の上記表示領域に電極層を形成すると共に、上記絶縁性基板上の上記非表示領域に上記電極層と同じ材料からなるマークを上記シール領域に重なるように形成する工程と、上記絶縁性基板上に上記電極層及びマークをそれぞれ直接に覆う第１絶縁膜を形成する工程と、上記第１絶縁膜の一部を覆うと共に、上記シール領域の少なくとも一部及び上記マークが形成されている領域から除去された第２絶縁膜を形成する工程と、上記絶縁性基板上に上記第１絶縁膜及び第２絶縁膜を覆う材料層を形成した後に、上記材料層の表面にレジストパターンを形成し、当該レジストパターンから露出している上記材料層をエッチングすることにより、上記マークを覆っている第１絶縁膜の側面及び当該第１絶縁膜の絶縁性基板と反対側の表面を覆う保護膜を形成する工程とを有する。
　本発明によれば、マークを覆っている第１絶縁膜が例えばピンホールやクラック等を有していたとしても、材料層のエッチングの際に、その第１絶縁膜が保護膜（材料層）及びレジストパターンによって覆われることにより、エッチャントが第１絶縁膜を透過してマークを欠損させることを防止できる。
　しかも、マークを覆っている第１絶縁膜の側面及び当該第１絶縁膜の絶縁性基板と反対側の表面が保護膜によって覆われるようにレジストパターンが形成されるため、第１絶縁膜の厚みが特に薄くなりやすいマークのエッジ部分においても、当該第１絶縁膜をレジストパターンによって覆うことが可能になる。その結果、マークをシール領域に配置して非表示領域を縮小化しながらも、より確実にマークの欠損を防止することができる。
図１は、本実施形態１の液晶表示装置の要部外観を示す平面図である。 図２は、液晶表示装置の要部構造を示す断面図である。 図３は、ＴＦＴ基板の角部を拡大して示す平面図である。 図４は、液晶表示装置の要部構造を拡大して示す断面図である。 図５は、ＴＦＴ基板におけるマークが形成されている領域を拡大して示す平面図である。 図６は、図５におけるVI－VI線断面を含むＴＦＴ基板の断面図である。 図７は、図５におけるVII－VII線断面を含むＴＦＴ基板の断面図である。 図８は、周辺配線領域のゲート材料からなる配線部を示す断面図である。 図９は、周辺配線領域のソース材料からなる配線部を示す断面図である。 図１０は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図１１は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図１２は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図１３は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図１４は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図１５は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図１６は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図１７は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図１８は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図１９は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図２０は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図２１は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図２２は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図２３は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図２４は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図２５は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図２６は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図２７は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図２８は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図２９は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図３０は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図３１は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図３２は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図３３は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図３４は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図３５は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図３６は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図３７は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図３８は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図３９は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図４０は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図４１は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。 図４２は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。 図４３は、エッチング前のレジスト層に覆われた透明導電膜を示す断面図である。 図４４は、エッチング後のレジストパターンに覆われた保護膜を示す断面図である。 図４５は、本実施形態２におけるマーク周辺のＴＦＴ基板１１の断面構造を示す図７相当図である。 図４６は、本実施形態２におけるマーク周辺のＴＦＴ基板１１の断面構造を示す図６相当図である。 図４７は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。 図４８は、エッチング後のレジストパターンに覆われた保護膜を示す断面図である。 図４９は、本実施形態３におけるＴＦＴ基板の角部を拡大して示す平面図である。 図５０は、本実施形態３におけるマークを拡大して示す平面図である。 図５１は、本実施形態３におけるマークを拡大して示す平面図である。 図５２は、本実施形態３におけるマークを拡大して示す平面図である。 図５３は、従来のＴＦＴの構成を示す断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図４４は、本発明の実施形態１を示している。
　図１は、本実施形態１の液晶表示装置１の要部外観を示す平面図である。図２は、液晶表示装置１の要部構造を示す断面図である。図３は、ＴＦＴ基板１１の角部を拡大して示す平面図である。図４は、液晶表示装置１の要部構造を拡大して示す断面図である。
　図５は、ＴＦＴ基板１１におけるマーク２５が形成されている領域を拡大して示す平面図である。図６は、図５におけるVI－VI線断面を含むＴＦＴ基板１１の断面図である。図７は、図５におけるVII－VII線断面を含むＴＦＴ基板１１の断面図である。図８は、周辺配線領域１７のゲート材料からなる配線部を示す断面図である。図９は、周辺配線領域１７のソース材料からなる配線部を示す断面図である。
　また、図４３は、エッチング前のレジスト層５４に覆われた透明導電膜を示す断面図である。図４４は、エッチング後のレジストパターン５５に覆われた保護膜４５を示す断面図である。
　本実施形態では、アクティブマトリクス基板としてのＴＦＴ基板１１を備えた液晶表示装置１を、表示装置の例として説明する。
　液晶表示装置１は、液晶表示パネル１０と、この液晶表示パネル１０に対向して配置された照明装置であるバックライトユニット（不図示）とを有している。
　液晶表示パネル１０は、図１、図２及び図４に示すように、アクティブマトリクス基板に構成された第１基板であるＴＦＴ基板１１と、このＴＦＴ基板１１に対向して配置された第２基板である対向基板１２と、ＴＦＴ基板１１及び対向基板１２の間に封入された液晶層１３とを有している。
　対向基板１２は、カラーフィルタ（図示省略）及び共通電極（図示省略）等が形成された絶縁性基板である矩形状のガラス基板２２を有している。
　ＴＦＴ基板１１及び対向基板１２の間には、これらのＴＦＴ基板１１及び対向基板１２同士を互いに接着する枠形状のシール部材１４が介在されている。液晶層１３はシール部材１４によって囲まれている。シール部材１４は、例えば紫外線硬化型のエポキシ系樹脂によって構成されている。
　また、液晶表示パネル１０は、図１、図３及び図４に示すように、シール部材１４が設けられる枠形状の領域であるシール領域２０の内側に設けられた表示領域１５と、表示領域１５の外側に形成され、シール領域２０を含む額縁状の非表示領域１６とを有している。
　ここで、ＴＦＴ基板１１及び対向基板１２の液晶層１３側表面には、配向膜（図示省略）がそれぞれ形成されている。
　表示領域１５は画像が表示される領域であり、当該表示領域１５には、マトリクス状に配置された複数の画素（図示省略）が形成されている。非表示領域１６には、図３に示すように、シール領域２０と表示領域１５との間に周辺配線領域１７が形成されている。
　ＴＦＴ基板１１は、互いに並行して延びる複数のソース配線（図示省略）と、これらに直交して延びる複数のゲート配線（図示省略）とが形成された絶縁性基板である矩形状のガラス基板２１を有している。ガラス基板２１には、さらに、各ゲート配線に沿ってそれぞれ延びる複数のＣｓ配線（図示省略）が形成されている。Ｃｓ配線は、各画素に形成される補助容量に所定の電圧を印加するための配線である。
　ＴＦＴ基板１１の一辺の非表示領域１６には、複数の端子（図示省略）が形成され、液晶表示パネル１０を駆動するためのドライバチップ１８が実装される端子領域１９が形成されている。
　上記周辺配線領域１７は、図８及び図９に示すように、ゲート配線と同じ材料からなる引き出し配線（図示省略）、ＣＯＭ配線（図示省略）及び検査用配線（図示省略）等の第１配線部４１と、ソース配線と同じ材料からなる引き出し線（図示省略）、Ｃｓ幹配線（図示省略）及び検査用配線（図示省略）等の第２配線部４２とが形成されている。ＣＯＭ配線は、上記対向基板１２の共通電極に所定の電圧を印加するための配線である。Ｃｓ幹配線は、上記複数のＣｓ配線に接続された幹配線である。
　また、図４に示すように、ガラス基板２１上には、画素電極３１と、この画素電極３１に接続されたＴＦＴ（Thin-Film Transistor：薄膜トランジスタ）３０とが各画素毎に形成されている。
　ＴＦＴ３０は、例えばボトムゲート型のＴＦＴに構成され、表示領域１５におけるガラス基板２１の表面に形成された電極層であるゲート電極２４と、ゲート電極２４を直接に覆う第１絶縁膜であるゲート絶縁膜２６と、ゲート絶縁膜２６の表面に形成された半導体層３２とを有している。
　ゲート電極は、例えば、Ａｌ合金の単層膜、又はＡｌ膜、Ｃｕ膜、Ｍｏ膜、Ｔｉ膜若しくはこれらの積層膜によって構成されている。ゲート絶縁膜２６は、例えばシリコン窒化膜（ＳｉＮｘ膜）等の無機絶縁膜により構成され、例えば０．４μｍ程度の厚みに形成されている。また、半導体層３２は、例えば真性アモルファスシリコン及びｎ＋アモルファスシリコン等によって形成されている。
　半導体層３２の表面には、この半導体層３２の左右両側に設けられたオーミックコンタクト層３４が形成されている。オーミックコンタクト層３４は、例えばｎ＋シリコンによって構成されている。
　また、対向基板１２の上記半導体層３２に対向する領域には、ブラックマトリクス３３が形成されている。ブラックマトリクス３３は、黒色の樹脂膜や、反射率が低い金属膜等によって構成されている。
　オーミックコンタクト層３４の表面には、ソース電極３５及びドレイン電極３６が形成されている。さらに、ソース電極３５に接続されたソース配線３７がゲート絶縁膜２６の表面に形成されている。ソース配線３７、ソース電極３５及びドレイン電極３６は、例えば、Ａｌ合金及びＭｏの積層膜、又はＡｌ膜、Ｃｕ膜、Ｍｏ膜、Ｔｉ膜若しくはこれらの積層膜によって構成されている。
　本実施形態のＴＦＴ基板１１は、いわゆるPixel On Pas構造を有し、上記ソース配線３７、ソース電極３５、ドレイン電極３６、及びゲート絶縁膜２６の一部は、パッシベーション膜２８と第２絶縁膜である層間絶縁膜２７とによって覆われている。パッシベーション膜２８は、例えばシリコン窒化膜により構成され、０．１～０．７μｍの厚みであって例えば０．３μｍ程度の厚みに形成されている。層間絶縁膜２７は、例えば感光性を有するアクリル系樹脂等の有機絶縁膜によって構成され、パッシベーション膜２８の表面に１．０～４．０μｍの厚みであって例えば３．０μｍ程度の厚みで形成されている。
　層間絶縁膜２７及びパッシベーション膜２８には、ドレイン電極３６の上方位置にコンタクトホールが３９貫通形成されている。そして、表示領域１５における層間絶縁膜２７の表面には、ＩＴＯ等の透明導電膜からなる画素電極４０が形成されている。画素電極４０は、コンタクトホール３９を介してドレイン電極３６に接続されている。
　一方、非表示領域１６におけるガラス基板２１上には、ゲート電極２４と同じ材料によって形成されたマーク２５が配置されている。マーク２５は、例えば、ＴＦＴ基板及び対向基板１２同士を貼り合わせる際の位置合わせに用いるアライメントマークである。
　図５に示すように、マーク２５は、ガラス基板２１の表面の法線方向から見て、例えば矩形リング状のパターンに形成されている。マーク２５の外形の一辺の長さは例えば１８０μｍであり、内側の一辺の長さは例えば１２２μｍである。
　一方、対向基板１２の非表示領域１６にも、マーク２３が形成されている。マーク２３は例えば、ブラックマトリクス３３を形成する材料と同じ材料で、一辺の長さが１００μｍの正方形に形成されている。そうして、マーク２３がマーク２５の内側に配置されるようにして、対向基板１２をＴＦＴ基板１１に対して位置合わせするようになっている。
　例えば左右方向のズレ量を計測する場合、上記マーク２３の左右方向の中心線と、マーク２５の左右方向の中心線との距離を自動測定機（不図示）により測定する。そのことによって、ズレ量を計測する。尚、自動測定機によるマーク２３，２５の誤認が生じないように、マーク２３，２５がズレ無く重なった状態で、マーク２３の外縁とマーク２５の内縁との間に１１μｍのギャップが設けられている。さらに、マーク２３，２５の周囲５０μｍ以内には、他のパターンが配置されないようになっている。
　そして、非表示領域１６におけるガラス基板２１上には、マーク２５を直接に覆う第１絶縁膜であるゲート絶縁膜２６が形成されている。このマーク２５を覆っているゲート絶縁膜２６は、上記ＴＦＴ３０のゲート電極２４を覆っているゲート絶縁膜２６とは分離して形成されている。
　層間絶縁膜２７は、図３及び図４に示すように、シール領域２０の少なくとも一部においてガラス基板２１上から除去されている。言い換えれば、層間絶縁膜２７が除去された除去領域２９の少なくとも一部は、シール領域２０と重なっている。また、除去領域２９には、上記周辺配線領域１７が形成されていない。すなわち、周辺配線領域１７は、除去領域２９以外の非表示領域１６に形成されている。
　層間絶縁膜２７である有機絶縁膜と、上記シール部材１４とは、一般に接着力が比較的弱いが、このように、シール領域２０の少なくとも一部から層間絶縁膜２７を除去することによって、シール部材１４とＴＦＴ基板１１との接着強度を高めることが可能になる。
　そして、マーク２５は、層間絶縁膜２７が除去された領域に配置されると共に、シール領域２０の少なくとも一部に重なるように設けられている。さらに、図４、図６及び図７に示すように、ガラス基板２１上には、マーク２５を覆っているゲート絶縁膜２６の側面及び対向基板１２側表面（すなわち、上記マーク２５を覆っているゲート絶縁膜２６のガラス基板２１と反対側の表面）の全体を覆う保護膜４５が形成されている。つまり、マーク２５を覆っているゲート絶縁膜２６は、その全体が保護膜４５によって覆われている。本実施形態における保護膜４５は、上記マーク２５を覆っているゲート絶縁膜２６の側面を直接に覆っている。
　また、保護膜４５は、画素電極４０と同じ材料であるＩＴＯ等によって形成されている。さらに、保護膜４５の外縁部分は、ガラス基板２１の表面に形成されている。そして、上記マーク２５を覆っているゲート絶縁膜２６と保護膜４５との間には、上記ＴＦＴ３０の半導体層３２と同じ材料からなる半導体層５２が介在されている。
　　－製造方法－
　次に、上記ＴＦＴ基板１１及び液晶表示装置１の製造方法について説明する。液晶表示装置１は、それぞれ予め製造したＴＦＴ基板１１と対向基板１２とを液晶層１３及びシール部材１４を介して貼り合わせることによって製造する。
　例えば対向基板１２にシール部材１４を矩形枠状に描画し、そのシール部材１４の枠内に液晶材料を滴下して供給する。次に、上記マーク２５を用いて位置合わせした対向基板１２をＴＦＴ基板１１に貼り合わせる。その後、シール部材１４に紫外線を照射して当該シール部材１４を硬化させる。そうして、液晶表示装置１を製造する。
　尚、シール部材１４を描画するのは、対向基板１２でなく、ＴＦＴ基板１１であってもよい。
　また、本実施形態では、液晶材料の注入を滴下方式で行う場合について説明したが、枠状のシール部材に注入口（不図示）を形成し、ディップ式の真空注入を行った後に、その注入口を封止する方法を用いてもよい。
　ここで、図１０～図４２を参照して、ＴＦＴ基板１１の製造工程について詳細に説明する。図１０，図１３，図１６，図１９，図２２，図２５，図２８，図３１，図３４，図３７，及び図４０は、ＴＦＴ基板のマーク周辺の製造工程を示す断面図である。
　また、図１１，図１４，図１７，図２０，図２３，図２６，図２９，図３２，図３５，図３８，及び図４１は、ＴＦＴ基板のゲート材料からなる配線部周辺の製造工程を示す断面図である。図１２，図１５，図１８，図２１，図２４，図２７，図３０，図３３，図３６，図３９，及び図４２は、ＴＦＴ基板のソース材料からなる配線部周辺の製造工程を示す断面図である。
　まず、第１の工程では、第１のフォトリソ工程により、表示領域１５のガラス基板２１上にゲート電極２４を形成すると共に、非表示領域１６のガラス基板２１上にゲート電極２４と同じ材料からなるマーク２５をシール領域２０に重なるように形成する。
　すなわち、図１０～図１２に示すように、非表示領域１６のシール領域２０におけるガラス基板２１の表面に、例えばＡｌ合金の単層膜からなるマーク２５を矩形リング状に形成する。これと同時に、表示領域１５におけるガラス基板２１の表面にゲート電極２４を形成すると共に、非表示領域１６の周辺配線領域１７におけるガラス基板２１の表面に第１配線部４１を形成する。
　次に、第２の工程では、図１３～図１５に示すように、ガラス基板２１上にシリコン窒化膜を０．４μｍ程度の厚みに成膜することにより、ガラス基板２１上にゲート電極２４、マーク２５及び第１配線部４１をそれぞれ直接に覆うゲート絶縁膜２６を形成する。さらに、ゲート絶縁膜２６の表面に、例えば真性アモルファスシリコン及びｎ＋アモルファスシリコン等からなる半導体材料層５１を形成する。
　次に、第３の工程では、図１６～図１８に示すように、第２のフォトリソ工程により、上記半導体材料層５１を、マーク２５上と各ＴＦＴ３０の形成領域とにおいて残す一方、非表示領域１６において除去する。よって、図１７及び図１８に示すように、周辺配線領域１７ではゲート絶縁膜２６が露出している。こうして、ＴＦＴ３０の形成領域において半導体層３２をゲート絶縁膜２６の表面に形成すると共に、マーク２５を覆うようにゲート絶縁膜２６の表面に半導体層５２を形成する。
　次に、第４の工程では、図１９～図２１に示すように、第３のフォトリソ工程により、非表示領域１６の周辺配線領域１７におけるゲート絶縁膜２６の表面に第２配線部４２を形成する。第２配線部４２は、ゲート絶縁膜２６上に、例えばＡｌ合金膜４２ａとＭｏ膜４２ｂとをこの順に成膜してフォトリソグラフィを行うことにより形成する。
　次に、第５の工程では、図２２～図２４に示すように、ガラス基板２１上の全体にパッシベーション膜２８及び層間絶縁膜（有機絶縁膜）２７をこの順に積層して形成する。パッシベーション膜２８は、０．３μｍ程度の厚みのシリコン窒化膜によって形成する。層間絶縁膜２７は、３．０μｍ程度の厚みの感光性を有するアクリル系樹脂によって形成する。
　次に、第６の工程では、図２５～図２７に示すように、第４のフォトリソ工程により、非表示領域１６の一部から層間絶縁膜２７を除去することによって、除去領域２９を形成する。こうして、ゲート絶縁膜２６の一部を覆うと共に、シール領域２０の少なくとも一部及びマーク２５が形成されている領域から除去された層間絶縁膜２７を形成する。
　次に、第７の工程では、図２８～図３０に示すように、上記層間絶縁膜２７を除去した領域においてパッシベーション膜２８をエッチングして除去すると共に、半導体層５２に覆われていないゲート絶縁膜２６も同じ工程でエッチングして除去する。このとき、半導体層５２をマスクとして用いることができる。また、ゲート絶縁膜２６をエッチングする際に、半導体層５２の一部もエッチングされるので、半導体層５２の膜厚は薄くなる。
　次に、第８の工程では、図３１～図３３に示すように、ガラス基板２１上にゲート絶縁膜２６及び層間絶縁膜２７を覆う材料層としての透明導電材料層５３を形成する。透明導電材料層５３には、例えばＩＴＯやＩＺＯ（Indium Zinc Oxide）等を適用することができる。
　その後、第９の工程では、図３４～図３６に示すように、上記透明導電材料層５３の表面にレジスト材料を塗布してレジスト層５４を形成する。
　続いて、第１０の工程では、図３７～図３９及び図４３に示すように、レジスト層５４をパターニングして、透明導電材料層５３の表面にレジストパターン５５を形成する。図３７に示すように、シール領域２０のレジストパターン５５の側部５７は、透明導電材料層５３におけるゲート絶縁膜２６の側面を覆っている部分５８の外側に配置されている。一方、表示領域１５では、各画素電極３１の形成領域にレジストパターン５５が形成されている。
　次に、第１１の工程では、図４０～図４２及び図４４に示すように、レジストパターン５５から露出している透明導電材料層５３をエッチングすることにより、マーク２５を覆っているゲート絶縁膜２６の側面及びゲート絶縁膜２６の対向基板１２側（ゲート絶縁膜２６のガラス基板２１と反対側）を覆う保護膜４５を形成する。このとき、保護膜４５は、半導体層５２の側面及び半導体層５２の対向基板１２側表面を覆う一方、レジストパターン５５によって覆われている。また、表示領域１５においてレジストパターン５５に重なっていた透明導電材料層５３によって、層間絶縁膜２７の表面に画素電極３１を形成する。
　その後、レジストパターン５５をガラス基板２１上から除去して、ＴＦＴ基板１１を製造する。
　　－実施形態１の効果－
　したがって、この実施形態１によると、マーク２５を覆っているゲート絶縁膜２６が例えばピンホールやクラック等を有していたとしても、透明導電材料層５３のエッチングの際に、ゲート絶縁膜２６が保護膜４５及びレジストパターン５５によって覆われることにより、エッチャントがゲート絶縁膜２６を透過してマーク２５を欠損させることを防止できる。
　しかも、マーク２５を覆っているゲート絶縁膜２６の側面及び対向基板１２側が保護膜４５によって覆われるようにレジストパターン５５が形成されるため、ゲート絶縁膜２６の厚みが特に薄くなりやすいマーク２５のエッジ部分においても、当該ゲート絶縁膜２６をレジストパターン５５によって確実に覆うことができる。その結果、マーク２５をシール領域２０に配置して非表示領域１６を縮小化しながらも、より確実にマーク２５の欠損を防止することができる。
　また、ゲート絶縁膜２６と保護膜４５との間に半導体層５２を設けるようにしたので、この半導体層５２によってマーク２５の欠損をより効果的に防止することができる。そうして、欠損せずに形成されたマーク２５によって、ＴＦＴ基板１１と対向基板１２とを高精度に位置合わせして互いに貼り合わせることができる。
　《発明の実施形態２》
　図４５～図４８は、本発明の実施形態２を示している。
　図４５は、本実施形態２におけるマーク２５周辺のＴＦＴ基板１１の断面構造を示す図７相当図である。図４６は、本実施形態２におけるマーク２５周辺のＴＦＴ基板１１の断面構造を示す図６相当図である。図４７は、ＴＦＴ基板１１のマーク２５周辺の製造工程を示す断面図である。図４８は、エッチング後のレジストパターン５５に覆われた保護膜４５を示す断面図である。
　尚、以降の各実施形態では、図１～図４４と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、マーク２５を覆っているゲート絶縁膜２６の表面に半導体層５２が残存していたのに対し、本実施形態２は、このような半導体層５２が、一旦形成された後に全て除去されたものである。すなわち、本実施形態における保護膜４５は、図４５及び図４６に示すように、ゲート絶縁膜２６の表面に直接に形成されている。
　本実施形態の液晶表示装置１を製造する場合には、上記実施形態１における第３の工程（第２のフォトリソ工程）において、半導体層５２をマーク２５上及びＴＦＴ３０の形成領域にそれぞれ残すようにする。
　その後、上記実施形態１における第７の工程において、マーク２５上の半導体層５２をゲート絶縁膜２８のエッチングマスクとして用いている際に、その半導体層５２のパターンは、エッチングによって全て除去される。ここで、ＴＦＴ３０の形成領域の半導体層５２は、層間絶縁膜２７とパッシベーション膜２８で覆われているので、エッチングされない。
　このように、半導体層５２がマーク２５上から除去される場合には、マーク２５のエッジ部分の上に積層される膜（ゲート絶縁膜２６）の厚みが、その他の部分（例えばＴＦＴ３０の形成領域）よりも薄くなってしまう。しかし、本実施形態では、図４７及び図４８に示すように、マーク２５のエッジ部分においても、ゲート絶縁膜２６をレジストパターン５５によって確実に覆うことができるため、上記実施形態１と同様に、マーク２５をシール領域２０に配置して非表示領域１６を縮小化しながらも、より確実にマーク２５の欠損を防止することができる。
　《発明の実施形態３》
　図４９～図５２は、本発明の実施形態３を示している。
　図４９は、本実施形態３におけるＴＦＴ基板１１の角部を拡大して示す平面図である。図５０～図５２は、本実施形態３におけるマーク２５を拡大して示す平面図である。
　上記実施形態１では、ＴＦＴ基板１１のシール領域２０に、対向基板１２の位置合わせ用のアライメントマークとしてのマーク２５を形成したが、本発明はこれに限らず、図４９～図５２に示すように、その他のマーク２５を形成するようにしてもよい。
　ここで、図５０に示すマーク２５は、ガラス基板２１を大判のガラス基板母材から分断して製造する際の分断ラインの目印となるマークである。図５１に示すマーク２５は、ＴＦＴ基板１１に対する対向基板１２のズレ量を目視により確認するためのマークである。また、図５２に示すマーク２５は、上記分断ラインのズレ量を目視により確認するためのマークである。
　図５１に示すマーク２５は、上記実施形態１におけるマーク２５と同様の構成が、２行×４列の合計で８個並んだものである。しかし、対向基板１２のマーク２３とＴＦＴ基板１１のマーク２５とがズレ無く重なった状態で、マーク２３の外縁とマーク２５の内縁との間に形成されるギャップは、８組のマーク２３，２５のそれぞれにおいて互いに異なっている。
　各組のマーク２３，２５のギャップは、例えば１μｍ刻みで３μｍから１０μｍまでの８種類の大きさに規定されている。そして、ギャップが３μｍであるマーク２３，２５について、マーク２３の外形の正方形における一辺と、マーク２５の内縁の正方形における一辺とが接触していれば、そのズレ量が３μｍであると判断する。このマーク２３，２５を用いれば、簡易にズレ量を検出することが可能となる。尚、高精度にズレ量を検出する場合には、上記実施形態１のマーク２３，２５を用いることが好ましい。
　《その他の実施形態》
　上記各実施形態では、表示装置の例として液晶表示装置について説明したが、本発明はこれに限らず、例えば電子ブック等に用いられるマイクロカプセル型電気泳動方式の表示装置や、有機ＥＬ表示装置等の他の表示装置についても、同様に適用することができる。　　　
　例えば、マイクロカプセル型電気泳動方式の表示装置では、バスラインによって生じる電界のＴＦＴ基板の電極に対する影響を低減するために、ＴＦＴ基板に設けられている画素電極の下に有機絶縁膜（層間絶縁膜）が形成されている。よって、当該表示装置に本発明を適用すれば、その非表示領域を縮小化しながらも、非表示領域に設けたマークの欠損を防止することができる。
　また、上記各実施形態では、透明導電膜を材料層の例として説明したが、本発明はこれに限らず、透明導電膜以外の材料からなる他の層を材料層として適用することが可能である。
　以上説明したように、本発明は、アクティブマトリクス基板及びその製造方法並びに表示装置について有用である。
　　　　　　１　　　液晶表示装置 
　　　　　１１　　　ＴＦＴ基板（第１基板）
　　　　　１２　　　対向基板（第２基板）
　　　　　１４　　　シール部材 
　　　　　１５　　　表示領域 
　　　　　１６　　　非表示領域 
　　　　　２０　　　シール領域 
　　　　　２１　　　ガラス基板（絶縁性基板） 
　　　　　２４　　　ゲート電極（電極層） 
　　　　　２５　　　マーク 
　　　　　２６　　　ゲート絶縁膜（第１絶縁膜） 
　　　　　２７　　　層間絶縁膜（第２絶縁膜） 
　　　　　４０　　　画素電極 
　　　　　４５　　　保護膜 
　　　　　５２　　　半導体層 
　　　　　５３　　　透明導電材料層（材料層）
　　　　　５５　　　レジストパターン

Claims (18)

  1. 　シール部材が設けられる枠形状の領域であるシール領域の内側に設けられた表示領域と、該表示領域の外側に形成され、上記シール領域を含む額縁状の非表示領域とを有し、上記シール部材を介して対向基板に接着されることによって表示装置を構成するアクティブマトリクス基板であって、
    　絶縁性基板と、
    　上記表示領域における上記絶縁性基板上に形成された電極層と、
    　上記非表示領域における上記絶縁性基板上に配置されて上記電極層と同じ材料によって形成されたマークと、
    　上記電極層及びマークをそれぞれ直接に覆う第１絶縁膜と、
    　上記第１絶縁膜の一部を覆う第２絶縁膜とを備え、
    　上記第２絶縁膜は、上記シール領域の少なくとも一部において上記絶縁性基板上から除去されており、
    　上記マークは、上記第２絶縁膜が除去された領域に配置されると共に、上記シール領域の少なくとも一部に重なるように設けられ、
    　上記絶縁性基板上には、上記マークを覆っている第１絶縁膜の側面及び当該第１絶縁膜の絶縁性基板と反対側の表面を覆う保護膜が形成されている
    ことを特徴とするアクティブマトリクス基板。
  2. 　請求項１に記載されたアクティブマトリクス基板において、
    　上記表示領域における上記第２絶縁膜の表面には、透明導電膜が形成され、
    　上記保護膜は、上記透明導電膜と同じ材料によって形成されている
    ことを特徴とするアクティブマトリクス基板。
  3. 　請求項１又は２に記載されたアクティブマトリクス基板において、
    　上記第１絶縁膜は無機絶縁膜によって構成され、
    　上記第２絶縁膜は有機絶縁膜によって構成されている
    ことを特徴とするアクティブマトリクス基板。
  4. 　請求項１乃至３の何れか１つに記載されたアクティブマトリクス基板において、
    　上記マークを覆っている第１絶縁膜と上記保護膜との間には、半導体層が介在されている
    ことを特徴とするアクティブマトリクス基板。
  5. 　請求項１乃至３の何れか１つに記載されたアクティブマトリクス基板において、
    　上記保護膜は、上記マークを覆っている第１絶縁膜を直接に覆っている
    ことを特徴とするアクティブマトリクス基板。
  6. 　請求項１乃至５の何れか１つに記載されたアクティブマトリクス基板において、
    　上記マークは、当該アクティブマトリクス基板と上記対向基板との位置合わせに用いるアライメントマークである
    ことを特徴とするアクティブマトリクス基板。
  7. 　第１基板と、
    　上記第１基板に対向して配置された第２基板と、
    　上記第１基板及び第２基板の間に介在され、該第１基板及び第２基板同士を互いに接着する枠形状のシール部材と、
    　上記シール部材が設けられる枠形状の領域であるシール領域の内側に設けられた表示領域と、
    　上記表示領域の外側に形成され、上記シール領域を含む額縁状の非表示領域とを備えた表示装置であって、
    　上記第１基板は、絶縁性基板と、上記表示領域における上記絶縁性基板上に形成された電極層と、上記非表示領域における上記絶縁性基板上に配置されて上記電極層と同じ材料によって形成されたマークと、上記電極層及びマークをそれぞれ直接に覆う第１絶縁膜と、該第１絶縁膜の一部を覆う第２絶縁膜とを有し、
    　上記第２絶縁膜は、上記シール領域の少なくとも一部において上記絶縁性基板上から除去されており、
    　上記マークは、上記第２絶縁膜が除去された領域に配置されると共に、上記シール領域の少なくとも一部に重なるように設けられ、
    　上記絶縁性基板上には、上記マークを覆っている第１絶縁膜の側面及び当該第１絶縁膜の絶縁性基板と反対側の表面を覆う保護膜が形成されている
    ことを特徴とする表示装置。
  8. 　請求項７に記載された表示装置において、
    　上記表示領域における上記第２絶縁膜の表面には、透明導電膜が形成され、
    　上記保護膜は、上記透明導電膜と同じ材料によって形成されている
    ことを特徴とする表示装置。
  9. 　請求項７又は８に記載された表示装置において、
    　上記第１絶縁膜は無機絶縁膜によって構成され、
    　上記第２絶縁膜は有機絶縁膜によって構成されている
    ことを特徴とする表示装置。
  10. 　請求項７乃至９の何れか１つに記載された表示装置において、
    　上記マークを覆っている第１絶縁膜と上記保護膜との間には、半導体層が介在されている
    ことを特徴とする表示装置。
  11. 　請求項７乃至９の何れか１つに記載された表示装置において、
    　上記保護膜は、上記マークを覆っている第１絶縁膜を直接に覆っている
    ことを特徴とする表示装置。
  12. 　請求項７乃至１１の何れか１つに記載された表示装置において、
    　上記マークは、上記第１基板と上記第２基板との位置合わせに用いるアライメントマークである
    ことを特徴とする表示装置。
  13. 　シール部材が設けられる枠形状の領域であるシール領域の内側に設けられた表示領域と、該表示領域の外側に形成され、上記シール領域を含む額縁状の非表示領域とを有し、上記シール部材を介して対向基板に接着されることによって表示装置を構成するアクティブマトリクス基板を製造する方法であって、
    　絶縁性基板上の上記表示領域に電極層を形成すると共に、上記絶縁性基板上の上記非表示領域に上記電極層と同じ材料からなるマークを上記シール領域に重なるように形成する工程と、
    　上記絶縁性基板上に上記電極層及びマークをそれぞれ直接に覆う第１絶縁膜を形成する工程と、
    　上記第１絶縁膜の一部を覆うと共に、上記シール領域の少なくとも一部及び上記マークが形成されている領域から除去された第２絶縁膜を形成する工程と、
    　上記絶縁性基板上に上記第１絶縁膜及び第２絶縁膜を覆う材料層を形成した後に、上記材料層の表面にレジストパターンを形成し、当該レジストパターンから露出している上記材料層をエッチングすることにより、上記マークを覆っている第１絶縁膜の側面及び当該第１絶縁膜の絶縁性基板と反対側の表面を覆う保護膜を形成する工程とを有する
    ことを特徴とするアクティブマトリクス基板の製造方法。
  14. 　請求項１３に記載されたアクティブマトリクス基板の製造方法において、
    　上記保護膜を形成する工程では、上記材料層としての透明導電材料層をエッチングすることによって、上記表示領域における上記第２絶縁膜の表面に透明導電膜を形成すると共に、該透明導電膜と同じ材料により上記保護膜を形成する
    ことを特徴とするアクティブマトリクス基板の製造方法。
  15. 　請求項１３又は１４に記載されたアクティブマトリクス基板の製造方法において、
    　上記第１絶縁膜は無機絶縁膜によって構成され、
    　上記第２絶縁膜は有機絶縁膜によって構成されている
    ことを特徴とするアクティブマトリクス基板の製造方法。
  16. 　請求項１３乃至１５の何れか１つに記載されたアクティブマトリクス基板の製造方法において、
    　上記第１絶縁膜を形成する工程の後に、上記マークを覆うように上記第１絶縁膜の表面に半導体層を形成する工程を有し、
    　上記保護膜を形成する工程では、上記半導体層を覆うように上記保護膜を形成する
    ことを特徴とするアクティブマトリクス基板の製造方法。
  17. 　請求項１３乃至１５の何れか１つに記載されたアクティブマトリクス基板の製造方法において、
    　上記保護膜を形成する工程では、上記マークを覆っている上記第１絶縁膜の表面に直接に上記保護膜を形成する
    ことを特徴とするアクティブマトリクス基板の製造方法。
  18. 　請求項１３乃至１７の何れか１つに記載されたアクティブマトリクス基板の製造方法において、
    　上記マークは、当該アクティブマトリクス基板と上記対向基板との位置合わせに用いるアライメントマークである
    ことを特徴とするアクティブマトリクス基板の製造方法。
PCT/JP2011/004797 2010-09-03 2011-08-29 アクティブマトリクス基板及びその製造方法並びに表示装置 WO2012029281A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201180042417.9A CN103098115B (zh) 2010-09-03 2011-08-29 有源矩阵基板及其制造方法以及显示装置
US13/819,871 US9070812B2 (en) 2010-09-03 2011-08-29 Active matrix substrate, method for fabricating the same, and display device
JP2012531683A JP5450825B2 (ja) 2010-09-03 2011-08-29 アクティブマトリクス基板及びその製造方法並びに表示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010197881 2010-09-03
JP2010-197881 2010-09-03

Publications (1)

Publication Number Publication Date
WO2012029281A1 true WO2012029281A1 (ja) 2012-03-08

Family

ID=45772406

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/004797 WO2012029281A1 (ja) 2010-09-03 2011-08-29 アクティブマトリクス基板及びその製造方法並びに表示装置

Country Status (4)

Country Link
US (1) US9070812B2 (ja)
JP (1) JP5450825B2 (ja)
CN (1) CN103098115B (ja)
WO (1) WO2012029281A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013190815A1 (ja) * 2012-06-22 2013-12-27 シャープ株式会社 アクティブマトリクス基板の製造方法及び表示装置の製造方法
KR20150076750A (ko) * 2013-12-27 2015-07-07 엘지디스플레이 주식회사 리페어 구조를 갖는 표시장치 및 표시패널

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103474438A (zh) * 2013-09-26 2013-12-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶面板
KR20170038964A (ko) * 2015-09-30 2017-04-10 삼성디스플레이 주식회사 표시 패널 및 그의 제조 방법
CN109727920B (zh) * 2018-12-18 2020-10-30 武汉华星光电半导体显示技术有限公司 Tft基板的制作方法及tft基板
TWI699580B (zh) * 2019-03-07 2020-07-21 友達光電股份有限公司 陣列基板
US20220130929A1 (en) * 2019-03-29 2022-04-28 Sharp Kabushiki Kaisha Display device
CN115167039A (zh) * 2022-07-11 2022-10-11 广州华星光电半导体显示技术有限公司 阵列基板及液晶显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0458217A (ja) * 1990-06-27 1992-02-25 Fujitsu Ltd 液晶表示素子の製造方法
JPH0477715A (ja) * 1990-07-19 1992-03-11 Nec Corp 液晶表示素子
JPH06102534A (ja) * 1992-09-21 1994-04-15 Hitachi Ltd 薄膜トランジスタアレイ
JP2000356858A (ja) * 1999-06-15 2000-12-26 Display Technologies Inc 表示装置用アレイ基板及びその製造方法
JP2001075119A (ja) * 1999-09-07 2001-03-23 Canon Inc 位置合わせ用認識マーク構造及び液晶素子

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW542933B (en) 1996-12-19 2003-07-21 Sharp Kk Liquid crystal display device and process for producing the same
JP3218308B2 (ja) 1996-12-19 2001-10-15 シャープ株式会社 液晶表示装置
US6653216B1 (en) 1998-06-08 2003-11-25 Casio Computer Co., Ltd. Transparent electrode forming apparatus and method of fabricating active matrix substrate
US6678017B1 (en) 1998-06-08 2004-01-13 Casio Computer Co., Ltd. Display panel and method of fabricating the same
JP3324535B2 (ja) 1998-12-01 2002-09-17 カシオ計算機株式会社 表示パネル
KR100389492B1 (ko) * 1999-03-08 2003-06-27 세이코 엡슨 가부시키가이샤 액정장치 및 그 제조 방법
JP2001148480A (ja) * 1999-11-18 2001-05-29 Nec Corp 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法
JP2007150258A (ja) * 2005-10-27 2007-06-14 Seiko Epson Corp パターン形成方法、膜構造体、電気光学装置及び電子機器
KR100911422B1 (ko) * 2006-12-29 2009-08-11 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101331942B1 (ko) * 2007-05-03 2013-11-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP5331321B2 (ja) * 2007-08-31 2013-10-30 ゴールドチャームリミテッド 表示装置の製造方法
KR101276749B1 (ko) * 2009-08-03 2013-06-19 엘지디스플레이 주식회사 전기영동 표시장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0458217A (ja) * 1990-06-27 1992-02-25 Fujitsu Ltd 液晶表示素子の製造方法
JPH0477715A (ja) * 1990-07-19 1992-03-11 Nec Corp 液晶表示素子
JPH06102534A (ja) * 1992-09-21 1994-04-15 Hitachi Ltd 薄膜トランジスタアレイ
JP2000356858A (ja) * 1999-06-15 2000-12-26 Display Technologies Inc 表示装置用アレイ基板及びその製造方法
JP2001075119A (ja) * 1999-09-07 2001-03-23 Canon Inc 位置合わせ用認識マーク構造及び液晶素子

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013190815A1 (ja) * 2012-06-22 2013-12-27 シャープ株式会社 アクティブマトリクス基板の製造方法及び表示装置の製造方法
CN104303221A (zh) * 2012-06-22 2015-01-21 夏普株式会社 有源矩阵基板的制造方法和显示装置的制造方法
CN104303221B (zh) * 2012-06-22 2016-09-07 夏普株式会社 有源矩阵基板的制造方法和显示装置的制造方法
KR20150076750A (ko) * 2013-12-27 2015-07-07 엘지디스플레이 주식회사 리페어 구조를 갖는 표시장치 및 표시패널
KR102182880B1 (ko) * 2013-12-27 2020-11-25 엘지디스플레이 주식회사 리페어 구조를 갖는 표시장치 및 표시패널

Also Published As

Publication number Publication date
CN103098115A (zh) 2013-05-08
US20130153912A1 (en) 2013-06-20
CN103098115B (zh) 2015-03-25
JPWO2012029281A1 (ja) 2013-10-28
JP5450825B2 (ja) 2014-03-26
US9070812B2 (en) 2015-06-30

Similar Documents

Publication Publication Date Title
JP5450825B2 (ja) アクティブマトリクス基板及びその製造方法並びに表示装置
US9575370B2 (en) Liquid crystal display device
US9448441B2 (en) Liquid crystal display device
JP4961271B2 (ja) 液晶表示パネルの製造方法及び液晶表示パネル
KR101232988B1 (ko) 액정 표시 장치 및 그 제조 방법
US8330712B2 (en) Electrophoretic display device including buffer pattern in non-display region
JP5523864B2 (ja) 液晶表示装置
WO2014034512A1 (ja) 薄膜トランジスタ基板及び表示装置
KR101250122B1 (ko) 액티브 매트릭스 기판 및 이를 구비한 표시장치
JP5961543B2 (ja) 液晶表示装置及びその製造方法
JP2011118429A (ja) 表示パネル
KR20150055436A (ko) 표시 장치 및 그것의 제조 방법
JP5243665B2 (ja) 表示装置の製造方法
US8842254B2 (en) Liquid crystal display panel and manufacturing method for the same
US8072571B2 (en) Display device
KR100845408B1 (ko) 액정표시장치
WO2010097855A1 (ja) 表示パネルの製造方法
JP2011022182A (ja) 横電界方式の液晶表示装置
JP2010175585A (ja) 電気光学装置の製造方法及び電気光学装置
WO1999005565A1 (fr) Affichage a cristaux liquides, procede de fabrication d'un tel affichage, et materiel electronique
KR101641356B1 (ko) 액정 표시 패널의 제조 방법
KR100504572B1 (ko) 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
KR20080052032A (ko) 표시장치 및 이의 제조 방법
WO2012046427A1 (ja) アクティブマトリックス基板、アクティブマトリックス基板の製造方法、及び液晶表示装置
JP5026883B2 (ja) 電気光学装置、及び電子機器

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180042417.9

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11821303

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2012531683

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13819871

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11821303

Country of ref document: EP

Kind code of ref document: A1