WO2013190815A1 - アクティブマトリクス基板の製造方法及び表示装置の製造方法 - Google Patents

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井上　毅
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シャープ株式会社
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    • G02F1/1362—Active matrix addressed cells
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    • G02F1/136295—Materials; Compositions; Manufacture processes

Definitions

  • the present invention relates to a method for manufacturing an active matrix substrate and a method for manufacturing a display device.
  • thin display devices such as liquid crystal display devices have been widely used as display devices for electronic devices such as smartphones and tablet PCs.
  • the display device has a first substrate as an active matrix substrate and a second substrate facing the first substrate.
  • a liquid crystal layer is provided between a first substrate and a second substrate.
  • a light emitting layer is provided between the first substrate and the second substrate.
  • the display device includes a frame region as a non-display region along the outer edges of the first substrate and the second substrate, and a pixel region formed inside the frame region.
  • a plurality of pixels provided with semiconductor elements are formed in the pixel region.
  • a plurality of wiring layers drawn from the pixel area are arranged in parallel to each other.
  • ESD Electro-Static Discharge
  • the active matrix substrate described in Patent Document 1 includes a plurality of light shielding layers made of metal formed on the surface of the insulating substrate, a gate insulating layer covering the light shielding layer, and a gate insulating layer in the frame region.
  • the semiconductor layer is formed in the same process as the semiconductor layer constituting the semiconductor element in the pixel region.
  • a transistor having a light shielding layer as a gate and a wiring layer as a source / drain is formed. Therefore, when a potential difference between charged wiring layers increases, a semiconductor is transferred from one wiring layer to the other wiring layer. Charges can move through the layers. Therefore, dielectric breakdown of the protective insulating layer due to ESD is suppressed.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide electrostatic discharge between wiring layers when manufacturing an active matrix substrate in which a wiring layer is covered with a gate insulating layer in a frame region. This is to prevent dielectric breakdown of the gate insulating layer due to the above.
  • a method of manufacturing an active matrix substrate includes forming a gate wiring in a pixel region in which a plurality of semiconductor elements are formed, and comprising the same material as the gate wiring and Forming a plurality of wiring layers extending in parallel in a frame region that is an outer peripheral region of the pixel region, and forming a gate insulating layer covering the wiring layer and the gate wiring in the frame region and the pixel region; A step of forming a semiconductor material layer on the surface of the gate insulating layer in the frame region and the pixel region; a first resist covering the semiconductor material layer in the pixel region; and the wiring layer adjacent to each other. Forming a second resist that individually covers the gate insulating layer, and the half resist exposed from the first resist and the second resist.
  • the body material layer by dry etching, and a step of forming a semiconductor layer constituting the semiconductor device.
  • the gate insulating layer provided between the adjacent wiring layers is covered with the second resist in the step of dry etching the semiconductor material layer, electrostatic discharge is caused between the wiring layers. Does not occur. Therefore, it is possible to prevent the dielectric breakdown of the gate insulating layer covering the wiring layer.
  • a light shielding layer is provided after the step of dry etching the semiconductor material layer and individually covers the gate insulating layer provided between the wiring layers adjacent to each other. It further has the process of forming, It is characterized by the above-mentioned.
  • the space between the wiring layers is shielded by the light shielding layer, it is possible to prevent light leakage in the frame area.
  • the gate insulating layer between the wiring layers is not broken down, a short circuit between the wiring layers via the light shielding layer can be prevented.
  • the third invention is characterized in that, in the second invention, in the step of forming the light shielding layer, the light shielding layer is formed of the same material as the source electrode constituting the semiconductor element.
  • the light shielding layer can be formed in the same process as the source electrode, an increase in the number of processes due to the provision of the light shielding layer can be avoided.
  • the fourth invention is directed to a method of manufacturing a display device by bonding an active matrix substrate and a counter substrate.
  • a gate wiring is formed in a pixel region where a plurality of semiconductor elements are formed, and a plurality of wiring layers made of the same material as the gate wiring and extending in parallel to each other are formed.
  • a step of forming a semiconductor material layer on the surface of the insulating layer, a first resist covering the semiconductor material layer in the pixel region, and the gate insulating layer provided between the wiring layers adjacent to each other are individually covered Forming a second resist and dry etching the semiconductor material layer exposed from the first resist and the second resist;
  • the Rukoto includes the steps of forming a semiconductor layer constituting the semiconductor device.
  • the gate insulating layer provided between the adjacent wiring layers is covered with the second resist in the step of dry etching the semiconductor material layer, electrostatic discharge is caused between the wiring layers. Does not occur. Therefore, it is possible to prevent the dielectric breakdown of the gate insulating layer covering the wiring layer.
  • a light shielding layer is provided after the step of dry etching the semiconductor material layer, and individually covers the gate insulating layer provided between the wiring layers adjacent to each other. It further has the process of forming, It is characterized by the above-mentioned.
  • the space between the wiring layers is shielded by the light shielding layer, it is possible to prevent light leakage in the frame area.
  • the gate insulating layer between the wiring layers is not broken down, a short circuit between the wiring layers via the light shielding layer can be prevented.
  • a sixth invention is characterized in that, in the fifth invention, in the step of forming the light shielding layer, the light shielding layer is formed of the same material as the source electrode constituting the semiconductor element.
  • the light shielding layer can be formed in the same process as the source electrode, an increase in the number of processes due to the provision of the light shielding layer can be avoided.
  • the gate insulating layer provided between adjacent wiring layers is covered with the second resist so that electrostatic discharge does not occur between the wiring layers. Therefore, the breakdown of the gate insulating layer covering the wiring layer can be prevented.
  • FIG. 1 is an enlarged plan view showing a frame region of a TFT substrate.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is an enlarged plan view showing TFTs formed on the pixels in the pixel region.
  • 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view showing a schematic configuration of the liquid crystal display device.
  • FIG. 6 is an enlarged plan view showing a part of the TFT substrate.
  • FIG. 7 is a cross-sectional view showing a wiring layer formed on a glass substrate.
  • FIG. 8 is a cross-sectional view showing the second resist formed on the surface of the semiconductor material layer.
  • FIG. 1 is an enlarged plan view showing a frame region of a TFT substrate.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is an enlarged plan view showing TFTs formed on the pixels in the pixel region.
  • FIG. 9 is a cross-sectional view showing the second semiconductor layer formed by dry etching.
  • FIG. 10 is a cross-sectional view showing a fourth resist formed on the surface of the source material layer.
  • FIG. 11 is a cross-sectional view showing the gate wiring formed on the glass substrate.
  • FIG. 12 is a cross-sectional view showing the first resist formed on the surface of the semiconductor material layer.
  • FIG. 13 is a cross-sectional view showing the first semiconductor layer formed by dry etching.
  • FIG. 14 is a cross-sectional view showing a third resist formed on the surface of the source material layer.
  • FIG. 5 is a cross-sectional view illustrating a schematic configuration of the liquid crystal display device 1.
  • FIG. 6 is an enlarged plan view showing a part of the TFT substrate.
  • the liquid crystal display device 1 includes a TFT substrate 11 that is a first substrate, a counter substrate 12 that is a second substrate disposed to face the TFT substrate 11, a counter substrate 12, and a TFT substrate 11. And a liquid crystal layer 13 provided therebetween.
  • the liquid crystal layer 13 is sealed between the TFT substrate 11 and the counter substrate 12 by a frame-shaped sealing member 14.
  • the liquid crystal display device 1 includes a pixel area 16 in which a plurality of pixels are formed as a display area, and a frame area 17 that is a non-display area and an area around the outside of the pixel area 16. have.
  • the counter substrate 12 has a glass substrate as an insulating substrate, and a color filter, a common electrode and a black matrix formed on the liquid crystal layer 13 side of the glass substrate.
  • the common electrode is made of a transparent conductive film such as ITO, for example, and is formed over the entire pixel region 16.
  • FIG. 1 is an enlarged plan view showing the frame region 17 of the TFT substrate 11.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is an enlarged plan view showing the TFT 20 formed in the pixel of the pixel region 16.
  • 4 is a cross-sectional view taken along line IV-IV in FIG.
  • the TFT substrate 11 is an active matrix substrate, and a plurality of TFTs (thin film transistors) 20 which are semiconductor elements and a gate wiring 21 connected to the TFT 20 are provided in the pixel region 16 as shown in FIGS.
  • the source wiring 22 is formed on a glass substrate 31 as an insulating substrate.
  • a plurality of gate wirings 21 are formed on the surface of the glass substrate 31. Further, a gate insulating layer 32 that covers the gate wiring 21 is formed on the glass substrate 31. On the surface of the gate insulating layer 32, a plurality of source wirings 22 extending so as to intersect the gate wiring 21 are formed. The gate wiring 21 and the source wiring 22 are formed in a grid-like wiring pattern as a whole.
  • a plurality of island-like first semiconductor layers 25 are formed on the surface of the gate insulating layer 32 in a region overlapping the gate wiring 21.
  • the first semiconductor layer 25 includes an i layer (intrinsic semiconductor layer) 25a formed on the surface of the gate insulating layer 32, and an n + layer 25b stacked on the i layer 25a. Yes.
  • a source electrode 23 and a drain electrode 24 are formed on the gate insulating layer 32.
  • the source electrode 23 and the drain electrode 24 together with the first semiconductor layer 25 constitute a TFT 20.
  • the n + layer 25 b of the first semiconductor layer 25 is formed only in a region overlapping with the source electrode 23 or the drain electrode 24. That is, the i layer 25 a is exposed from the source electrode 23 and the drain electrode 24.
  • the source electrode 23 is branched from the source electrode 23 in a region overlapping with the gate wiring 21.
  • the tip of the source electrode 23 is formed in a bifurcated shape, and at least a part thereof overlaps the first semiconductor layer 25.
  • one end of the drain electrode 24 overlaps the first semiconductor layer 25 and is disposed between the two tips of the source electrode 23.
  • a pixel electrode (not shown) is connected to the other end of the drain electrode 24.
  • the pixel electrode is formed of a transparent conductive film such as ITO.
  • a plurality of wiring layers 26 and 27 extending in parallel with each other are formed in the frame region 17 of the TFT substrate 11.
  • the wiring layers 26 and 27 are made of the same material as the gate wiring 21.
  • the wiring layers 26 and 27 have a gate lead-out wiring 26 and a common wiring 27.
  • the gate lead line 26 is a line drawn from the pixel region 16 and is connected to the gate line 21.
  • the common wiring 27 is a wiring for applying a predetermined voltage to the common electrode of the counter substrate 12.
  • the gate lead-out wiring 26 and the common wiring 27 are formed on the surface of the glass substrate 31 and covered with a gate insulating layer 32.
  • a second semiconductor layer 28 that individually covers the inter-wiring region 30 between the adjacent wiring layers 26 and 27 is formed.
  • the second semiconductor layer 28 is made of the same material as the first semiconductor layer 25. That is, the second semiconductor layer 28 has an i layer 28a formed on the surface of the gate insulating layer 32 and an n + layer 28b stacked on the i layer 28a.
  • a light shielding layer 29 is formed on the surface of the second semiconductor layer 28.
  • the light shielding layer 29 is formed of the same material as the source electrode 23.
  • the light shielding layer 29 has substantially the same shape as the second semiconductor layer 28 and is formed in the same region as the second semiconductor layer 28. That is, the light shielding layer 29 also individually covers the inter-wiring region 30 as with the second semiconductor layer 28.
  • a predetermined gap is provided above the wiring layers 26 and 27 between the adjacent light shielding layers 29 (that is, between the adjacent second semiconductor layers 28). . Further, both side portions of the wiring layers 26 and 27 in the width direction overlap the light shielding layer 29 and the second semiconductor layer 28.
  • the liquid crystal display device 1 is manufactured by bonding a TFT substrate 11 and a counter substrate 12 together. That is, after forming a frame-shaped seal member 14 on the TFT substrate 11 or the counter substrate 12 manufactured in advance, a liquid crystal material is dropped and supplied into the frame of the seal member 14. A resin that is cured by heat and ultraviolet rays is applied to the seal member 14. Subsequently, the TFT substrate 11 and the counter substrate 12 are bonded together via the sealing member 14 and a liquid crystal material. Thereafter, the seal member 14 is cured. Thus, the liquid crystal display device 1 is manufactured.
  • FIG. 7 is a cross-sectional view showing the wiring layers 26 and 27 formed on the glass substrate 31.
  • FIG. 8 is a cross-sectional view showing the second resist 42 formed on the surface of the semiconductor material layer 35.
  • FIG. 9 is a cross-sectional view showing the second semiconductor layer 28 formed by dry etching.
  • FIG. 10 is a cross-sectional view showing the fourth resist 44 formed on the surface of the source material layer 37.
  • FIG. 11 is a cross-sectional view showing the gate wiring 21 formed on the glass substrate 31.
  • FIG. 12 is a cross-sectional view showing the first resist 41 formed on the surface of the semiconductor material layer 35.
  • FIG. 13 is a cross-sectional view showing the first semiconductor layer 25 formed by dry etching.
  • FIG. 14 is a cross-sectional view showing the third resist 43 formed on the surface of the source material layer 37.
  • the wiring layers 26 and 27 are formed of the same material as the gate wiring 21.
  • the gate wiring 21 is formed so as to extend in parallel with each other in the pixel region 16.
  • the wiring layers 26 and 27 in the frame region 17 a plurality of gate lead wires 26 extending in parallel with each other and a common wire 27 extending in parallel with the gate lead wires 26 are formed.
  • a gate insulating layer 32 covering the wiring layers 26 and 27 and the gate wiring 21 is formed on the entire frame region 17 and the pixel region 16.
  • the wiring layers 26 and 27 and the gate wiring 21 are directly covered with the gate insulating layer 32 on the glass substrate 31.
  • a semiconductor material layer 35 is formed on the surface of the gate insulating layer 32 in the frame region 17 and the pixel region 16. That is, the i layer 35 a is formed on the surface of the gate insulating layer 32 over the entire frame region 17 and the pixel region 16. Thereafter, the n + layer 35 b is formed on the surface of the i layer 35 a over the entire frame region 17 and the pixel region 16. Thereby, the semiconductor material layer 35 including the i layer 35a and the n + layer 35b is formed.
  • a resist material layer (not shown) is formed on the surface of the semiconductor material layer 35 over the entire frame region 17 and the pixel region 16. Thereafter, a first resist 41 and a second resist 42 as a mask are formed from the resist material layer by photolithography or the like.
  • a first resist 41 that covers the semiconductor material layer 35 is formed in a region where the first semiconductor layer 25 of the TFT 20 in the pixel region 16 is formed.
  • a second resist that individually covers the gate insulating layer 32 provided between the wiring layers 26 and 27 adjacent to each other is formed in the frame region 17, as shown in FIG. 8.
  • the second resist 42 is formed so as to cover the inter-wiring region 30 between the wiring layers 26 and 27 and a part of the wiring layers 26 and 27 on both sides of the inter-wiring region 30.
  • the semiconductor material layer 35 exposed from the first resist 41 and the second resist 42 is dry-etched (reactive ion etching).
  • the first semiconductor layer 25 constituting the TFT 20 is formed in the pixel region 16 as shown in FIG. 13, while the inter-wiring region 30 is individually provided in the frame region 17 as shown in FIG.
  • a second semiconductor layer 28 is formed to cover.
  • a light shielding layer 29 that individually covers the gate insulating layer 32 provided between the wiring layers 26 and 27 adjacent to each other is formed. Further, the source wiring 22, the source electrode 23 and the drain electrode 24 are formed in the same process as the process of forming the light shielding layer 29. Therefore, the light shielding layer 29 is formed using the same material as the source wiring 22, the source electrode 23, and the drain electrode 24.
  • the source material layer 37 covering the first semiconductor layer 25 and the second semiconductor layer 28 is gate-insulated over the entire frame region 17 and the pixel region 16. Formed on layer 32.
  • the source material layer 37 is made of a metal material.
  • a resist material layer (not shown) is formed on the surface of the source material layer 37 over the entire frame region 17 and the pixel region 16.
  • a third resist 43 and a fourth resist 44 as a mask are formed from the resist material layer by photolithography or the like.
  • a third resist 43 is formed in the pixel region 16 to cover a region where the source wiring 22 and the source electrode 23 are formed or a region where the drain electrode 24 is formed.
  • a fourth resist 44 that covers the second semiconductor layer 28 is formed in the frame region 17. The fourth resist 44 is formed so as to individually cover the inter-wiring region 30 as in the second semiconductor layer 28.
  • the region where the fourth resist 44 is formed may be the same region as the formation region of the second semiconductor layer 28, but may be a region slightly smaller than the formation region of the second semiconductor layer 28. Accordingly, even if the fourth resist 44 is slightly displaced, the fourth resist 44 can be prevented from protruding from the formation region of the second semiconductor layer 28.
  • the source material layer 37 exposed from the third resist 43 and the fourth resist 44 is etched. Accordingly, as shown in FIGS. 3 and 4, the source wiring 22, the source electrode 23, and the drain electrode 24 are formed in the pixel region 16, while the frame region 17 is shielded from light as shown in FIG. 2. Layer 29 is formed.
  • an interlayer insulating film that covers the light shielding layer 29 and the source wiring 22 is formed in the pixel region 16 and the frame region 17, and is electrically connected to the drain electrode 24 on the surface of the interlayer insulating film in the pixel region 16.
  • a pixel electrode to be formed is formed.
  • the TFT substrate 11 is manufactured.
  • the frame region 17 is provided in the inter-wiring region 30 between the adjacent wiring layers 26 and 27. Since the gate insulating layer 32 is covered with the second resist 42, electrostatic discharge can be prevented from occurring between the wiring layers 26 and 27. Therefore, the dielectric breakdown of the gate insulating layer 32 covering the wiring layers 26 and 27 in the inter-wiring region 30 can be prevented.
  • the dielectric breakdown does not occur in the gate insulating layer 32, not only the light leakage in the frame region 17 can be prevented by the light shielding layer 29 formed on the surface of the gate insulating layer 32, but also through the light shielding layer 29. A short circuit between the wiring layers 26 and 27 can be prevented.
  • the light shielding layer 29 can be formed in the same process as the source electrode 23, an increase in the number of processes due to the provision of the light shielding layer 29 can be avoided.
  • the gate insulating layer 32 is individually covered in the light shielding layer 29 between the wiring regions 30, parasitic capacitance generated between the light shielding layer 29 and the wiring layers 26 and 27 can be reduced.
  • the liquid crystal display device has been described as an example.
  • the present invention is not limited to this, and for example, a light emitting layer is interposed between the TFT substrate 11 and the counter substrate 12.
  • the present invention can be similarly applied to other display devices such as an organic EL display device and a display device in which a counter substrate 12 is provided with a touch panel layer.
  • the semiconductor element formed in the pixel region 16 is not necessarily limited to the TFT, and may be another semiconductor element such as TFD, for example.
  • the present invention is useful for a method for manufacturing an active matrix substrate and a method for manufacturing a display device.

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Abstract

画素領域にゲート配線を形成すると共に額縁領域１７に複数の配線層２６，２７を形成する。次に、配線層２６，２７及びゲート配線を覆うゲート絶縁層３２及び半導体材料層３５を形成する。次に、画素領域で半導体材料層３５を覆う第１レジストと配線層２６，２７の間のゲート絶縁層３２を個別に覆う第２レジスト４２とを形成する。次に、第１及び第２レジスト４２から露出している半導体材料層３５をドライエッチングすることにより半導体素子の半導体層を形成する。

Description

アクティブマトリクス基板の製造方法及び表示装置の製造方法
　本発明は、アクティブマトリクス基板の製造方法及び表示装置の製造方法に関するものである。
　近年、液晶表示装置等の薄型の表示装置（フラットパネルディスプレイ）は、例えばスマートフォンやタブレット型ＰＣ等の電子機器の表示装置として広く用いられている。
　かかる表示装置は、アクティブマトリクス基板としての第１基板と、第１基板に対向する第２基板とを有している。例えば、液晶表示装置では、第１基板と第２基板との間に液晶層が設けられている。また、有機ＥＬ表示装置では、第１基板と第２基板との間に発光層が設けられている。
　そして、上記表示装置は、第１基板及び第２基板の外縁に沿った非表示領域としての額縁領域と、その額縁領域の内側に形成された画素領域とを有している。画素領域には半導体素子が設けられた複数の画素が形成されている。第１基板における額縁領域には、画素領域から引き出された複数の配線層が互いに並行して配置されている。
　額縁領域の配線層は、長尺であるので比較的大きな電荷量で帯電し易い。そのため、配線層同士の間で静電気放電（Electro-Static Discharge；ＥＳＤ）が発生することにより、当該配線層を覆っている絶縁層が絶縁破壊されてしまう問題がある。
　これに対し、特許文献１に記載されたアクティブマトリクス基板は、額縁領域において、絶縁性基板の表面に形成された金属からなる複数の遮光層と、遮光層を覆うゲート絶縁層と、ゲート絶縁層の表面全体に形成された半導体層と、隣り合う上記遮光層の間を覆うように半導体層の表面に形成された複数の配線層と、配線層を覆う保護絶縁層とを有している。上記半導体層は、画素領域の半導体素子を構成する半導体層と同じ工程で形成される。
　この構成によると、遮光層をゲートとし、配線層をソースドレインとするトランジスタが形成されるので、帯電した配線層同士の電位差が高くなった際に、一方の配線層から他方の配線層へ半導体層を通じて電荷が移動し得る。よって、ＥＳＤによる保護絶縁層の絶縁破壊が抑制される。
特開平７－２２５３９４号公報
　ところで、配線層がゲート絶縁層上に配置されている上記特許文献１の構成とは逆に、配線層がゲート絶縁層によって覆われている場合には、ゲート絶縁層の表面に形成されている半導体層をドライエッチングする際に、ゲート絶縁層がＥＳＤにより絶縁破壊される虞がある。
　しかし、かかる場合には、配線層が上記特許文献１のようにトランジスタを構成しないので、ＥＳＤによるゲート絶縁層の絶縁破壊を防止できないという問題がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、額縁領域において配線層がゲート絶縁層により覆われたアクティブマトリクス基板を製造する場合において、配線層同士の静電気放電によるゲート絶縁層の絶縁破壊を防止することにある。
　上記の目的を達成するために、第１の発明に係るアクティブマトリクス基板の製造方法は、半導体素子が複数形成される画素領域にゲート配線を形成すると共に、上記ゲート配線と同じ材料からなり且つ互いに並行して延びる複数の配線層を上記画素領域の外側周囲の領域である額縁領域に形成する工程と、上記額縁領域及び画素領域に上記配線層及びゲート配線を覆うゲート絶縁層を形成する工程と、上記額縁領域及び画素領域における上記ゲート絶縁層の表面に半導体材料層を形成する工程と、上記画素領域において上記半導体材料層を覆う第１レジストと、互いに隣り合う上記配線層の間に設けられている上記ゲート絶縁層を個別に覆う第２レジストとを形成する工程と、上記第１レジスト及び第２レジストから露出している上記半導体材料層をドライエッチングすることにより、上記半導体素子を構成する半導体層を形成する工程とを有する。
　この発明によると、半導体材料層をドライエッチングする工程において、隣り合う配線層の間に設けられているゲート絶縁層が第２レジストにより覆われているので、その配線層同士の間では静電気放電が発生しない。よって、配線層を覆うゲート絶縁層の絶縁破壊を防止することが可能になる。
　第２の発明は、上記第１の発明において、上記半導体材料層をドライエッチングする工程の後に行われ、互いに隣り合う上記配線層の間に設けられているゲート絶縁層を個別に覆う遮光層を形成する工程をさらに有することを特徴とする。
　この発明によると、配線層の間が遮光層によって遮光されるので、額縁領域における光漏れを防止することが可能になる。しかも、配線層の間におけるゲート絶縁層が絶縁破壊されていないので、遮光層を介した配線層同士の短絡を防止することができる。
　第３の発明は、上記第２の発明において、上記遮光層を形成する工程では、上記半導体素子を構成するソース電極と同じ材料により上記遮光層を形成することを特徴とする。
　この発明によると、ソース電極と同じ工程で遮光層を形成できるので、遮光層を設けることによる工程数の増加を回避できる。
　第４の発明は、アクティブマトリクス基板と対向基板とを貼り合わせることによって表示装置を製造する方法を対象とする。そして、上記アクティブマトリクス基板を製造する工程には、半導体素子が複数形成される画素領域にゲート配線を形成すると共に、上記ゲート配線と同じ材料からなり且つ互いに並行して延びる複数の配線層を上記画素領域の外側周囲の領域である額縁領域に形成する工程と、上記額縁領域及び画素領域に上記配線層及びゲート配線を覆うゲート絶縁層を形成する工程と、上記額縁領域及び画素領域における上記ゲート絶縁層の表面に半導体材料層を形成する工程と、上記画素領域において上記半導体材料層を覆う第１レジストと、互いに隣り合う上記配線層の間に設けられている上記ゲート絶縁層を個別に覆う第２レジストとを形成する工程と、上記第１レジスト及び第２レジストから露出している上記半導体材料層をドライエッチングすることにより、上記半導体素子を構成する半導体層を形成する工程とが含まれる。
　この発明によると、半導体材料層をドライエッチングする工程において、隣り合う配線層の間に設けられているゲート絶縁層が第２レジストにより覆われているので、その配線層同士の間では静電気放電が発生しない。よって、配線層を覆うゲート絶縁層の絶縁破壊を防止することが可能になる。
　第５の発明は、上記第４の発明において、上記半導体材料層をドライエッチングする工程の後に行われ、互いに隣り合う上記配線層の間に設けられているゲート絶縁層を個別に覆う遮光層を形成する工程をさらに有することを特徴とする。
　この発明によると、配線層の間が遮光層によって遮光されるので、額縁領域における光漏れを防止することが可能になる。しかも、配線層の間におけるゲート絶縁層が絶縁破壊されていないので、遮光層を介した配線層同士の短絡を防止することができる。
　第６の発明は、上記第５の発明において、上記遮光層を形成する工程では、上記半導体素子を構成するソース電極と同じ材料により上記遮光層を形成することを特徴とする。
　この発明によると、ソース電極と同じ工程で遮光層を形成できるので、遮光層を設けることによる工程数の増加を回避できる。
　本発明によれば、半導体材料層をドライエッチングする工程において、隣り合う配線層の間に設けられているゲート絶縁層を第２レジストにより覆うことにより配線層同士の間で静電気放電が発生しないようにしたので、配線層を覆うゲート絶縁層の絶縁破壊を防止できる。
図１は、ＴＦＴ基板の額縁領域を拡大して示す平面図である。 図２は、図１におけるII－II線断面図である。 図３は、画素領域の画素に形成されているＴＦＴを拡大して示す平面図である。 図４は、図３におけるIV－IV線断面図である。 図５は、液晶表示装置の概略構成を示す断面図である。 図６は、ＴＦＴ基板の一部を拡大して示す平面図である。 図７は、ガラス基板に形成された配線層を示す断面図である。 図８は、半導体材料層の表面に形成された第２レジストを示す断面図である。 図９は、ドライエッチングにより形成された第２半導体層を示す断面図である。 図１０は、ソース材料層の表面に形成された第４レジストを示す断面図である。 図１１は、ガラス基板に形成されたゲート配線を示す断面図である。 図１２は、半導体材料層の表面に形成された第１レジストを示す断面図である。 図１３は、ドライエッチングにより形成された第１半導体層を示す断面図である。 図１４は、ソース材料層の表面に形成された第３レジストを示す断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　本実施形態では、本発明に係る表示装置の一例として液晶表示装置１について説明する。図５は、液晶表示装置１の概略構成を示す断面図である。図６は、ＴＦＴ基板の一部を拡大して示す平面図である。
　液晶表示装置１は、図５に示すように、第１基板であるＴＦＴ基板１１と、ＴＦＴ基板１１に対向して配置された第２基板である対向基板１２と、対向基板１２及びＴＦＴ基板１１の間に設けられた液晶層１３とを備えている。液晶層１３は、枠状のシール部材１４によってＴＦＴ基板１１と対向基板１２との間に封止されている。
　液晶表示装置１は、図５に示すように、表示領域であって複数の画素が形成された画素領域１６と、非表示領域であって画素領域１６の外側周囲の領域である額縁領域１７とを有している。
　図示を省略するが、対向基板１２は、絶縁性基板としてのガラス基板と、ガラス基板の液晶層１３側に形成されたカラーフィルタ、共通電極及びブラックマトリクスとを有している。共通電極は、例えばＩＴＯ等の透明導電膜からなり、画素領域１６の全体に亘って形成されている。
　ここで、図１は、ＴＦＴ基板１１の額縁領域１７を拡大して示す平面図である。図２は、図１におけるII－II線断面図である。図３は、画素領域１６の画素に形成されているＴＦＴ２０を拡大して示す平面図である。図４は、図３におけるIV－IV線断面図である。
　＜画素領域の構成＞
　ＴＦＴ基板１１は、アクティブマトリクス基板であって、その画素領域１６には、図３及び図４に示すように、半導体素子である複数のＴＦＴ（薄膜トランジスタ）２０と、ＴＦＴ２０に接続されたゲート配線２１及びソース配線２２とが、絶縁性基板としてのガラス基板３１上に形成されている。
　すなわち、ゲート配線２１は、ガラス基板３１の表面に複数形成されている。さらに、ガラス基板３１には、ゲート配線２１を覆うゲート絶縁層３２が形成されている。ゲート絶縁層３２の表面には、ゲート配線２１に交差して延びるソース配線２２が複数形成されている。ゲート配線２１及びソース配線２２は、全体として格子状の配線パターンに形成されている。
　また、ゲート絶縁層３２の表面には、島状の第１半導体層２５がゲート配線２１に重なる領域に複数形成されている。第１半導体層２５は、図４に示すように、ゲート絶縁層３２の表面に形成されたｉ層（真性半導体層）２５ａと、ｉ層２５ａに積層されたｎ＋層２５ｂとを有している。
　ゲート絶縁層３２上には、ソース電極２３及びドレイン電極２４が形成されている。ソース電極２３及びドレイン電極２４は、上記第１半導体層２５と共にＴＦＴ２０を構成している。第１半導体層２５のｎ＋層２５ｂは、ソース電極２３又はドレイン電極２４に重なる領域にのみ形成されている。すなわち、ｉ層２５ａはソース電極２３及びドレイン電極２４から露出している。
　ソース電極２３は、ゲート配線２１と重なる領域においてソース電極２３から分岐して形成されている。ソース電極２３の先端は二股状に形成され、その少なくとも一部が第１半導体層２５に重なっている。一方、ドレイン電極２４の一端は、第１半導体層２５に重なると共にソース電極２３の２つの先端の間に配置されている。
　ドレイン電極２４の他端側には、図示省略の画素電極が接続されている。画素電極は、例えばＩＴＯ等の透明導電膜によって形成されている。
　＜額縁領域の構成＞
　ＴＦＴ基板１１の額縁領域１７には、図２に示すように、互いに並行して延びる複数の配線層２６，２７が形成されている。配線層２６，２７は、ゲート配線２１と同じ材料によって形成されている。配線層２６，２７は、ゲート引き出し配線２６と、コモン配線２７とを有している。
　ゲート引き出し配線２６は、画素領域１６のから引き出された配線であって、ゲート配線２１に接続されている。コモン配線２７は、対向基板１２の共通電極に所定の電圧を印加するための配線である。
　ゲート引き出し配線２６及びコモン配線２７は、ガラス基板３１の表面に形成されると共にゲート絶縁層３２によって覆われている。ゲート絶縁層３２の表面には、隣り合う配線層２６，２７の間の配線間領域３０を個別に覆う第２半導体層２８が形成されている。
　第２半導体層２８は、上記第１半導体層２５と同じ材料によって構成されている。すなわち、第２半導体層２８は、ゲート絶縁層３２の表面に形成されたｉ層２８ａと、ｉ層２８ａに積層されたｎ＋層２８ｂとを有している。
　第２半導体層２８の表面には、遮光層２９が形成されている。遮光層２９は、ソース電極２３と同じ材料によって形成されている。遮光層２９は、第２半導体層２８と略同じ形状を有すると共に第２半導体層２８と同じ領域に形成されている。つまり、遮光層２９も、第２半導体層２８と同じく配線間領域３０を個別に覆っている。
　図１及び図２に示すように、隣り合う遮光層２９の間（つまり、隣り合う第２半導体層２８の間）には、所定の間隙が配線層２６，２７の上方位置で設けられている。また、配線層２６，２７の幅方向両側部分は、遮光層２９及び第２半導体層２８に重なっている。
　　－製造方法－
　液晶表示装置１は、ＴＦＴ基板１１と対向基板１２とを貼り合わせることによって製造する。すなわち、予め製造したＴＦＴ基板１１又は対向基板１２に枠状のシール部材１４を形成した後に、そのシール部材１４の枠内に液晶材料を滴下して供給する。シール部材１４には、熱及び紫外線により硬化する樹脂を適用する。続いて、ＴＦＴ基板１１と対向基板１２とを、上記シール部材１４及び液晶材料を介して貼り合わせる。その後、シール部材１４を硬化させる。そうして、液晶表示装置１を製造する。
　次に、ＴＦＴ基板１１を製造する方法について図７～図１４を参照して説明する。
　ここで、図７は、ガラス基板３１に形成された配線層２６，２７を示す断面図である。図８は、半導体材料層３５の表面に形成された第２レジスト４２を示す断面図である。図９は、ドライエッチングにより形成された第２半導体層２８を示す断面図である。図１０は、ソース材料層３７の表面に形成された第４レジスト４４を示す断面図である。
　また、図１１は、ガラス基板３１に形成されたゲート配線２１を示す断面図である。図１２は、半導体材料層３５の表面に形成された第１レジスト４１を示す断面図である。図１３は、ドライエッチングにより形成された第１半導体層２５を示す断面図である。図１４は、ソース材料層３７の表面に形成された第３レジスト４３を示す断面図である。
　まず、ガラス基板３１の表面全体に金属材料層（図示省略）を堆積させた後に、その金属材料層に対してフォトリソグラフィ及びエッチングを行うことにより、図１１に示すようにゲート配線２１を画素領域１６に形成すると共に、図７に示すように複数の配線層２６，２７を額縁領域１７に形成する。すなわち、配線層２６，２７はゲート配線２１と同じ材料によって形成される。
　ゲート配線２１は、画素領域１６において互いに並行して延びるように形成する。一方、額縁領域１７の配線層２６，２７として、互いに平行して延びる複数のゲート引き出し配線２６と、ゲート引き出し配線２６に並行して延びるコモン配線２７とを形成する。
　次に、図８及び図１２に示すように、額縁領域１７及び画素領域１６の全体に配線層２６，２７及びゲート配線２１を覆うゲート絶縁層３２を形成する。そのことにより、配線層２６，２７及びゲート配線２１は、ガラス基板３１上においてゲート絶縁層３２により直接に覆われる。
　次に、図８及び図１２に示すように、額縁領域１７及び画素領域１６におけるゲート絶縁層３２の表面に半導体材料層３５を形成する。すなわち、額縁領域１７及び画素領域１６の全体に亘ってゲート絶縁層３２の表面にｉ層３５ａを形成する。その後、額縁領域１７及び画素領域１６の全体に亘ってｉ層３５ａの表面にｎ＋層３５ｂを形成する。そのことにより、ｉ層３５ａ及びｎ＋層３５ｂからなる上記半導体材料層３５を形成する。
　次に、額縁領域１７及び画素領域１６の全体に亘って半導体材料層３５の表面にレジスト材料層（図示省略）を形成する。その後、フォトリソグラフィ等によって、上記レジスト材料層からマスクとしての第１レジスト４１及び第２レジスト４２を形成する。
　すなわち、画素領域１６には、図１２に示すように、画素領域１６におけるＴＦＴ２０の第１半導体層２５が形成される領域において半導体材料層３５を覆う第１レジスト４１を形成する。一方、額縁領域１７には、図８に示すように、互いに隣り合う配線層２６，２７の間に設けられているゲート絶縁層３２を個別に覆う第２レジストを形成する。このとき、配線層２６，２７同士の間の配線間領域３０と、その配線間領域３０の両側における配線層２６，２７の一部とを覆うように第２レジスト４２を形成する。
　次に、第１レジスト４１及び第２レジスト４２から露出している半導体材料層３５をドライエッチング（反応性イオンエッチング）する。そのことにより、画素領域１６には、図１３に示すように、ＴＦＴ２０を構成する第１半導体層２５を形成する一方、額縁領域１７には、図９に示すように、配線間領域３０を個別に覆う第２半導体層２８を形成する。
　次に、互いに隣り合う配線層２６，２７の間に設けられているゲート絶縁層３２を個別に覆う遮光層２９を形成する。また、遮光層２９を形成する工程と同じ工程で、ソース配線２２、ソース電極２３及びドレイン電極２４を形成する。よって、ソース配線２２、ソース電極２３及びドレイン電極２４と同じ材料により、遮光層２９を形成する。
　すなわち、第１レジスト４１及び第２レジスト４２を除去した後で、第１半導体層２５及び第２半導体層２８を覆うソース材料層３７を、額縁領域１７及び画素領域１６の全体に亘ってゲート絶縁層３２上に形成する。ソース材料層３７は金属材料からなる。
　続いて、額縁領域１７及び画素領域１６の全体に亘ってソース材料層３７の表面にレジスト材料層（図示省略）を形成する。その後、フォトリソグラフィ等によって、上記レジスト材料層からマスクとしての第３レジスト４３及び第４レジスト４４を形成する。
　すなわち、画素領域１６には、図１４に示すように、ソース配線２２及びソース電極２３が形成される領域、又はドレイン電極２４が形成される領域を覆う第３レジスト４３を形成する。一方、額縁領域１７には、図１０に示すように、第２半導体層２８を覆う第４レジスト４４を形成する。第４レジスト４４は、第２半導体層２８と同様に配線間領域３０を個別に覆うように形成する。
　尚、第４レジスト４４を形成する領域は、第２半導体層２８の形成領域と同じ領域であってもよいが、第２半導体層２８の形成領域よりも僅かに小さい領域としてもよい。そのことにより、第４レジスト４４が多少位置ずれしても、第４レジスト４４が第２半導体層２８の形成領域からはみ出ないようにすることができる。
　次に、第３レジスト４３及び第４レジスト４４から露出しているソース材料層３７をエッチングする。そのことにより、画素領域１６には、図３及び図４に示すように、ソース配線２２、ソース電極２３及びドレイン電極２４を形成する一方、額縁領域１７には、図２に示すように、遮光層２９を形成する。
　その後、図示を省略するが、遮光層２９及びソース配線２２等を覆う層間絶縁膜を画素領域１６及び額縁領域１７に形成し、画素領域１６における上記層間絶縁膜の表面に、ドレイン電極２４に導通する画素電極を形成する。そうして、ＴＦＴ基板１１を製造する。
　　－実施形態の効果－
　したがって、本実施形態によると、図８及び図９に示すように、半導体材料層３５をドライエッチングする工程において、額縁領域１７において隣り合う配線層２６，２７の間の配線間領域３０に設けられているゲート絶縁層３２を第２レジスト４２によって覆うようにしたので、その配線層２６，２７同士の間で静電気放電が生じないようにすることができる。よって、配線間領域３０において配線層２６，２７を覆うゲート絶縁層３２の絶縁破壊を防止できる。
　このように、ゲート絶縁層３２に絶縁破壊が生じないことから、そのゲート絶縁層３２の表面に形成した遮光層２９によって額縁領域１７における光漏れを防止できるだけでなく、その遮光層２９を介した配線層２６，２７同士の短絡を防止できることとなる。
　さらに、ソース電極２３と同じ工程で遮光層２９を形成できるので、遮光層２９を設けることによる工程数の増加を回避できる。
　さらにまた、遮光層２９配線間領域３０においてゲート絶縁層３２を個別に覆う構成としたので、遮光層２９と配線層２６，２７との間に生じる寄生容量を低減することができる。
　（その他の実施形態）
　上述の実施形態では、図８に示すように、半導体材料層３５をドライエッチングする際に、第２レジスト４２とゲート絶縁層３２との間に半導体材料層３５が直接に介在された例について説明したが、本発明はこれに限らず、配線間領域３０のゲート絶縁層３２を覆うように第２レジスト４２を形成すればよい。
　また、上述の実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、その他にも例えば、ＴＦＴ基板１１と対向基板１２との間に発光層が介在された有機ＥＬ表示装置や、対向基板１２にタッチパネル層が設けられた表示装置等の他の表示装置についても、同様に適用することができる。
　また、画素領域１６に形成する半導体素子は必ずしもＴＦＴに限られず、例えばＴＦＤ等の他の半導体素子であってもよい。
　以上説明したように、本発明は、アクティブマトリクス基板の製造方法及び表示装置の製造方法について有用である。
　　　　　　１　　　液晶表示装置
　　　　　１１　　　ＴＦＴ基板（アクティブマトリクス基板）
　　　　　１２　　　対向基板
　　　　　１６　　　画素領域
　　　　　１７　　　額縁領域
　　　　　２０　　　ＴＦＴ（半導体素子）
　　　　　２１　　　ゲート配線
　　　　　２３　　　ソース電極
　　　　　２５　　　第１半導体層
　　　　　２６　　　ゲート引き出し配線（配線層）
　　　　　２７　　　コモン配線（配線層）
　　　　　２９　　　遮光層
　　　　　３０　　　配線間領域 
　　　　　３２　　　ゲート絶縁層
　　　　　３５　　　半導体材料層
　　　　　４１　　　第１レジスト
　　　　　４２　　　第２レジスト

Claims (6)

  1. 　半導体素子が複数形成される画素領域にゲート配線を形成すると共に、上記ゲート配線と同じ材料からなり且つ互いに並行して延びる複数の配線層を上記画素領域の外側周囲の領域である額縁領域に形成する工程と、
    　上記額縁領域及び画素領域に上記配線層及びゲート配線を覆うゲート絶縁層を形成する工程と、
    　上記額縁領域及び画素領域における上記ゲート絶縁層の表面に半導体材料層を形成する工程と、
    　上記画素領域において上記半導体材料層を覆う第１レジストと、互いに隣り合う上記配線層の間に設けられている上記ゲート絶縁層を個別に覆う第２レジストとを形成する工程と、
    　上記第１レジスト及び第２レジストから露出している上記半導体材料層をドライエッチングすることにより、上記半導体素子を構成する半導体層を形成する工程とを有する
    ことを特徴とするアクティブマトリクス基板の製造方法。
  2. 　請求項１に記載されたアクティブマトリクス基板の製造方法において、
    　上記半導体材料層をドライエッチングする工程の後に行われ、互いに隣り合う上記配線層の間に設けられているゲート絶縁層を個別に覆う遮光層を形成する工程をさらに有する
    ことを特徴とするアクティブマトリクス基板の製造方法。
  3. 　請求項２に記載されたアクティブマトリクス基板の製造方法において、
    　上記遮光層を形成する工程では、上記半導体素子を構成するソース電極と同じ材料により上記遮光層を形成する
    ことを特徴とするアクティブマトリクス基板の製造方法。
  4. 　アクティブマトリクス基板と対向基板とを貼り合わせることによって表示装置を製造する方法であって、
    　上記アクティブマトリクス基板を製造する工程には、
    　　半導体素子が複数形成される画素領域にゲート配線を形成すると共に、上記ゲート配線と同じ材料からなり且つ互いに並行して延びる複数の配線層を上記画素領域の外側周囲の領域である額縁領域に形成する工程と、
    　　上記額縁領域及び画素領域に上記配線層及びゲート配線を覆うゲート絶縁層を形成する工程と、
    　　上記額縁領域及び画素領域における上記ゲート絶縁層の表面に半導体材料層を形成する工程と、
    　　上記画素領域において上記半導体材料層を覆う第１レジストと、互いに隣り合う上記配線層の間に設けられている上記ゲート絶縁層を個別に覆う第２レジストとを形成する工程と、
    　　上記第１レジスト及び第２レジストから露出している上記半導体材料層をドライエッチングすることにより、上記半導体素子を構成する半導体層を形成する工程とが含まれる
    ことを特徴とする表示装置の製造方法。
  5. 　請求項４に記載された表示装置の製造方法において、
    　上記半導体材料層をドライエッチングする工程の後に行われ、互いに隣り合う上記配線層の間に設けられているゲート絶縁層を個別に覆う遮光層を形成する工程をさらに有する
    ことを特徴とする表示装置の製造方法。
  6. 　請求項５に記載された表示装置の製造方法において、
    　上記遮光層を形成する工程では、上記半導体素子を構成するソース電極と同じ材料により上記遮光層を形成する
    ことを特徴とする表示装置の製造方法。
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