JP2010266627A - 液晶表示装置 - Google Patents
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Abstract
【課題】容量電極28及び容量配線26の何れに寸法誤差が生じたとしても、表示品位の低下を抑制する。
【解決手段】液晶表示装置1は、容量電極28と、容量配線26の電極部27とによって形成された複数の補助容量50を備える。複数の補助容量50は、補助容量50を構成する容量電極28の面積が電極部27よりも小さい第1補助容量51と、補助容量50を構成する容量電極28の面積が電極部27よりも大きい第2補助容量52とによって構成されている。
【選択図】図1
【解決手段】液晶表示装置1は、容量電極28と、容量配線26の電極部27とによって形成された複数の補助容量50を備える。複数の補助容量50は、補助容量50を構成する容量電極28の面積が電極部27よりも小さい第1補助容量51と、補助容量50を構成する容量電極28の面積が電極部27よりも大きい第2補助容量52とによって構成されている。
【選択図】図1
Description
本発明は、補助容量を有する液晶表示装置に関するものである。
アクティブマトリクス型の液晶表示装置には、補助容量を各画素毎に設けることが一般に知られている。
ここで、上記液晶表示装置は、多数のTFT(Thin-Film Transistor:薄膜トランジスタ)が形成されたTFT基板と、これに対向する対向基板と、これらの各基板の間に封入された液晶層とを有している。
対向基板には、カラーフィルタやITO(Indium Tin Oxide)等からなる共通電極が形成されている。一方、TFT基板には、複数のゲート配線及びソース配線が全体として格子状に形成されると共に、複数の容量配線が上記ゲート配線に沿って形成されている。
また、TFTのドレイン電極は、上記共通電極との間で液晶容量(CL)を形成する画素電極に接続されおり、ソース配線から画素にデータ信号が書き込まれると、画素電極と対向電極との間に配置された液晶層に、当該データ信号に応じた電圧が印加されて表示が行われる。
さらに、TFTのドレイン電極は、容量配線や隣接するゲート配線との間で補助容量(Cs)を形成する容量電極にも接続されている。画素の全体の容量(Cp)は、液晶容量(CL)と補助容量(Cs)とその他の寄生容量とから構成される。補助容量(Cs)は、書き込まれたデータ信号に応じた電荷を保持し、その大きな容量値で液晶容量(CL)の保持電荷を補って、液晶層に印加される電圧を安定化させる。
容量配線に印加される電圧は、共通電極に印加する電圧(Vcom)であってもよいし、その他の電圧(Vcs)であってもよい。容量配線に、電圧(Vcom)とは独立して電圧(Vcs)を印加することのできる場合には、以下の効果が得られる。
すなわち、電圧(Vcs)を、正極性データの供給時に、TFTのON時よりもOFF時の方が大きくなるように変化させることにより、容量配線から補助容量(Cs)を介して画素電極の電位を上昇させるように変動させる、いわゆる突き上げ効果が得られる。一方、電圧(Vcs)を、負極性データの供給時に、TFTのON時よりもOFF時のほうが小さくなるように変化させることにより、容量配線から補助容量(Cs)を介して画素電極の電位を低下させるように変動させる、いわゆる突き下げ効果が得られる。
この突き上げ効果および突き下げ効果によって、データ信号の電圧よりも大きな電圧を液晶層に印加することが可能となる。
ここで、特許文献1には、図11に示すように、補助容量105を有する液晶表示装置100が開示されている。この特許文献1の液晶表示装置100では、ゲート配線101と画素電極102とが重なる領域に補助容量105が形成されている。尚、液晶表示装置100には、ゲート配線101に交差するソース配線103と、上記ゲート配線101、ソース配線103及び画素電極102に接続されたTFT104とが形成されている。
そして、画素電極102のうち補助容量105を構成する部分が、ゲート配線101を当該ゲート配線101の幅方向の全体を覆っている。そのことにより、補助容量105を構成する画素電極102にエッチング誤差による寸法誤差(寸法シフト)があっても、表示品位の低下を抑制するようにしている。
しかし、上記特許文献1の液晶表示装置では、画素電極の寸法誤差のみを考慮しているが、ゲート配線に寸法誤差が生じた場合には、補助容量の容量値に直接に影響を与える結果、表示品位が低下する問題がある。特に、上述のような、いわゆる突き上げ効果を得るようにした液晶表示装置では、上述の電極又は配線の寸法誤差によって、表示画面にやや暗い領域が局所的に生じる結果、表示ムラとして視認されてしまう問題がある。
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、補助容量を構成する容量電極及び容量配線の何れに寸法誤差が生じたとしても、表示品位の低下を抑制することにある。
上記の目的を達成するために、本発明に係る液晶表示装置は、複数の容量電極と、上記複数の容量電極にそれぞれ対向して配置された複数の電極部を有する容量配線と、互いに対向する上記容量電極及び上記電極部によって形成された複数の補助容量とを備えた液晶表示装置であって、上記複数の補助容量は、該補助容量を構成する上記容量電極の面積が上記電極部よりも小さい第1補助容量と、該補助容量を構成する上記容量電極の面積が上記電極部よりも大きい第2補助容量とによって構成されている。
さらに、最小の表示単位である画素を複数備え、上記各画素には、上記第1補助容量及び第2補助容量の双方が設けられていてもよい。
また、最小の表示単位である画素を複数備え、上記各画素には、上記第1補助容量又は第2補助容量が設けられていてもよい。
さらに、上記第1補助容量は、上記第2補助容量と同じ数だけ設けられていることが好ましい。
上記容量電極は、半導体層によって構成されていてもよい。
−作用−
次に、本発明の作用について説明する。
次に、本発明の作用について説明する。
本発明に係る液晶表示装置は、第1補助容量と第2補助容量とからなる複数の補助容量を備えている。そして、第1補助容量の容量電極の面積は、容量配線の電極部よりも小さい一方、第2補助容量の容量電極の面積は、容量配線の電極部よりも大きい。したがって、容量配線の電極部及び容量電極の何れかに製造段階で寸法誤差が生じたとしても、第1補助容量及び第2補助容量の一方のみに容量値の変化が生じることとなるため、装置全体として補助容量の容量値は大きく変化しない。そのため、複数の液晶表示装置において、全体として補助容量の容量値のばらつきを低減することが可能になる。その結果、表示ムラを低減して、表示品位の低下を抑制することができる。
例えば、容量電極に寸法誤差が生じてその面積が僅かに小さくなった場合、第1補助容量では、容量電極の面積が容量配線の電極部よりも小さく、且つその容量電極の全体が上記電極部に重なっているために、この第1補助容量の容量値は小さくなってしまう。しかし、第2補助容量では、容量電極の面積が容量配線の電極部よりも大きく、且つ容量電極が上記電極部からはみ出しているために、容量電極の面積が僅かに小さくなったとしても容量電極と上記電極部とが重なっている領域の面積は変わらず、その容量値は変化しない。
つまり、容量電極に寸法誤差が生じてその面積が僅かに小さくなった場合でも、第2補助容量の容量値を一定に維持できるため、全ての補助容量の容量値の変化が低減されることとなる。また、これは、容量配線の電極部の面積が変化した場合についても、同様である。
さらに、液晶表示装置の各画素に、第1補助容量及び第2補助容量の双方を設けた場合には、各画素において、それぞれ補助容量の容量値の変化が低減される。また、各画素における容量値の変化が同じになるため、表示品位の低下が抑制される。
また、液晶表示装置の各画素に、第1補助容量又は第2補助容量を設けた場合には、1つの画素に1つの補助容量を形成すればよいので、画素の構造を簡単にして、画素の微細化を図る場合には好適である。
また、第1補助容量を第2補助容量と同じ数だけ設けるようにすれば、容量電極及び電極部の何れに寸法誤差等が生じた場合であっても、補助容量の容量値の変化度合いは同じ程度に小さくなる。
また、容量電極を半導体層によって構成すれば、例えば半導体スイッチング素子を構成する半導体層を用いて容量電極を形成することが可能になる。
本発明によれば、第1補助容量の容量電極の面積を容量配線の電極部よりも小さくする一方、第2補助容量の容量電極の面積を上記電極部よりも大きくするようにしたので、上記電極部及び容量電極の何れかに製造段階で寸法誤差が生じたとしても、第1補助容量及び第2補助容量の一方のみに容量値の変化が生じることとなるため、装置全体として補助容量の容量値の変化を低減することができる。その結果、表示ムラを低減して、表示品位の低下を抑制することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
《発明の実施形態1》
図1〜図3は、本発明の実施形態1を示している。
図1〜図3は、本発明の実施形態1を示している。
図1は、本実施形態1の液晶表示装置の画素を拡大して示す平面図である。図2は、図1におけるII−II線断面図である。また、図3は、2つの画素の一部を拡大して模式的に示す平面図である。
−液晶表示装置の構成−
まず、液晶表示装置1の構成について説明する。
まず、液晶表示装置1の構成について説明する。
液晶表示装置1は、図2に示すように、アクティブマトリクス基板としての第1基板であるTFT基板20と、TFT基板20に対向して配置された第2基板である対向基板30と、TFT基板20及び対向基板30の間に設けられた液晶層40とを有する。
また、液晶表示装置1は、画像が表示される領域である表示領域(不図示)と、その周囲に設けられた額縁状の非表示領域(不図示)とを有している。表示領域には、図1に拡大して示すように、マトリクス状に配置された複数の画素10が形成されている。ここで、画素10は、最小の表示単位である。
(対向基板の構成)
対向基板30は、ガラス等からなる透明基板31に形成されたブラックマトリクス21、カラーフィルタ層22、及び共通電極23等を有している。ブラックマトリクス21は、例えばMo等の金属膜や、カーボン粒子等が分散された樹脂からなる遮光膜であって、透明基板31の液晶層40側の表面に形成されている。さらに、ブラックマトリクス21は、各画素10の間を遮光するように配置され、全体として格子状に形成されている。
対向基板30は、ガラス等からなる透明基板31に形成されたブラックマトリクス21、カラーフィルタ層22、及び共通電極23等を有している。ブラックマトリクス21は、例えばMo等の金属膜や、カーボン粒子等が分散された樹脂からなる遮光膜であって、透明基板31の液晶層40側の表面に形成されている。さらに、ブラックマトリクス21は、各画素10の間を遮光するように配置され、全体として格子状に形成されている。
カラーフィルタ層22は、赤色(R)の着色層22rと、緑色(G)の着色層22gと、青色(B)の着色層22bとにより構成され、透明基板31の液晶層40側の表面に、上記ブラックマトリクス21を覆うように形成されている。また、着色層22r,22g,22bは、例えば行方向(図2で左右方向)に順番に並んで形成されている。そして、隣り合う着色層22r,22g,22b同士の境界が、上記ブラックマトリクス21によって遮光されている。
共通電極23は、上記カラーフィルタ層22を覆うように、透明基板31に一様に形成されている。共通電極23は、例えばITO等によって形成されている。さらに、透明基板31には、共通電極23の表面からTFT基板20側へ突出した柱状スペーサ24が複数形成されている。柱状スペーサ24は、ブラックマトリクス21と重なる領域に配置されると共に、その先端がTFT基板20に当接することによって、液晶層40の厚み(セルギャップ)を規定している。
また、液晶層40は、上記TFT基板20と対向基板30との間に設けられたシール部材(不図示)によって封止されている。シール部材は、例えば紫外線硬化樹脂等によって構成され、液晶層40の周囲を取り囲んでいる。液晶層には、例えばネマチック液晶材料等を適用することが可能である。
(TFT基板の構成)
TFT基板20は、ガラス等からなる透明基板32を有している。透明基板32には、図1に示すように、互いに並行して延びる複数のソース配線16と、これらに直交して延びる複数のゲート配線14とが形成されている。すなわち、ゲート配線14及びソース配線16からなる配線群は、全体として格子状に形成されている。また、隣り合うゲート配線14同士の間には、当該ゲート配線14に沿って延びる容量配線26がそれぞれ配置されている。
TFT基板20は、ガラス等からなる透明基板32を有している。透明基板32には、図1に示すように、互いに並行して延びる複数のソース配線16と、これらに直交して延びる複数のゲート配線14とが形成されている。すなわち、ゲート配線14及びソース配線16からなる配線群は、全体として格子状に形成されている。また、隣り合うゲート配線14同士の間には、当該ゲート配線14に沿って延びる容量配線26がそれぞれ配置されている。
そして、本実施形態の画素10は、容量配線26と、ソース配線16とによって区画される矩形状の領域に形成されている。各画素10には、半導体スイッチング素子であるTFT5と、これに接続された画素電極18とが形成されている。TFT5は、ゲート配線14とソース配線16とが交差する領域に形成されている。
画素電極18の周縁部は、当該画素電極18が配置されている画素10を区画している容量配線26の一部と、ソース配線16の一部とに、それぞれ重なっている。このことにより、画素10の開口率を高めるようになっている。
また、透明基板32における液晶層40側の表面には、図2に示すように、オーバーコート膜11が一様に形成されている。オーバーコート膜11の表面には、TFT5を構成するシリコン等の半導体層12が形成されている。半導体層12の一部は、図1に示すように、ソース配線16に重なって延びており、その画素10の内側へ延びた一端に、容量電極28が形成されている。すなわち、容量電極28は、半導体層12によって構成され、各画素10に対応してそれぞれ設けられている。また、容量電極28は矩形島状に形成されている。
さらに、オーバーコート膜11の表面には、半導体層12及び容量電極28を覆うようにゲート絶縁膜13が形成されている。ゲート絶縁膜13の表面には、上記ゲート配線14と、容量配線26とが形成されている。
ゲート配線14は、図1に示すように、環状に形成された環状部34が所定間隔で複数配置された構成を有している。環状部34は、それぞれソース配線16に重なる領域に配置されている。そして、環状部34のうち、半導体層12と重なる領域がゲート電極14aを構成している。このため、TFT5は、2つのゲート電極14aを有している。
容量配線26は、図1に示すように、上記複数の容量電極28にそれぞれ対向して配置された複数の電極部27を有している。電極部27は容量配線26と一体に形成され、ゲート配線14と同じ例えばアルミニウム等の金属材料によって構成されている。こうして、互いに対向する容量電極28及び電極部27によって、補助容量50が形成されている。
さらに、ゲート絶縁膜13の表面には、容量配線26、電極部27、及びゲート配線14を覆う第1層間絶縁膜15が形成されている。この第1層間絶縁膜15及びゲート絶縁膜13には、コンタクトホール41,42が形成されている。コンタクトホール41は、半導体層12における容量電極28とは反対側の端部領域(つまりソース領域)に形成されている。一方、コンタクトホール42は、半導体層12における容量電極28側の領域(つまりドレイン領域)に形成されている。
第1層間絶縁膜15の表面には、ソース配線16及びドレイン電極19が形成されている。ソース配線16は、コンタクトホール41を介して上記半導体層12に接続されている。こうして、TFT5は、ソース配線16及びゲート配線14に接続されている。
一方、ドレイン電極19の一端は、コンタクトホール42を介して上記半導体層12に接続されている。ドレイン電極19の他端は、電極部27が形成されている領域に配置されている。
さらに、第1層間絶縁膜15の表面には、上記ソース配線16及びドレイン電極19を覆う第2層間絶縁膜17が形成されている。第2層間絶縁膜17には、上記ドレイン電極19の他端が配置されている領域において、コンタクトホール43が形成されている。
第2層間絶縁膜17の表面には、上記画素電極18が形成されている。画素電極18は、コンタクトホール43を介してドレイン電極19に接続されている。
(補助容量の構成)
そして、上記液晶表示装置1に形成されている複数の補助容量50は、第1補助容量51と、第2補助容量52とによって構成されている。
そして、上記液晶表示装置1に形成されている複数の補助容量50は、第1補助容量51と、第2補助容量52とによって構成されている。
第1補助容量51は、図1に示すように、当該第1補助容量51を構成する容量電極28の面積が、当該第1補助容量51を構成する電極部27の面積よりも小さくなっている。電極部27は容量電極28よりも一回り大きくなっており、その電極部27の周縁部分は容量電極28に重なっていない。
第2補助容量52は、当該第2補助容量52を構成する容量電極28の面積が、当該第2補助容量52を構成する電極部27の面積よりも大きくなっている。容量電極28は電極部27よりも一回り大きくなっており、その容量電極28の周縁部分は電極部27に重なっていない。
各画素10には、第1補助容量51又は第2補助容量52が設けられている。言い換えれば、液晶表示装置1の画素10は、第1補助容量51が設けられている画素10と、第2補助容量52が設けられている画素10とにより構成されている。また、第1補助容量51及び第2補助容量52は、行方向(図1で左右方向)に交互に配置されている。そうして、液晶表示装置1の全体で、第1補助容量51は、第2補助容量52と同じ数だけ設けられている。
また、容量配線26には、面積が比較的大きい電極部27と、それよりも面積が小さい電極部27とが、容量配線26が延びる方向に交互に配置されている。一方、容量電極28には、面積が比較的大きい容量電極28と、それよりも面積が小さい容量電極28とが、容量配線26が延びる方向に交互に配置されている。そして、上記比較的面積が大きい電極部27と、上記比較的面積が小さい容量電極28とが対向する一方、比較的面積が小さい電極部27と、比較的面積が大きい容量電極28とが対向するように、それぞれ配置されている。
本実施形態の液晶表示装置1は、TFT基板20と対向基板30とを、シール部材及び液晶層40を介して貼り合わせることによって製造する。TFT基板20を製造する工程には、上記第1補助容量51及び第2補助容量52を製造する工程が含まれる。これらの第1補助容量51及び第2補助容量52は、フォトリソグラフィ及びエッチングによって所定の形状にパターニングすることが可能である。このことにより、容量電極28は、半導体層12と同時に形成される一方、電極部27を含む容量配線26は、ゲート配線14と同時に形成されることとなる。
−液晶表示装置の作動−
上記液晶表示装置1は、ゲート配線14を介して走査信号がTFT5に供給され、そのTFT5がONになった状態で、ソース配線16からデータ信号がTFT5を介して画素電極18に供給される。そのことにより、画素電極18と共通電極23との間で液晶容量(CL)が形成される結果、所定の表示が行われる。
上記液晶表示装置1は、ゲート配線14を介して走査信号がTFT5に供給され、そのTFT5がONになった状態で、ソース配線16からデータ信号がTFT5を介して画素電極18に供給される。そのことにより、画素電極18と共通電極23との間で液晶容量(CL)が形成される結果、所定の表示が行われる。
このとき、データ信号が容量電極28にも供給されるため、当該容量電極28と、容量配線26の電極部27との間で、補助容量50(Cs)が形成される。補助容量50(Cs)は、書き込まれたデータ信号に応じた電荷を保持し、その容量値により液晶容量(CL)の保持電荷を補って、液晶層40に印加される電圧を安定化させる。
容量配線26に印加される電圧は、共通電極23に印加する電圧(Vcom)であってもよいが、本実施形態では、共通電極23に印加する電圧とは別の電圧(Vcs)を独立して印加するようになっている。そのことによって、いわゆる突き上げ効果が得られるようになっている。
すなわち、容量配線26に印加する電圧(Vcs)を、正極性データの供給時に、TFT5のON時よりもOFF時の方が大きくなるように変化させることにより、容量配線26から補助容量50(Cs)を介して画素電極の電位を上昇させるように変動させる。
一方、上記電圧(Vcs)を、負極性データの供給時に、TFT5のON時よりもOFF時のほうが小さくなるように変化させることにより、容量配線26から補助容量50(Cs)を介して画素電極18の電位を低下させるように変動させる、いわゆる突き下げ効果が得られることとなる。
この突き上げ効果および突き下げ効果によって、データ信号の電圧よりも大きな電圧を液晶層40に印加することが可能となる。
−実施形態1の効果−
ここで、図4及び図5は、参考例としての液晶表示装置100の補助容量を模式的に示す平面図である。図4及び図5に示す液晶表示装置100は、各画素110に補助容量150が1つずつ設けられている。
ここで、図4及び図5は、参考例としての液晶表示装置100の補助容量を模式的に示す平面図である。図4及び図5に示す液晶表示装置100は、各画素110に補助容量150が1つずつ設けられている。
そして、図4に示す液晶表示装置100では、各画素110において、容量配線126の電極部127の面積が容量電極128よりもそれぞれ大きくなっている。したがって、容量配線126の電極部127に製造段階で寸法誤差が僅かに生じた場合には、電極部127と容量電極128との重なり面積に変化が無いために、補助容量150の容量値(Cs)も変化はない。しかし、容量電極128に製造段階で寸法誤差が僅かに生じた場合には、その誤差が電極部127と容量電極128との重なり面積に直接に影響を与えるため、各画素110の全体として補助容量150の容量値(Cs)が大きく変化してしまう。
一方、図5に示す液晶表示装置100では、各画素110において、容量配線126の電極部127の面積が容量電極128よりもそれぞれ小さくなっている。したがって、容量電極128に製造段階で寸法誤差が僅かに生じた場合には、電極部127と容量電極128との重なり面積に変化が無いために、補助容量150の容量値(Cs)も変化はない。しかし、容量配線126の電極部127に製造段階で寸法誤差が僅かに生じた場合には、その誤差が電極部127と容量電極128との重なり面積に直接に影響を与えるため、各画素110の全体として補助容量150の容量値(Cs)が大きく変化してしまう。
すなわち、図4及び図5に示すように、各画素110の全てにおいて容量電極128の面積が電極部127よりも小さい場合、又は各画素110の全てにおいて容量電極128の面積が電極部127よりも大きい場合には、容量電極128及び電極部127の何れかに寸法誤差が生じたときに、補助容量150の容量値(Cs)の変化が大きくなってしまう。その結果、複数の液晶表示装置100において、全体として補助容量150の容量値(Cs)のばらつきが増大してしまう。
そのため、参考例における液晶表示装置100の平面図である図6に示すように、補助容量150の容量値(Cs)のばらつきによって液晶層への印加電圧がばらつく結果、表示領域130において表示ムラ131が顕著に生じてしまうこととなる。
これに対し、本実施形態1によると、模式図である図3にも示すように、複数の補助容量50を第1補助容量51と第2補助容量52とによって構成し、その第1補助容量51の容量電極28の面積を容量配線26の電極部27よりも小さくする一方、第2補助容量52の容量電極28の面積を上記電極部27よりも大きくするようにしたので、上記電極部27及び容量電極28の何れかに製造段階で寸法誤差が生じたとしても、第1補助容量51及び第2補助容量52の一方のみに容量値の変化が生じることとなるため、装置全体として補助容量50の容量値(Cs)の変化を低減することができる。言い換えれば、容量電極28又は電極部27の寸法誤差による補助容量50の容量値(Cs)の変動リスクを分散させることができる。その結果、全体として補助容量50の容量値(Cs)のばらつきを低減して表示ムラを低減できるため、表示品位の低下を抑制することができる。
例えば、容量電極28に寸法誤差が生じてその面積が僅かに小さくなった場合、第1補助容量51では、容量電極28の面積が容量配線26の電極部27よりも小さく、且つその容量電極28の全体が上記電極部27に重なっているために、この第1補助容量51の容量値は小さくなってしまう。しかし、第2補助容量52では、容量電極28の面積が容量配線26の電極部27よりも大きく、且つ容量電極28が上記電極部27からはみ出しているために、容量電極28の面積が僅かに小さくなったとしても容量電極28と上記電極部27とが重なっている領域の面積は変わらず、その容量値は変化しない。
つまり、容量電極28に寸法誤差が生じてその面積が僅かに小さくなった場合でも、第2補助容量52の容量値を一定に維持できるため、全ての補助容量50の容量値(Cs)の変化が低減されることとなる。また、これは、容量配線26の電極部27の面積が変化した場合についても、同様である。
さらに、各画素10に、第1補助容量51及び第2補助容量52の何れか一方を設けるようにしたので、1つの画素10に1つの補助容量50(つまり、第1補助容量51又は第2補助容量52)を形成すればよいので、画素10の構造を簡単にして、画素10の微細化を容易に図ることが可能になる。
また、容量電極28を半導体層12によって構成したので、TFT5を構成する半導体層12を用いて、これと同じ工程で同時に容量電極28を形成することができる。
さらに、第1補助容量51を第2補助容量52と同じ数だけ設けるようにしたので、容量電極28及び電極部27の何れに寸法誤差等が生じた場合であっても、補助容量50の容量値(Cs)の変化度合いを同じ程度に小さくすることができる。
さらにまた、本実施形態の構成では、補助容量50の容量値(Cs)のばらつきを低減するために、上記従来のように画素電極102同士の隙間を配線101に重ならないように配置する必要がないため、画素電極18同士の隙間を容量配線26及びソース配線16に重ねて配置することができる。その結果、画素10の開口率を高めることができる。
《発明の実施形態2》
図7及び図8は、本発明の実施形態2を示している。
図7及び図8は、本発明の実施形態2を示している。
図7は、本実施形態2の液晶表示装置1の画素10を拡大して示す平面図である。図8は、1つの画素10の一部を拡大して模式的に示す平面図である。尚、以降の各実施形態では、図1〜図3と同じ部分については同じ符号を付して、その詳細な説明を省略する。
−液晶表示装置の構成−
上記実施形態1では、各画素10に第1補助容量51又は第2補助容量52を設けたのに対し、本実施形態2は、図7に示すように、各画素10に第1補助容量51及び第2補助容量52の双方を設けるようにしたものである。
上記実施形態1では、各画素10に第1補助容量51又は第2補助容量52を設けたのに対し、本実施形態2は、図7に示すように、各画素10に第1補助容量51及び第2補助容量52の双方を設けるようにしたものである。
すなわち、図7及び図8に示すように、第1補助容量51は、容量配線26の電極部27aと、容量電極28aとによって構成されている。一方、第2補助容量52は、容量配線26の電極部27bと、容量電極28bとによって構成されている。
そして、第1補助容量51では、容量電極28aの面積が電極部27aの面積よりも小さくなっている。一方、第2補助容量52では、容量電極28bの面積が電極部27bの面積よりも大きくなっている。
容量電極28a,28bは、半導体層12の一端から二股状に分かれて形成され、互いに容量配線26が延びる方向に並んで配置されている。そして、容量電極28aの面積は、容量電極28bよりも小さくなっている。
一方、容量配線26の電極部27a,27bは、容量配線26が延びる方向に交互に並んで配置され、当該容量配線26と一体に形成されている。そして、電極部27aの面積は、電極部27bよりも大きくなっている。
そうして、比較的面積が大きい電極部27aと、これよりも面積が小さい容量電極28aとが互いに対向して配置され、これらによって第1補助容量51が形成されている。また、比較的面積が小さい電極部27bと、これよりも面積が大きい容量電極28bとが互いに対向配置され、これらによって第2補助容量52が形成されている。
これらの第1補助容量51及び第2補助容量52には、同じデータ信号が同時に供給される。この第1補助容量51及び第2補助容量52の容量値の合計によって、画素10の補助容量50(Cs)が形成されることとなる。
−実施形態2の効果−
ここで、図9及び図10は、参考例としての液晶表示装置100の補助容量を模式的に示す平面図である。図9及び図10に示す液晶表示装置100は、各画素110に補助容量150が1つずつ設けられている。
ここで、図9及び図10は、参考例としての液晶表示装置100の補助容量を模式的に示す平面図である。図9及び図10に示す液晶表示装置100は、各画素110に補助容量150が1つずつ設けられている。
図9に示す液晶表示装置100では、各画素110において、容量配線126の電極部127の面積が容量電極128よりもそれぞれ大きくなっている。したがって、電極部127に寸法誤差が僅かに生じた場合には、補助容量150の容量値(Cs)も変化はないが、容量電極128に寸法誤差が僅かに生じた場合には、各画素110の全体として補助容量150の容量値(Cs)が大きく変化してしまう。
一方、図10に示す液晶表示装置100では、各画素110において、容量配線126の電極部127の面積が容量電極128よりもそれぞれ小さくなっている。したがって、容量電極128に寸法誤差が僅かに生じた場合には、補助容量150の容量値(Cs)も変化はないが、容量配線126の電極部127に寸法誤差が僅かに生じた場合には、各画素110の全体として補助容量150の容量値(Cs)が大きく変化してしまう。
すなわち、これらの場合には、容量電極128及び電極部127の何れかに寸法誤差が生じたときに、補助容量150の容量値(Cs)の変化が大きくなる結果、複数の液晶表示装置100において、全体として補助容量150の容量値(Cs)のばらつきが増大してしまう。
そのため、参考例における液晶表示装置100の平面図である図6に示すように、補助容量150の容量値(Cs)のばらつきにより、表示領域130において表示ムラ131が顕著に生じてしまうこととなる。
これに対し、本実施形態2によると、模式図である図8にも示すように、上記実施形態1と同様に、複数の補助容量50を第1補助容量51と第2補助容量52とによって構成したので、上記電極部27及び容量電極28の何れかに製造段階で寸法誤差が生じたとしても、第1補助容量51及び第2補助容量52の一方のみに容量値の変化が生じることとなるため、装置全体として補助容量50の容量値(Cs)の変化を低減することができる。言い換えれば、容量電極28又は電極部27の寸法誤差による補助容量50の容量値(Cs)の変動リスクを分散させることができる。その結果、全体として補助容量50の容量値(Cs)のばらつきを低減して表示ムラを低減できるため、表示品位の低下を抑制することができる。
さらに、本実施形態の構成では、補助容量50の容量値(Cs)のばらつきを低減するために、上記従来のように画素電極102同士の隙間を配線101に重ならないように配置する必要がないため、画素電極18同士の隙間を容量配線26及びソース配線16に重ねて配置することができる。その結果、画素10の開口率を高めることができる。
さらにまた、液晶表示装置の各画素10に、第1補助容量51及び第2補助容量52の双方を設けるようにしたので、各画素10において、それぞれ補助容量50の容量値(Cs)の変化を低減することができる。加えて、各画素10における補助容量50の容量値(Cs)の変化が同じになるため、表示ムラの発生をさらに抑制することができる。
《その他の実施形態》
本発明に係る液晶表示装置1の補助容量50は、第1補助容量51及び第2補助容量52によって構成されていればよいので、例えば、図1に示すような第1補助容量51又は第2補助容量52が配置されている画素10と、図7に示すような第1補助容量51及び第2補助容量52の双方が配置されている画素10とが、表示領域に混在しているような構成とすることも可能である。このことによっても、表示ムラを低減して表示品位の低下を抑制できる。
本発明に係る液晶表示装置1の補助容量50は、第1補助容量51及び第2補助容量52によって構成されていればよいので、例えば、図1に示すような第1補助容量51又は第2補助容量52が配置されている画素10と、図7に示すような第1補助容量51及び第2補助容量52の双方が配置されている画素10とが、表示領域に混在しているような構成とすることも可能である。このことによっても、表示ムラを低減して表示品位の低下を抑制できる。
以上説明したように、本発明は、補助容量を有する液晶表示装置について有用である。
1 液晶表示装置
5 TFT
10 画素
12 半導体層
14 ゲート配線
16 ソース配線
18 画素電極
20 TFT基板
26 容量配線
27 電極部
28 容量電極
50 補助容量
51 第1補助容量
52 第2補助容量
5 TFT
10 画素
12 半導体層
14 ゲート配線
16 ソース配線
18 画素電極
20 TFT基板
26 容量配線
27 電極部
28 容量電極
50 補助容量
51 第1補助容量
52 第2補助容量
Claims (5)
- 複数の容量電極と、
上記複数の容量電極にそれぞれ対向して配置された複数の電極部を有する容量配線と、
互いに対向する上記容量電極及び上記電極部によって形成された複数の補助容量とを備えた液晶表示装置であって、
上記複数の補助容量は、該補助容量を構成する上記容量電極の面積が上記電極部よりも小さい第1補助容量と、該補助容量を構成する上記容量電極の面積が上記電極部よりも大きい第2補助容量とによって構成されている
ことを特徴とする液晶表示装置。 - 請求項1に記載された液晶表示装置において、
最小の表示単位である画素を複数備え、
上記各画素には、上記第1補助容量及び第2補助容量の双方が設けられている
ことを特徴とする液晶表示装置。 - 請求項1に記載された液晶表示装置において、
最小の表示単位である画素を複数備え、
上記各画素には、上記第1補助容量又は第2補助容量が設けられている
ことを特徴とする液晶表示装置。 - 請求項1乃至3の何れか1つに記載された液晶表示装置において、
上記第1補助容量は、上記第2補助容量と同じ数だけ設けられている
ことを特徴とする液晶表示装置。 - 請求項1乃至4の何れか1つに記載された液晶表示装置において、
上記容量電極は、半導体層によって構成されている
ことを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009117239A JP2010266627A (ja) | 2009-05-14 | 2009-05-14 | 液晶表示装置 |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
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JP2010266627A true JP2010266627A (ja) | 2010-11-25 |
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ID=43363653
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---|---|---|---|
JP2009117239A Pending JP2010266627A (ja) | 2009-05-14 | 2009-05-14 | 液晶表示装置 |
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2009
- 2009-05-14 JP JP2009117239A patent/JP2010266627A/ja active Pending
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