KR102182880B1

KR102182880B1 - 리페어 구조를 갖는 표시장치 및 표시패널

Info

Publication number: KR102182880B1
Application number: KR1020130165305A
Authority: KR
Inventors: 강해윤; 심종식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2020-11-25
Also published as: KR20150076750A

Abstract

본 발명은 소스 도체화부 및 드레인 도체화부가 비전 불인식 물질로 이루어진 트랜지스터에 대한 리페어를 가능하게 하는 리페어 구조를 갖는 표시장치 및 표시패널에 관한 것이다.

Description

리페어 구조를 갖는 표시장치 및 표시패널{DISPLAY DEVICE AND PANEL HAVING REPAIR STRUCTURE}

본 발명은 리페어 구조를 갖는 표시장치 및 표시패널에 관한 것이다.

액정표시장치, 유기발광표시장치 등의 표시장치를 위한 표시패널에는 화상 표시를 위해 적어도 하나의 트랜지스터가 배치된다.

이러한 표시패널의 각 화소 내 트랜지스터는 많은 공정을 거쳐서 만들어지기 때문에, 트랜지스터(특히, 채널)에 공정상 미세한 이물들이 생길 수 있으며, 이 경우, 트랜지스터는 전기적으로 단락 또는 단선 되어 정상적으로 동작하지 않을 수 있다. 이는, 해당 화소가 휘점화 또는 암점화가 되는 화소 불량을 발생시킨다.

이와 같이, 화소가 휘점화 또는 암점화가 되는 화소 불량은, 표시장치의 화질과 표시패널의 수율을 크게 떨어뜨릴 수 있다. 따라서, 공정상의 미세한 이물이 발생한 트랜지스터의 소스 도체화부 및/또는 드레인 도체화부를 커팅 처리하는 리페어 처리가 필요하다.

한편, 요즈음, 트랜지스터의 채널(Channel) 생성과 관련된 반도체 물질로서 IGZO(Indium Gallium Zinc Oxide) 등의 금속 산화물 반도체 물질을 사용하는 옥사이드 박막 트랜지스터(Oxide Thin Film Transistor)가 개발되고 있다.

이러한 옥사이드 박막 트랜지스터에서는, IGZO 등의 금속 산화물 반도체 물질이 도체화 되어 소스 도체화부, 드레인 도체화부가 형성된다.

한편, IGZO 등의 금속 산화물 반도체 물질은 리페어 장비에 의해 비전 인식이 되지 않는 물질이기 때문에, 옥사이드 박막 트랜지스터의 리페어 처리를 위한 커팅 포인트에 해당하는 소스 도체화부 및/또는 드레인 도체화부 등이 리페어 장비에서 비전 인식이 되지 않아 리페어가 불가능한 문제점이 있다.

이러한 배경에서, 본 발명의 목적은, 소스 도체화부 및 드레인 도체화부가 비전 불인식 물질로 이루어진 트랜지스터에 대한 리페어를 가능하게 하는 리페어 구조를 갖는 표시장치 및 표시패널을 제공하는 데 있다.

본 발명의 다른 목적은, 소스 도체화부 및 드레인 도체화부가 비전 불인식 물질로 이루어져 있고 리던던시 구조를 갖는 트랜지스터에 대하여, 리페어를 가능하게 하는 리페어 구조를 갖는 표시장치 및 표시패널을 제공하는 데 있다.

전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 데이터 라인들과 게이트 라인들이 형성되어 다수의 화소가 정의된 표시패널; 상기 데이터 라인들로 데이터 전압을 공급하는 데이터 구동부; 및 상기 게이트 라인들로 스캔 신호를 공급하는 게이트 구동부를 포함하고, 상기 다수의 화소 각각에는, 비전 불인식 물질로 이루어진 소스 도체화부 및 드레인 도체화부와, 비전 인식 물질로 이루어진 게이트 전극부로 구성된 트랜지스터가 배치되되, 상기 소스 도체화부 및 상기 드레인 도체화부 중 적어도 하나의 주변에 위치하고 비전 인식 물질로 이루어진 적어도 하나의 패턴에 적어도 하나의 가이드 마커(Guide Marker)가 돌출되어 형성된 것을 특징으로 하는 표시장치를 제공한다.

상기 소스 도체화부 또는 상기 드레인 도체화부의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴 각각에 상기 가이드 마커가 돌출되어 형성될 수 있다.

상기 소스 도체화부 또는 상기 드레인 도체화부와 다른 층에 비전 인식 물질로 형성되어 있는 하나의 패턴에서 상기 가이드 마커가 돌출되어 형성될 수 있다. 여기서, 상기 가이드 마커가 돌출되어 형성된 위치는, 상기 소스 도체화부 또는 상기 드레인 도체화부의 위치와 대응될 수 있다.

상기 소스 도체화부 또는 상기 드레인 도체화부와 교차하는 방향으로 다른 층에 형성되어 있고 비전 인식 물질로 이루어진 하나의 패턴의 두 지점에 1쌍의 상기 가이드 마커가 돌출되어 형성될 수 있다. 여기서, 상기 1쌍의 가이드 마커 사이에는 상기 소스 도체화부 또는 상기 드레인 도체화부가 위치할 수 있다.

다른 측면에서, 본 발명은, 데이터 전압이 공급되는 데이터 라인들; 및 스캔 신호가 공급되는 게이트 라인들을 포함하고, 상기 데이터 라인들과 상기 게이트 라인들에 의해 정의되는 각 화소에는, 비전 불인식 물질로 이루어진 하나 이상의 패턴과 비전 인식 물질로 이루어진 하나 이상의 패턴이 배치되고, 상기 비전 불인식 물질로 이루어진 하나 이상의 패턴의 주변에 위치하고 비전 인식 물질로 이루어진 하나 이상의 패턴에 적어도 하나의 가이드 마커(Guide Marker)가 돌출되어 형성된 것을 특징으로 하는 표시장치를 제공한다.

이상에서 설명한 바와 같이 본 발명에 의하면, 소스 도체화부 및 드레인 도체화부가 비전 불인식 물질로 이루어진 트랜지스터에 대한 리페어를 가능하게 하는 리페어 구조를 갖는 표시장치 및 표시패널을 제공하는 효과가 있다.

또한, 본 발명에 의하면, 소스 도체화부 및 드레인 도체화부가 비전 불인식 물질로 이루어져 있고 리던던시 구조를 갖는 트랜지스터에 대하여, 리페어를 가능하게 하는 리페어 구조를 갖는 표시장치 및 표시패널을 제공하는 효과가 있다.

도 1은 실시예들이 적용되는 표시장치의 시스템 구성도이다.
도 2는 실시예들이 적용되는 표시장치가 유기발광표시장치인 경우, 화소의 등가회로도를 예시적으로 나타낸 도면이다.
도 3은 제1실시예에 따른 유기발광표시장치에서 표시패널의 평면도이다.
도 4는 제1실시예에 따른 표시패널에서 트랜지스터가 배치된 영역의 확대도이다.
도 5는 제1실시예에 따른 표시패널의 트랜지스터에서 소스 도체화부, 드레인 도체화부 및 채널이 함께 형성된 일체형 바디를 나타낸 도면이다.
도 6은 제1실시예에 따른 표시패널에서 트랜지스터가 배치된 영역에 대한 비전 인식 결과를 나타낸 도면이다.
도 7은 제1실시예에 따른 표시패널에서, 트랜지스터에 대한 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.
도 8은 제1실시예에 따른 표시패널에서, 트랜지스터에 대한 다른 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.
도 9는 제2실시예에 따른 유기발광표시장치에서 표시패널의 평면도이다.
도 10은 제2실시예에 따른 표시패널에서 리던던시 구조를 갖는 트랜지스터가 배치된 영역의 확대도이다.
도 11은 제2실시예에 따른 표시패널의 트랜지스터에서 소스 도체화부, 드레인 도체화부 및 채널이 함께 형성된 일체형 바디를 나타낸 도면이다.
도 12는 제2실시예에 따른 표시패널에서 리던던시 구조를 갖는 트랜지스터가 배치된 영역에 대한 비전 인식 결과를 나타낸 도면이다.
도 13는 제2실시예에 따른 표시패널에서, 리던던시 구조를 갖는 트랜지스터에 대한 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.
도 14는 제2실시예에 따른 표시패널에서, 리던던시 구조를 갖는 트랜지스터에 대한 다른 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.
도 15는 제2실시예에 따른 표시패널에서, 리던던시 구조를 갖는 트랜지스터에 대한 또 다른 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.
도 16는 제3실시예에 따른 액정표시장치에서 표시패널을 나타낸 도면이다.
도 17은 제3실시예에 따른 표시패널에서 트랜지스터가 배치된 영역의 확대도이다.
도 18은 제4실시예에 따른 액정표시장치에서 표시패널을 나타낸 도면이다.
도 19는 제4실시예에 따른 표시패널에서 리던던시 구조를 갖는 트랜지스터가 배치된 영역의 확대도이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 실시예들이 적용되는 표시장치(100)의 시스템 구성도이다.

도 1을 참조하면, 실시예들이 적용되는 표시장치(100)는, m개의 데이터 라인(DL1~DLm)과 n개의 게이트 라인(GL1~GLn)이 형성된 표시패널(110)과, m개의 데이터 라인(DL1~DLm)으로 데이터 전압을 공급하는 데이터 구동부(120)와, n개의 게이트 라인(GL1~GLn)으로 스캔 신호를 공급하는 게이트 구동부(130)와, 데이터 구동부(120) 및 게이트 구동부(130)의 구동 타이밍을 제어하는 타이밍 컨트롤러(140) 등을 포함한다.

전술한 게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이 표시패널(110)의 한 측에만 위치할 수도 있고, 2개로 나누어져 표시패널(110)의 양측에 위치할 수도 있다.

또한, 게이트 구동부(130)는, 다수의 게이트 구동 집적회로를 포함할 수 있는데, 이러한 다수의 게이트 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 형성될 수도 있다.

또한, 데이터 구동부(120)는 다수의 데이터 구동 집적회로(소스 구동 집적회로라고도 함)를 포함할 수 있는데, 이러한 다수의 데이터 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 형성될 수도 있다.

이러한 실시예들이 적용되는 표시장치(100)는, 액정표시장치(LCD: Liquid Crystal Display) 또는 유기발광표시장치(Organic Light Emitting Display) 등일 수 있다. 하지만, 표시장치(100)는, 그 종류에 관계없이, 표시패널(110)에 정의된 다수의 화소 각각에는 적어도 하나의 트랜지스터가 반드시 배치될 수 있다.

한편, 각 화소에 배치된 트랜지스터는, 공정상의 이물 발생 등으로 인하여 단락(Short) 또는 회로적 단선(Disconnection) 등이 발생하여, 아예 동작하지 않거나 오동작하는 문제가 발생할 수 있다. 이 경우, 해당 화소는 휘점화 또는 암점화가 되어 불량 화소가 된다.

이에, 각 화소에 배치된 트랜지스터(특히, 채널)에 공정상의 이물이 생겨, 해당 화소가 휘점화가 된 화소 불량이 발생한 경우, 레이저 커팅(Laser Cutting) 공정을 통해 트랜지스터의 소스 도체화부과 드레인 도체화부 등 적어도 하나를 커팅시켜 리페어(Repair) 처리를 할 수 있다.

이 경우, 리페어 처리된 트랜지스터는 스위칭 동작을 하지 않아 해당 화소가 암점화가 되어 육안으로 잘 보이지 않게 해준다.

이러한 리페어 처리를 정확하게 하기 위해서는, 트랜지스터의 소스 도체화부 및/또는 드레인 도체화부 등의 커팅 포인트(CP: Cutting Point)로 레이저(Laser)를 정확하게 조사하는 것이 필요하다.

한편, 이러한 리페어 처리는, 휘점화가 된 불량 화소를 암점화 시켜 아예 화소로서 역할을 하지 못하도록 하는 방식이다.

따라서, 리페어 처리가 아무리 정확히 잘 되었더라도, 리페어 처리가 된 화소의 개수가 많아지게 되면, 표시패널(110)의 화질이 심각하게 저하된다.

이에, 화소 내 트랜지스터를 2개 이상의 서브 트랜지스터(Sub-Transistor)로 구성함으로써, 하나의 서브 트랜지스터가 문제가 생기더라도 나머지 서브 트랜지스터를 통해 해당 화소가 정상 화소처럼 동작해주도록 해주는 리던던시 구조(Redundancy Structure) 설계가 제안되고 있다.

이러한 리던던시 구조를 갖는 화소에 대한 리페어 처리를 정확하게 하기 위해서는, 문제가 생긴 하나의 서브 트랜지스터의 소스 도체화부 및/또는 드레인 도체화부 등의 커팅 포인트를 정확하게 커팅하는 것이 무엇보다 중요하다.

전술한 바와 같이, 리던던시 구조의 설계 유무와 관계없이, 트랜지스터의 정확한 리페어 처리를 위해서는, 주변의 회로부 등에 손상을 끼치지 않고, 정해진 커팅 포인트에서 커팅 처리가 정확하게 이루어지는 것이 무엇보다 중요하다.

한편, 요즈음, 트랜지스터의 채널(Channel) 생성과 관련된 반도체 물질로서 IGZO(Indium Gallium Zinc Oxide) 등의 금속 산화물 반도체 물질을 사용하는 옥사이드 박막 트랜지스터(Oxide Thin Film Transistor)가 개발되고 있다. 이러한 옥사이드 박막 트랜지스터에서는, IGZO 등의 금속 산화물 반도체 물질이 도체화 되어 소스 도체화부, 드레인 도체화부가 형성되기 때문에, 리페어 처리를 위한 커팅 포인트에 해당하는 소스 도체화부 및/또는 드레인 도체화부 등이 리페어 장비에서 비전 인식이 되지 않아 커팅 포인트를 알 수 없어 리페어가 불가능한 문제점이 있다.

따라서, 본 발명은, 리페어 장비를 이용하여 비전 인식이 불가능한 물질로 소스 도체화부와 드레인 도체화부가 형성된 트랜지스터에 대한 리페어를 가능하게 하는 리페어 구조를 개시한다. 여기서, 리페어(Repair)는, 제품 출하 이전에 패널 제작 공정 시에 이루어질 수도 있고, 제품 출하 이후에 고객으로부터 애프터 서비스 요청에 따라 이루어질 수도 있다.

본 발명의 리페어 구조는, 리페어 장비를 이용하여 비전 인식이 불가능한 물질로 이루어진 소스 도체화부와 드레인 도체화부가 형성된 트랜지스터에 대한 리페어를 가능하게 하기 위하여, 비전 인식이 가능한 물질로 이루어진 주변의 패턴(들)에 커팅 포인트를 가이드 해주는 가이드 마커(Guide Marker)가 형성된 것을 의미한다.

아래에서는, 도 2 내지 도 15를 참조하여, 표시장치(100)가 유기발광표시장치인 경우, 리던던시 구조로 설계되지 않은 트랜지스터에 대한 리페어 구조와, 리던던시 구조로 설계된 트랜지스터에 대한 리페어 구조를 설명한다. 이어서, 도 16 내지 도 19를 참조하여, 표시장치(100)가 액정표시장치인 경우, 리던던시 구조로 설계되지 않은 트랜지스터에 대한 리페어 구조와, 리던던시 구조로 설계된 트랜지스터에 대한 리페어 구조를 설명한다.

도 2는 실시예들이 적용되는 표시장치(100)가 유기발광표시장치인 경우, 화소의 등가회로도를 예시적으로 나타낸 도면이다.

도 2를 참조하면, 실시예들이 적용되는 표시장치(100)가 유기발광표시장치인 경우, 각 화소는, 일 예로, 유기발광다이오드(OLED)와, 구동전압(VDD)을 공급받고 유기발광다이오드(OLED)를 구동시키기 위한 구동 트랜지스터(DT)와, 게이트 라인(GLj)을 통해 공급된 스캔 신호(SCAN)에 의해 제어되며 기준전압(Vref: Reference Voltage)이 공급되는 기준전압 라인(RVL: Reference Voltage Line)과 구동 트랜지스터(DT)의 제1노드(N1) 사이에 연결되는 센서 트랜지스터(SENT: Sensor Transistor)과, 게이트 라인(GLj)을 통해 공급된 스캔 신호(SCAN)에 의해 제어되며 데이터 라인(DLi)과 구동 트랜지스터(DT)의 제2노드(N2) 사이에 연결되는 스위칭 트랜지스터(SWT: Switching Transistor)와, 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 연결되는 스토리지 캐패시터(Cstg: Storage Capacitor) 등을 포함한다.

위에서 언급한 3개의 트랜지스터(DT, SWT, SENT)는, N 타입을 예로 든 것으로서, P 타입으로도 설계할 수 있다. 따라서, 아래에서, 언급하는 소스 도체화부는 드레인 도체화부로도 해석될 수 있고, 드레인 도체화부는 소스 도체화부로도 해석될 수 있을 것이다.

도 2에 도시된 화소 구조는, 3개의 트랜지스터(DT, SWT, SENT)와 1개의 캐패시터(Cstg)로 구성된 3T1C 화소 구조로서, 이는, 유기발광표시장치의 화소 구조의 일 예일 뿐, 이에 제한되지는 않는다. 예를 들어, 구동 트랜지스터(DT), 스위칭 트랜지스터(SWT) 및 스토리지 캐패시터(Cstg) 만으로 구성된 화소 구조, 또는 구동 트랜지스터(DT), 스위칭 트랜지스터(SWT), 센서 트랜지스터(SENT) 및 스토리지 캐패시터(Cstg) 뿐만 아니라, 적어도 하나의 트랜지스터 및/또는 적어도 하나의 캐패시터 등을 더 포함하여 화소 구조가 구성될 수도 있다. 아래에서는, 설명의 편의를 위해, 도 2에 예시된 화소 구조로 실시예들에 따른 리페어 구조를 설명한다.

또한, 실시예들에 따른 리페어 구조는, 도 2에 예시된 화소 구조에서 3개 트랜지스터(DT, SWT, SENT) 중 1개 또는 2개 또는 3개 모두에 적용될 수 있다. 아래에서는, 설명의 편의를 위해, 3개 트랜지스터(DT, SWT, SENT) 중 구동 트랜지스터(DT)에 대하여 리페어 구조를 적용하는 것을 예로 들어 설명한다.

도 3은 제1실시예에 따른 유기발광표시장치에서 표시패널(110)의 평면도이다.

도 3은 도 2의 화소 구조를 갖는 표시패널(110)의 평면도로서, i번째 데이터 라인(DLi)으로부터 데이터 전압을 공급받는 화소와 i+1번째 데이터 라인(DLi+1)으로부터 데이터 전압을 공급받는 화소를 나타낸 도면이다.

도 3을 참조하면, 도 2를 참조하여 설명한 바와 같이, 각 화소에는 3개의 트랜지스터(DT, SWT, SENT)와 1개의 스토리지 캐패시터(Cstg)가 배치되어 있다.

도 3을 참조하면, 구동 트랜지스터(DT) 및 센서 트랜지스터(SENT)의 소스 도체화부, 드레인 도체화부 및 채널은 하나의 반도체 층(300)에서 함께 형성된다.

구동 트랜지스터(DT) 및 센서 트랜지스터(SENT) 각각의 채널이 될 영역을 제외한 나머지 영역이 플라즈마 처리 또는 이온도핑 처리 등을 통해 도체화 되고, 도체화된 영역이 구동 트랜지스터(DT) 및 센서 트랜지스터(SENT) 각각의 소스 도체화부 및 드레인 도체화부로서 형성된다.

그리고, 스토리지 캐패시터(Cstg)를 형성하기 위한 2개의 플레이트(Plate; 제1플레이트와 제2플레이트) 중 제1플레이트도 반도체 층(300)에서 함께 형성된다. 즉, 구동 트랜지스터(DT)의 소스 도체화부와 센서 트랜지스터(SENT)의 소스 도체화부 사이에 도체화 된 영역은 스토리지 캐패시터(Cstg)를 형성하기 위한 2개의 플레이트(Plate; 제1플레이트와 제2플레이트) 중 제1플레이트가 된다. 따라서, 구동 트랜지스터(DT)의 소스 도체화부와, 센서 트랜지스터(SENT)의 소스 도체화부와, 스토리지 캐패시터(Cstg)의 제1플레이트는 모두 연결된 형태가 된다.

도 3을 참조하면, 구동 트랜지스터(DT)의 게이트 전극(310)은 구동 트랜지스터(DT)의 채널과 대응되는 위치에 형성된다.

또한, 구동 트랜지스터(DT)의 게이트 전극(310)은 컨택홀을 통해 스토리지 캐패시터(Cstg)를 형성하기 위한 제2플레이트(320)와 연결된다.

한편, 구동 트랜지스터(DT)의 소스 도체화부, 센서 트랜지스터(SENT)의 소스 도체화부, 스토리지 캐패시터(Cstg)의 제1플레이트가 모두 연결된 지점에서, 유기발광다이오드(OLED)의 제1전극(330, 예: 애노드 전극)도 연결된다.

한편, 각 화소에는, 평탄화, 보호 등의 역할을 하는 오버코트 층(Over Coat Layer, 340)과, 빛 가림 등의 용도를 갖는 쉴드층(Shield Layer, 350)이 더 형성되어 있을 수 있다.

아래에서는, 구동 트랜지스터(DT)에 대한 리페어 처리를 위한 리페어 구조를 설명한다.

도 4는 제1실시예에 따른 표시패널(110)에서 트랜지스터(400)가 배치된 영역의 확대도이다.

도 4를 참조하면, 표시패널(110)의 각 화소에는, 비전 불인식 물질로 이루어진 소스 도체화부(420) 및 드레인 도체화부(410)와, 비전 인식 물질로 이루어진 게이트 전극부(310)로 구성된 트랜지스터(400)가 배치될 수 있다. 여기서, 트랜지스터(400)는 구동 트랜지스터(DT)에 해당한다.

위에서 언급한 "비전 불인식 물질"은 리페어 장비에 의해 비전 인식(Vision-Based Recognition)이 불가능한 물질을 의미하고, "비전 인식 물질"은 리페어 장비에 의해 비전 인식이 가능한 물질을 의미한다.

리페어 장비의 경우, 투명 전극 물질은 비전 인식이 되지 않는다. 또한, 투명 전극 물질이 아니더라도, 즉, 반투명 전극 물질 또는 불투명 전극 물질이더라도, 얇게 형성된 경우, 비전 인식이 불가능하다.

따라서, 비전 불인식 물질은, 일 예로, 투명 전극(Transparent Electrode) 물질 또는 박막 불투명 전극 물질 또는 박막 반투명 전극 물질 등일 수 있다.

비전 불인식 물질은, 일 예로, 금속 산화물 반도체 물질 등일 수 있다.

이러한 비전 불인식 물질은, 일 예로, 인듐-옥사이드(Indium-Oxide) 계열 물질, 인듐-옥사이드(Indium-Oxide) 계열 물질, 징크-옥사이드(Zinc-Oxide) 계열 물질, 또는 인듐을 포함하는 징크-옥사이드 계열 물질 등일 수 있다. 더 구체적으로는, IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ITO(Indium Tin Oxide) 등이 포함될 수 있다.

도 5를 참조하여, 트랜지스터(400)에 대하여 더욱 상세하게 설명한다.

도 5는 제1실시예에 따른 표시패널(110)의 트랜지스터(400)의 드레인 도체화부(410), 소스 도체화부(420) 및 채널(CH)이 함께 형성된 일체형 바디(500)를 나타낸 도면이다.

도 5를 참조하면, 트랜지스터(400)의 드레인 도체화부(410) 및 소스 도체화부(420), 그리고, 채널(CH)은, 비전 불인식 물질에 해당하는 반도체 물질로 이루어진 일체형 바디(Body, 500)에 함께 형성된다.

트랜지스터(400)의 드레인 도체화부(410) 및 소스 도체화부(420)는, 일체형 바디(500)가 도체화 된 영역에 형성될 수 있다. 여기서, 일체형 바디(500)는, 도 3에서의 반도체 층(300)을 다르게 기재한 용어이다.

도 5를 참조하면, 일체형 바디(500)가 도체화 되지 않은 영역에는 트랜지스터(400)의 채널(CH)이 형성된다.

트랜지스터(400)의 드레인 도체화부(410) 및 소스 도체화부(420)는, 일 예로, 금속 산화물 반도체 물질(예: IGZO 등)로 이루어진 일체형 바디(500)가 플라즈마 처리 또는 이온도핑 처리에 따라 도체화 되어 형성될 수 있다.

한편, 도 4 및 도 5를 참조하여 설명한 트랜지스터(400)에 이물(들)이 생겨 화소 불량이 발생한 경우, 레이저 커팅 공정을 통해, 드레인 도체화부(410) 및 소스 도체화부(420) 중 적어도 하나를 커팅시키는 리페어 처리를 할 수 있다.

따라서, 도 4를 참조하면, 트랜지스터(400)의 드레인 도체화부(410) 및 소스 도체화부(420)가 리페어 처리를 위한 커팅 포인트(CP, CP')이다. 물론, 드레인 도체화부(410)만이 커팅 포인트(CP')일 수도 있고, 소스 도체화부(420)만이 커팅 포인트(CP)일 수도 있다.

만약, 도 4에 도시된 트랜지스터(400)가 배치된 화소에서 화소 불량이 발생한 것으로 확인되어, 커팅 포인트(CP, CP')를 확인하기 위해, 리페어 장비로 해당 화소의 영역에 대한 비전 인식을 하게 되면, 커팅 포인트(CP, CP')에 형성되어 있는 소스 도체화부(420)가 비전 불인식 물질로 이루어져 있기 때문에, 소스 도체화부(420)를 확인할 수 없다. 즉, 커팅 처리를 해야 하는 커팅 포인트(CP, CP')가 어디인지 알 수 없다. 이 경우, 커팅 처리를 통한 리페어 처리가 불가능해진다.

도 6은 제1실시예에 따른 표시패널(110)에서 트랜지스터(400)가 배치된 영역에 대한 비전 인식 결과를 나타낸 도면이다.

도 6을 참조하면, 전술한 바와 같이, 트랜지스터(400)의 드레인 도체화부(410) 및 소스 도체화부(420)는 비전 불인식 물질로 이루어져 있기 때문에, 비전 인식 결과 보이지 않는다. 따라서, 리페어 처리를 위한 커팅 포인트(CP, CP')의 확인이 불가능하여, 리페어 처리도 불가능하다.

이에, 제1실시예는, 비전 불인식 물질로 이루어진 드레인 도체화부(410) 및 소스 도체화부(420) 중 적어도 하나의 커팅 처리를 위해, 비전 불인식 물질로 이루어진 드레인 도체화부(410) 및 소스 도체화부(420) 중 적어도 하나의 주변에 위치하고 비전 인식 물질로 이루어진 패턴(Pattern)에, 커팅 포인트를 가이드해주기 위한 적어도 하나의 가이드 마커(Guide Marker)가 형성되어 있는 리페어 구조를 갖는다. 즉, 리페어 구조의 원리는, 보이지는 않는 것의 커팅 포인트를 보이는 것을 이용하여 알려주는 것이다.

비전 불인식 물질로 이루어진 드레인 도체화부(410) 및 소스 도체화부(420) 중 적어도 하나의 주변에 위치하고 비전 인식 물질로 이루어진 패턴(Pattern)은, 표시패널(110) 및 화소 구조의 설계에 따라 달라질 수 있으며, 트랜지스터 종류(DT, SENT, SWT)에 따라 달라질 수 있다.

비전 불인식 물질로 이루어진 드레인 도체화부(410) 및 소스 도체화부(420) 중 적어도 하나의 주변에 위치하고 비전 인식 물질로 이루어진 패턴(Pattern) 각각은, 일 예로, 신호라인, 게이트 전극부(310) 및 캐패시터의 제1플레이트(320) 등 중 하나일 수 있다.

이러한 리페어 구조의 두 가지 예를 도 7과 도 8을 참조하여 설명한다. 단, 도 및 도 8에서는, 설명의 편의를 위해, 소스 도체화부(420)에만 커팅 포인트(CP)가 있고, 이 커팅 포인트(CP)를 가이드 해주기 위한 적어도 하나의 가이드 마커가 소스 도체화부(420)의 주변에만 형성된 것으로 가정한다. 그렇지만, 드레인 도체화부(410)에 커팅 포인트(CP')가 있을 수 있고, 이 커팅 포인트(CP')를 가이드 해주기 위한 적어도 하나의 가이드 마커가 드레인 도체화부(410)의 주변에 형성될 수도 있다. 경우에 따라서, 소스 도체화부(420)와 드레인 도체화부(410) 각각에 커팅 포인트(CP, CP')가 모두 있고, 소스 도체화부(420) 및 드레인 도체화부(410) 각각의 주변에 각 커팅 포인트(CP, CP')를 가이드 해주기 위한 적어도 하나의 가이드 마커가 모두 형성되어 있을 수도 있다.

도 7은 제1실시예에 따른 표시패널(110)에서, 트랜지스터(400)에 대한 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.

도 7의 (a)를 참조하면, 비전 불인식 물질로 이루어진 소스 도체화부(420) 및 드레인 도체화부(410)와, 비전 인식 물질로 이루어진 게이트 전극부(310)로 구성된 트랜지스터(400)가 배치된 영역에서, 소스 도체화부(420)의 주변에 위치하고 비전 인식 물질로 이루어진 패턴(도 7의 예시에서는, 게이트 전극(310))에 1쌍의 가이드 마커(710, 720)가 소스 도체화부(420)의 방향으로 돌출되어 형성되어 있다.

더욱 상세하게 설명하면, 도 7의 (a)를 참조하면, 소스 도체화부(420) 또는 드레인 도체화부(410)와 교차하여 다른 층에 형성되어 있고 비전 인식 물질로 이루어진 하나의 패턴(310)의 두 지점에 1쌍의 가이드 마커(710, 720)가 돌출되어 형성될 수 있다.

도 7의 (a)를 참조하면, 소스 도체화부(420)와 교차하는 방향으로 다른 층에 형성되어 있고 비전 인식 물질로 이루어진 하나의 패턴(310)의 두 지점에 형성된 1쌍의 가이드 마커(710, 720) 사이에는 소스 도체화부(420)가 위치한다.

소스 도체화부(420)와 교차하는 방향으로 다른 층에 형성되어 있고 비전 인식 물질로 이루어진 하나의 패턴(310)은, 도 7의 (a)에서와 같이, 게이트 전극부(310)일 수 있으며, 이뿐만 아니라, 화소 구조, 표시패널(110)의 설계 구조에 따라, 신호라인 및 캐패시터의 제1플레이트(320) 등 중 하나일 수도 있다. 여기서, 신호라인은 일 예로, 데이터 라인(DL), 게이트 라인(GL), 구동전압 라인(DVL), 기준전압 라인(RVL) 등 중 하나일 수 있다.

도 7의 (b)를 참조하면, 리페어 장비를 이용한 비전 인식 결과, 비전 인식 물질로 이루어진 하나의 패턴(310)에 형성된 1쌍의 가이드 마커(710, 720)는 확인이 된다.

따라서, 레이저 커팅 장비를 이용하여, 비전 인식 물질로 이루어진 하나의 패턴(310)에 형성된 1쌍의 가이드 마커(710, 720) 사이를 커팅한다. 즉, 비전 인식 물질로 이루어진 하나의 패턴(310)에 형성된 1쌍의 가이드 마커(710, 720)의 도움을 받아, 비전 불인식 물질로 이루어진 소스 도체화부(420)를 커팅한다.

즉, 비전 불인식 물질로 이루어진 소스 도체화부(420)의 주변에 위치하고 비전 인식 물질로 이루어진 하나의 패턴(310)에 2개의 가이드 마커(710, 720)를 돌출시켜 형성하되, 비전 불인식 물질로 이루어진 소스 도체화부(420)의 양측방향에 하나씩 돌출시켜 형상함으로써, 커팅 위치와 커팅 길이를 동시에 알려줄 수 있다.

이와 같이, 커팅 처리가 완료된 화소에서, 트랜지스터(400)는, 도 7의 (b)에 도시된 바와 같이, 비전 불인식 물질로 이루어진 소스 도체화부(420)의 주변에 위치하고 비전 인식 물질로 이루어진 하나의 패턴(310)의 두 지점에 리페어 포인트(Repair Point)를 가이드 해주기 위해 형성된 1쌍의 가이드 마커(710, 720) 사이에 위치한 소스 도체화부(420)가 커팅되어 있다.

도 8은 제1실시예에 따른 표시패널(110)에서, 트랜지스터(400)에 대한 다른 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.

도 8의 (a)를 참조하면, 제1실시예에 따른 표시패널(110)에 각 화소에 배치된 트랜지스터(400)에서는, 소스 도체화부(420)와 다른 층에 비전 인식 물질로 형성되어 있는 하나의 패턴(도 8의 (a)에서는 스토리지 캐패시터(Cstg)를 형성하기 위한 제1플레이트(320))에 1개의 가이드 마커(800)가 돌출되어 형성되어 있을 수 있다.

도 8의 (a)를 참조하면, 소스 도체화부(420)와 다른 층에 비전 인식 물질로 형성되어 있는 하나의 패턴(320)에 1개의 가이드 마커(800)가 돌출되어 형성된 위치는, 소스 도체화부(420)의 위치와 대응될 수 있다.

도 8의 (a)를 참조하면, 가이드 마커(800)가 돌출된 폭(W)은, 소스 도체화부(420)의 폭에 대응될 수 있고, 주변의 다른 패턴(들)에 손상을 줄 정도로 넓으면 안 된다.

소스 도체화부(420)와 다른 층에 비전 인식 물질로 형성되어 있는 하나의 패턴(320)은, 도 8의 (a)의 경우, 캐패시터(Cstg)의 제1플레이트(320)이나, 경우에 따라서는, 신호라인, 게이트 전극부(310) 등 중 하나일 수 있다. 여기서, 신호라인은 일 예로, 데이터 라인(DL), 게이트 라인(GL), 구동전압 라인(DVL), 기준전압 라인(RVL) 등 중 하나일 수 있다.

도 8의 (b)를 참조하면, 리페어 장비를 이용한 비전 인식 결과, 비전 인식 물질로 이루어진 하나의 패턴(320)에 형성된 1개의 가이드 마커(800)는 확인이 될 수 있다.

따라서, 레이저 커팅 장비를 이용하여, 비전 인식 물질로 이루어진 하나의 패턴(320)에 형성된 1개의 가이드 마커(800)의 의 도움을 받아, 비전 불인식 물질로 이루어진 소스 도체화부(420)를 커팅한다.

즉, 비전 불인식 물질로 이루어진 소스 도체화부(420)의 주변에 위치하고 비전 인식 물질로 이루어진 하나의 패턴(320)에 1개의 가이드 마커(800)를 돌출시켜 형성하되, 비전 불인식 물질로 이루어진 소스 도체화부(420)의 폭과 대응되는 폭으로 돌출시켜 형상함으로써, 커팅 위치와 커팅 길이를 동시에 알려줄 수 있다.

이와 같이, 커팅 처리가 완료된 화소에서, 트랜지스터(400)는, 도 8의 (b)에 도시된 바와 같이, 비전 불인식 물질로 이루어진 소스 도체화부(420)의 주변에 위치하고 비전 인식 물질로 이루어진 하나의 패턴(320)에 돌출되어 형성된 가이드 마커(800)의 위치와 대응되는 위치에 있는 소스 도체화부(420)가 커팅되어 있을 수 있다.

이상에서는, 표시장치(100)가 유기발광표시장치인 경우, 리던던시 구조로 설계되지 않은 트랜지스터(400)에 대한 리페어 구조로서, 비전 불인식 물질로 이루어진 소스 도체화부 및/또는 드레인 도체화부를 커팅하기 위하여, 주변에 위치하고 비전 인식 물질로 이루어진 패턴에 적어도 하나의 가이드 마커를 돌출시켜 형성해둔 구조와, 이를 이용한 리페어 처리 및 그 결과에 따른 표시장치(100)에 대하여 설명하였다.

아래에서는, 표시장치(100)가 유기발광표시장치인 경우, 리던던시 구조로 설계된 트랜지스터에 대한 리페어 구조와, 이를 이용한 리페어 처리 및 그 결과에 따른 표시장치(100)에 대하여 설명한다.

도 9는 표시장치(100)가 유기발광표시장인 경우, 제2실시예에 따른 표시장치(100)에서 표시패널(110)의 평면도이다.

도 9에 도시된 표시패널(110)은, 구동 트랜지스터(DT)가 리던던시 구조로 설계된 것을 제외하고는, 도 3에 도시된 표시패널(110)과 동일한 구조를 갖는다.

도 9는 i번째 데이터 라인(DLi)으로부터 데이터 전압을 공급받는 화소와 i+1번째 데이터 라인(DLi+1)으로부터 데이터 전압을 공급받는 화소를 나타낸 도면이다.

도 9를 참조하면, 각 화소에는 3개의 트랜지스터(DT, SWT, SENT)와 1개의 스토리지 캐패시터(Cstg)가 배치되어 있다.

도 9를 참조하면, 구동 트랜지스터(DT) 및 센서 트랜지스터(SENT)의 소스 도체화부, 드레인 도체화부 및 채널은 하나의 반도체 층(800)에서 함께 형성된다.

도 9를 참조하면, 구동 트랜지스터(DT)의 게이트 전극(810)은 구동 트랜지스터(DT)의 채널과 대응되는 위치에 형성된다.

또한, 구동 트랜지스터(DT)의 게이트 전극(310)은 컨택홀을 통해 스토리지 캐패시터(Cstg)를 형성하기 위한 제2플레이트(820)와 연결된다.

한편, 구동 트랜지스터(DT)의 소스 도체화부, 센서 트랜지스터(SENT)의 소스 도체화부, 스토리지 캐패시터(Cstg)의 제1플레이트가 모두 연결된 지점에서, 유기발광다이오드(OLED)의 제1전극(830, 예: 애노드 전극)도 연결된다.

한편, 각 화소에는, 평탄화, 보호 등의 역할을 하는 오버코트 층(Over Coat Layer, 840)과, 빛 가림 등의 용도를 갖는 쉴드층(Shield Layer, 850)이 더 형성되어 있을 수 있다.

도 10은 제2실시예에 따른 표시패널(110)에서 리던던시 구조를 갖는 트랜지스터(1000)가 배치된 영역의 확대도와 트랜지스터(1000)의 등가회로도이다.

도 10의 (a)를 참조하면, 구동 트랜지스터(DT)인 트랜지스터(1000)는 2개의 서브 트랜지스터(DT1, DT2)가 병렬로 연결된 리던던시 구조를 갖는다(TR=TR1//TR2).

도 10의 (b)를 참조하면, 리던던시 구조를 갖는 트랜지스터(1000)에서, 소스 도체화부(1020)는, 소스 도체화부 몸통부(1023)과, 이로부터 연결된 제1 소스 도체화부(1021) 및 제2 소스 도체화부(1022)로 이루어져 있다.

도 10의 (b)를 참조하면, 리던던시 구조를 갖는 트랜지스터(100)에서, 드레인 도체화부(1010)는, 드레인 도체화부 몸통부(1013)와, 이로부터 연결된 제1 드레인 도체화부(1011) 및 제2 드레인 도체화부(1012)로 이루어져 있다.

도 10의 (b)를 참조하면, 리던던시 구조를 갖는 트랜지스터(100)에서, 게이트 전극부(810)는, 제1 소스 도체화부(1021)와 제1 드레인 도체화부(1011) 사이와 제2 소스 도체화부(1022)와 제2 드레인 도체화부(1012) 사이에 공통으로 형성된다.

즉, 게이트 전극부(810)는 게이트 전극 몸통부(1033), 이와 연결된 제1 게이트 전극부(1031)와 제2 게이트 전극부(1032)로 이루어지고, 제1 게이트 전극부(1031)는 제1 소스 도체화부(1021)와 제1 드레인 도체화부(1011) 사이에 형성되고, 제2 게이트 전극부(1032)는 제2 소스 도체화부(1022)와 제2 드레인 도체화부(1012) 사이에 형성된다.

따라서, 트랜지스터(1000)는, 제1 소스 도체화부(1021), 제1 드레인 도체화부(1011) 및 제1 게이트 전극부(1031)로 이루어진 제1 서브 트랜지스터(TR1)와, 제2 소스 도체화부(1022), 제2 드레인 도체화부(1012) 및 제2 게이트 전극부(1032)로 이루어진 제2 서브 트랜지스터(TR2)가 병렬로 연결된 리던던시 구조를 갖는다.

이러한 리던던시 구조를 갖는 트랜지스터(1000)에 대한 리페어 구조에 대하여 설명한다.

도 10의 (b)를 참조하면, 트랜지스터(1000)에서, 제1 서브 트랜지스터(TR1)의 문제 발생 시 리페어 처리를 위한 커팅 포인트(CP1)는, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)일 수 있다. 경우에 따라서, 제1 서브 트랜지스터(TR1)의 제1 드레인 도체화부(1011)일 수도 있다.

또한, 트랜지스터(1000)에서, 제2 서브 트랜지스터(TR2)의 문제 발생 시 리페어 처리를 위한 커팅 포인트(CP2)는, 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)일 수 있다. 경우에 따라서, 제2 서브 트랜지스터(TR1)의 제2 드레인 도체화부(1012)일 수도 있다.

도 10의 (b)에 도시된 바와 같이, 리던던시 구조를 갖는 트랜지스터(1000)에 대한 리페어 처리를 위하여, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021) 또는 제1 드레인 도체화부(1011)의 주변에 위치하고 비전 인식 물질로 이루어진 적어도 하나의 패턴에 적어도 하나의 가이드 마커가 돌출되어 형성되고, 동시에, 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022) 또는 제2 드레인 도체화부(1012)의 주변에 위치하고 비전 인식 물질로 이루어진 적어도 하나의 패턴에 적어도 하나의 가이드 마커가 돌출되어 형성된다. 이러한 리페어 구조는, 도 13 내지 도 15를 참조하여 더욱 상세하게 설명한다.

도 11은 제2실시예에 따른 표시패널(110)의 트랜지스터(1000)에서 소스 도체화부(1020), 드레인 도체화부(1010) 및 채널(CH1, CH2)이 함께 형성된 일체형 바디(1100)를 나타낸 도면이다.

도 11을 참조하면, 트랜지스터(1000)에서 소스 도체화부(1020), 드레인 도체화부(1010) 및 채널(CH1, CH2)은, 비전 불인식 물질에 해당하는 반도체 물질로 이루어진 일체형 바디(1100)에 함께 형성된다.

소스 도체화부(1020) 및 드레인 도체화부(1010)는 일체형 바디(1100)에서 도체화 된 영역에 형성될 수 있다. 여기서, 일체형 바디(1100)는, 도 8에서의 반도체 층(800)을 다르게 기재한 용어이다.

일체형 바디(1100)에서 도체화 되지 않은 영역은 트랜지스터(1000)의 2개의 채널(CH1, CH2)이 된다.

트랜지스터(1000)의 드레인 도체화부(1010) 및 소스 도체화부(1020)는, 일 예로, 금속 산화물 반도체 물질(예: IGZO 등)로 이루어진 일체형 바디(1100)가 플라즈마 처리 또는 이온도핑 처리에 따라 도체화 되어 형성될 수 있다.

한편, 도 10 및 도 11을 참조하여 설명한 트랜지스터(1000)를 이루는 제1 서브 트랜지스터(TR1)과 제2 서브 트랜지스터(TR2) 중 어느 하나에 이물(들)이 생겨 화소 불량이 발생한 경우, 레이저 커팅 공정을 통해, 제1 서브 트랜지스터(TR1) 또는 제2 서브 트랜지스터(TR2)의 드레인 도체화부(1011 또는 1012) 및 소스 도체화부(1021 또는 1022) 중 적어도 하나를 커팅시키는 리페어 처리를 할 수 있다.

이와 관련하여, 도 10을 참조하면, 제1 서브 트랜지스터(TR1)의 제1 드레인 도체화부(1011) 및/또는 제1 소스 도체화부(1021)가 리페어 처리를 위한 커팅 포인트(CP1)이다. 제2 서브 트랜지스터(TR2)의 제2 드레인 도체화부(1012) 및/또는 제2 소스 도체화부(1022)가 리페어 처리를 위한 커팅 포인트(CP2)이다.

만약, 도 10에 도시된 바와 같이, 제1 서브 트랜지스터(TR1)과 제2 서브 트랜지스터(TR2)가 병렬로 연결된 리던던시 구조의 트랜지스터(1000)가 배치된 화소에서 화소 불량이 발생한 것으로 확인되어, 문제가 발생한 서브 트랜지스터(TR1 도는 TR2)와 관련된 커팅 포인트(CP1 또는 CP2)를 확인하기 위해, 리페어 장비로 해당 화소의 영역에 대한 비전 인식을 하게 되면, 커팅 포인트(CP1 또는 CP2)에 형성되어 있는 소스 도체화부(1021 또는 1022)가 비전 불인식 물질로 이루어져 있기 때문에, 소스 도체화부(1021 또는 1022)를 확인할 수 없다. 즉, 커팅 처리를 해야 하는 커팅 포인트(CP1 또는 CP2)가 어디인지 알 수 없다. 이 경우, 커팅 처리를 통한 리페어 처리가 불가능해진다.

도 12는 제2실시예에 따른 표시패널(110)에서 트랜지스터(1000)가 배치된 영역에 대한 비전 인식 결과를 나타낸 도면이다.

도 12를 참조하면, 전술한 바와 같이, 트랜지스터(1000)에서, 제1 드레인 도체화부(1011)와 제2 드레인 도체화부(1012)로 이루어진 드레인 도체화부(1010)와, 제1 소스 도체화부(1021)와 제2 소스 도체화부(1022)로 이루어진 소스 도체화부(1020)는 비전 불인식 물질로 이루어져 있기 때문에, 비전 인식 결과 보이지 않는다. 따라서, 리페어 처리를 위한 커팅 포인트(CP1, CP2)의 확인이 불가능하여, 리페어 처리도 불가능하다.

도 13은 제2실시예에 따른 표시패널(110)에서, 리던던시 구조를 갖는 트랜지스터(1000)에 대한 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.

도 13의 (a)를 참조하면, 일 예로, 소스 도체화부(1020)에서 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)와, 소스 도체화부(1020)에서 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)가 2개의 커팅 포인트(CP1, CP2)로 지정되어 있다.

제1 서브 트랜지스터(TR1)와 관련된 커팅 포인트(CP1)에서의 커팅 처리를 가이드 해주기 위하여, 즉, 비전 불인식 물질로 이루어진 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 커팅 처리를 가이드해주기 위하여, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 주변에 위치하고 비전 인식 물질로 이루어진 2개의 패턴(구동전압 라인(DVL), 제1플레이트(820)) 각각에 가이드 마커(1311, 1312)가 돌출되어 형성되어 있다. 즉, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴(DVL, 820) 각각에 가이드 마커(1311, 1312)가 돌출되어 형성되어 있다. 여기서, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴(DVL, 820)은, 구동전압 라인(DVL) 등의 신호라인과 스토리지 캐패시터의 제1플레이트(820)이다.

경우에 따라서는, 제1 서브 트랜지스터(TR1)의 제1 드레인 도체화부(1011)의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴(DVL, 810) 각각에 가이드 마커가 돌출되어 형성될 수도 있다. 여기서, 제1 서브 트랜지스터(TR1)의 제1 드레인 도체화부(1011)의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴(DVL, 810)은 구동전압 라인(DVL) 등의 신호라인과 게이트 전극부(810)일 수 있다.

제2 서브 트랜지스터(TR2)와 관련된 커팅 포인트(CP2)에서의 커팅 처리를 가이드 해주기 위하여, 즉, 비전 불인식 물질로 이루어진 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)의 커팅 처리를 가이드해주기 위하여, 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)의 주변에 위치하고 비전 인식 물질로 이루어진 1개의 패턴인 제1플레이트(820)에 가이드 마커(1321)가 제2 소스 도체화부(1022)의 폭과 대응되는 폭만큼 돌출되어 형성되어 있다.

경우에 따라서는, 제2 서브 트랜지스터(TR2)의 제2 드레인 도체화부(1012)의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴(810, DLi) 각각에 가이드 마커가 돌출되어 형성될 수도 있다. 여기서, 제2 서브 트랜지스터(TR2)의 제2 드레인 도체화부(1012)의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴(810, DLi)은, 게이트 전극부(810)와 데이터 라인(DLi)일 수 있다.

만약, 트랜지스터(1000)를 구성하는 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중에서 제1 서브 트랜지스터(TR1)에서 문제(이물 발생에 의한 단락 또는 단선)가 발생한 경우, 제1 서브 트랜지스터(TR1)와 관련된 커팅 포인트(CP1)에서의 커팅 처리를 수행하여 리페어를 해야 한다.

제1 서브 트랜지스터(TR1)와 관련된 커팅 포인트(CP1)에서의 커팅 처리를 하기 위하여, 즉, 비전 불인식 물질로 이루어진 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 커팅 처리를 위하여, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴(DVL, 820)에 돌출되어 형성된 2개의 가이드 마커(1311, 1312)를 보고, 2개의 가이드 마커(1311, 1312) 사이에 위치한 소스 도체화부(1020)의 제1 소스 도체화부(1021)를 커팅한다. 즉, 2개의 가이드 마커(1311, 1312)는 커팅 처리를 위한 커팅 위치와 커팅 길이를 가이드 해준다.

따라서, 도 13의 (b)에 도시된 바와 같이, 트랜지스터(1000)를 구성하는 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중에서 문제가 발생한 제1 서브 트랜지스터(TR1)에 대한 리페어 처리가 된 이후, 2개의 패턴 각각에 리페어 포인트(Repair Point)를 가이드 해주기 위해 형성된 가이드 마커(1311, 1312) 사이에 위치한 소스 도체화부(1020)의 제1 소스 도체화부(1021)(또는 드레인 도체화부(1010)의 제1 드레인 도체화부(1011))가 커팅(Cutting)되어 있다.

도 14는 제2실시예에 따른 표시패널(110)에서, 리던던시 구조를 갖는 트랜지스터(1000)에 대한 다른 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.

도 14의 (a)를 참조하면, 일 예로, 소스 도체화부(1020)에서 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)와, 소스 도체화부(1020)에서 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)가 2개의 커팅 포인트(CP1, CP2)로 지정되어 있다.

제1 서브 트랜지스터(TR1)와 관련된 커팅 포인트(CP1)에서의 커팅 처리를 가이드 해주기 위하여, 즉, 비전 불인식 물질로 이루어진 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 커팅 처리를 가이드해주기 위하여, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 주변에 위치하고 비전 인식 물질로 이루어진 1개의 패턴에 해당하는 스토리지 캐패시터의 제1플레이트(820)에 가이드 마커(1410)가 돌출되어 형성되어 있다.

즉, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 주변에 위치하고 비전 인식 물질로 이루어진 1개의 패턴에 해당하는 스토리지 캐패시터의 제1플레이트(820)에서, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 위치와 대응되어 가이드 마커(1410)가 돌출되어 형성되어 있다.

제2 서브 트랜지스터(TR2)와 관련된 커팅 포인트(CP2)에서의 커팅 처리를 가이드 해주기 위하여, 즉, 비전 불인식 물질로 이루어진 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)의 커팅 처리를 가이드해주기 위하여, 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)의 주변에 위치하고 비전 인식 물질로 이루어진 1개의 패턴인 제1플레이트(820)에 가이드 마커(1021)가 제2 소스 도체화부(1022)의 폭과 대응되는 폭만큼 돌출되어 형성되어 있다.

제1 서브 트랜지스터(TR1)와 관련된 커팅 포인트(CP1)에서의 커팅 처리를 하기 위하여, 즉, 비전 불인식 물질로 이루어진 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 커팅 처리를 위하여, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 주변에 위치하고 비전 인식 물질로 이루어진 1개의 패턴에 해당하는 스토리지 캐패시터의 제1플레이트(820)에서, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 위치와 대응되어 돌출되어 형성된 가이드 마커(1410)의 위치 및 그 돌출 폭을 보고, 트랜지스터(1000)를 구성하는 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)를 커팅한다. 즉, 2개의 가이드 마커(1410)는 커팅 처리를 위한 커팅 위치와 커팅 길이를 가이드 해준다.

따라서, 도 14의 (b)에 도시된 바와 같이, 트랜지스터(1000)를 구성하는 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중에서 문제가 발생한 제1 서브 트랜지스터(TR1)에 대한 리페어 처리가 된 이후, 1개의 패턴에 리페어 포인트(Repair Point)를 가이드 해주기 위해 형성된 가이드 마커(1410)에 위치한 소스 도체화부(1020)의 제1 소스 도체화부(1021)가 커팅(Cutting) 되어 있다.

도 15는 제2실시예에 따른 표시패널(110)에서, 리던던시 구조를 갖는 트랜지스터(1000)에 대한 또 다른 리페어 구조와 이를 이용한 리페어 처리 결과를 나타낸 도면이다.

도 15의 (a)를 참조하면, 일 예로, 소스 도체화부(1020)에서 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)와, 소스 도체화부(1020)에서 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)가 2개의 커팅 포인트(CP1, CP2)로 지정되어 있다.

제1 서브 트랜지스터(TR1)와 관련된 커팅 포인트(CP1)에서의 커팅 처리를 가이드 해주기 위하여, 즉, 비전 불인식 물질로 이루어진 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 커팅 처리를 가이드해주기 위하여, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1021)의 주변에 위치하고 비전 인식 물질로 이루어진 1개의 패턴에 해당하는 게이트 전극부(810)의 제1게이트 전극부(1031)에 2개의 가이드 마커(1511, 1512)가 돌출되어 형성되어 있다. 이때, 2개의 가이드 마커(1511, 1512)는 제1 소스 도체화부(1021)을 사이에 두고 돌출되어 형성된다.

제2 서브 트랜지스터(TR2)와 관련된 커팅 포인트(CP2)에서의 커팅 처리를 가이드 해주기 위하여, 즉, 비전 불인식 물질로 이루어진 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)의 커팅 처리를 가이드해주기 위하여, 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)의 주변에 위치하고 비전 인식 물질로 이루어진 1개의 패턴에 해당하는 게이트 전극부(810)의 제2게이트 전극부(1032)에 2개의 가이드 마커(1521, 1522)가 돌출되어 형성되어 있다. 이때, 2개의 가이드 마커(1521, 1522)는 제2 소스 도체화부(1022)를 사이에 두고 돌출되어 형성된다.

만약, 트랜지스터(1000)를 구성하는 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중에서 제2 서브 트랜지스터(TR2)에서 문제(이물 발생에 의한 단락 또는 단선)가 발생한 경우, 제2 서브 트랜지스터(TR2)와 관련된 커팅 포인트(CP2)에서의 커팅 처리를 수행하여 리페어를 해야 한다.

제2 서브 트랜지스터(TR1)와 관련된 커팅 포인트(CP2)에서의 커팅 처리를 하기 위하여, 즉, 비전 불인식 물질로 이루어진 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)의 커팅 처리를 위하여, 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)의 주변에 위치하고 비전 인식 물질로 이루어진 1개의 패턴에 해당하는 게이트 전극부(810)의 제2게이트 전극부(1032)에 돌출되어 형성된 2개의 가이드 마커(1521, 1522)의 위치 및 그 돌출 폭을 보고, 트랜지스터(1000)를 구성하는 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1022)를 커팅한다. 즉, 2개의 가이드 마커(1521, 1522)는 커팅 처리를 위한 커팅 위치와 커팅 길이를 가이드 해준다.

따라서, 도 15의 (b)에 도시된 바와 같이, 트랜지스터(1000)를 구성하는 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중에서 문제가 발생한 제2 서브 트랜지스터(TR2)에 대한 리페어 처리가 된 이후, 1개의 패턴에 리페어 포인트(Repair Point)를 가이드 해주기 위해 형성된 2개의 가이드 마커(1521, 1522)에 위치한 소스 도체화부(1020)의 제2 소스 도체화부(1022)가 커팅(Cutting) 되어 있다.

이상에서는, 표시장치(100)가 유기발광표시장치인 경우에 대한 리페어 구조를 설명하였다. 아래에서는, 표시장치(100)가 액정표시장치인 경우에 대하여, 리던던시 구조로 설계되지 않은 트랜지스터와 리던던시 구조로 설계된 트랜지스터 각각에 대한 리페어 구조를 설명한다.

도 16은 표시장치(100)가 액정표시장치인 경우, 제3실시예에 따른 액정표시장치에서 표시패널(110)을 나타낸 도면이고, 도 17은 제3실시예에 따른 표시패널(110)에서 리던던시 구조로 설계되지 않은 트랜지스터(TR)가 배치된 영역의 확대도이다.

도 16을 참조하면, 액정표시장치의 표시패널(110)에는 데이터 라인(DLi)과 게이트 라인(GLi)에 의해 정의되는 다수의 화소가 정의되고, 각 화소에는 적어도 하나의 트랜지스터(TR)가 배치된다.

도 16 및 도 17을 참조하면, 각 화소에 배치된 적어도 하나의 트랜지스터(TR)의 게이트 전극부(1730)는 게이트 라인(GLj)에 연결되고, 소스 도체화부(1710)는 데이터 라인(DLi)에 연결되며, 드레인 도체화부(1720)는 화소 전극(1600)에 연결된다.

도 17을 참조하면, 트랜지스터(TR)에서, 소스 도체화부(1710), 드레인 도체화부(1720) 및 채널(CH)은 하나의 반도체 물질에서 함께 형성될 수 있다.

트랜지스터(TR)의 소스 도체화부(1710)와 드레인 도체화부(1720)는, 일체형 바디가 도체화 된 영역에 형성될 수 있다. 여기서, 일체형 바디는, 소스 도체화부(1710)에서 채널(CH)을 거쳐 드레인 도체화부(1720)까지의 구조물을 의미한다.

도 17을 참조하면, 일체형 바디가 도체화 되지 않은 영역에는 트랜지스터(TR)의 채널(CH)이 형성된다.

일 예로, 트랜지스터(TR)의 소스 도체화부(1710)와 드레인 도체화부(1720)는, 금속 산화물 반도체 물질(예: IGZO 등)로 이루어진 일체형 바디가 플라즈마 처리 또는 이온도핑 처리에 따라 도체화 되어 형성될 수 있다.

한편, 금속 산화물 반도체 물질(예: IGZO 등)은, 리페어 장비에 의해 비전 인식이 되지 않는 비전 불인식 물질이다. 하지만, 트랜지스터(TR)의 소스 도체화부(1710)와 드레인 도체화부(1720)의 주변에 위치한 데이터 라인(DLi), 게이트 라인(GLj), 게이트 전극부(1730) 등은 비전 인식 물질로 되어 있다.

도 16 및 도 17을 참조하면, 트랜지스터(TR)에 이물 등이 발생한 경우, 해당 화소의 리페어 처리를 위해, 트랜지스터(TR)의 소스 도체화부(1710) 및/또는 드레인 도체화부(1720)를 커팅해야만 한다.

도 17은, 트랜지스터(TR)의 소스 도체화부(1710)가 커팅 포인트(CP)인 경우를 도시한 것이다. 경우에 따라서는, 트랜지스터(TR)의 드레인 도체화부(1720)가 커팅 포인트(CP')일 수도 있다.

도 17을 참조하면, 해당 화소의 리페어를 대비하여, 트랜지스터(TR)에서 비전 불인식 물질로 이루어진 소스 도체화부(1710)의 주변에 위치하고 비전 인식 물질로 이루어진 게이트 전극부(1730)에 2개의 가이드 마커(1741, 1742)가 돌출되어 형성되어 있을 수 있다. 여기서, 2개의 가이드 마커(1741, 1742)는 비전 불인식 물질로 이루어진 소스 도체화부(1710)를 사이에 두고 돌출되어 형성될 수 있다.

한편, 해당 화소의 리페어를 대비하여, 트랜지스터(TR)에서 비전 불인식 물질로 이루어진 드레인 도체화부(1720)의 주변에 위치하고 비전 인식 물질로 이루어진 게이트 전극부(1730)에 2개의 가이드 마커(1751, 1752)가 돌출되어 형성되어 있을 수 있다.

도 17을 참조하면, 트랜지스터(TR)에 이물 등이 발생한 경우, 해당 화소의 리페어가 이루어진 이후, 트랜지스터(TR)에서 비전 불인식 물질로 이루어진 소스 도체화부(1710)가 커팅되어 있으며, 그 주변에는, 비전 인식 물질로 이루어진 게이트 전극부(1730)에 2개의 가이드 마커(1741, 1742)가 돌출되어 형성되어 있을 수 있다. 여기서, 2개의 가이드 마커(1741, 1742)는 비전 불인식 물질로 이루어진 소스 도체화부(1710)를 사이에 두고 돌출되어 형성될 수 있다.

도 18은 제4실시예에 따른 액정표시장치에서 표시패널(110)을 나타낸 도면이고, 도 19는 제4실시예에 따른 표시패널(110)에서 리던던시 구조를 갖는 트랜지스터(TR)가 배치된 영역의 확대도이다.

도 18 및 도 19를 참조하면, 리던던시 구조를 갖는 트랜지스터(TR)는, 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2)가 병렬로 연결된 구조를 갖는다.

트랜지스터(TR)의 소스 도체화부(1910)는, 소스 도체화부 몸통부(1913), 이와 연결된 제1 소스 도체화부(1911)와 제2 소스 도체화부(1912)로 이루어져 있다.

트랜지스터(TR)의 드레인 도체화부(1920)는, 드레인 도체화부 몸통부(1923), 이와 연결된 제1 드레인 도체화부(1921)와 제2 드레인 도체화부(1922)로 이루어져 있다.

게이트 전극부(1930)는 제1 소스 도체화부(1911)와 제1 드레인 도체화부(1921) 사이와, 제2 소스 도체화부(1912)와 제2 드레인 도체화부(1922) 사이에 동시에 형성되고, 이에 따라, 제1 소스 도체화부(1911)와 제1 드레인 도체화부(1921) 사이와, 제2 소스 도체화부(1912)와 제2 드레인 도체화부(1922) 사이에 2개의 채널(CH1, CH2)이 각각 형성될 수 있다.

제1 소스 도체화부(1911) 및 제1 드레인 도체화부(1921), 그리고 이 둘(1911, 1921) 사이에 형성된 게이트 전극부(1930)의 부분, 이와 대응되는 채널(CH1)은, 제1 서브 트랜지스터(TR1)에 해당한다.

제2 소스 도체화부(1912) 및 제2 드레인 도체화부(1922), 그리고 이 둘(1912, 1922) 사이에 형성된 게이트 전극부(1930)의 부분, 이와 대응되는 채널(CH2)은, 제2 서브 트랜지스터(TR2)에 해당한다.

한편, 제1 소스 도체화부(1911)와 제2 소스 도체화부(1912)로 이루어진 소스 도체화부(1910)와, 제1 드레인 도체화부(1921)와 제2 드레인 도체화부(1922)로 이루어진 드레인 도체화부(1920)와, 2개의 채널(CH1, CH2)은, 동일한 일체형 바디에서 함께 형성될 수 있다.

일 예로, 제1 소스 도체화부(1911)와 제2 소스 도체화부(1912)로 이루어진 소스 도체화부(1910)와, 제1 드레인 도체화부(1921)와 제2 드레인 도체화부(1922)로 이루어진 드레인 도체화부(1920)는, 금속 산화물 반도체 물질(예: IGZO 등)로 이루어진 일체형 바디가 플라즈마 처리 또는 이온도핑 처리에 따라 도체화 되어 형성될 수 있다. 일체형 바디가 도체화 되지 않은 영역에는 제1 서브 트랜지스터(TR1)의 채널(CH1)과 제2 서브 트랜지스터(TR2)의 채널(CH2)이 형성될 수 있다.

한편, 금속 산화물 반도체 물질(예: IGZO 등)은, 리페어 장비에 의해 비전 인식이 되지 않는 비전 불인식 물질이다. 하지만, 제1 소스 도체화부(1911)와 제2 소스 도체화부(1912)로 이루어진 소스 도체화부(1910)와 제1 드레인 도체화부(1921)와 제2 드레인 도체화부(1922)로 이루어진 드레인 도체화부(1920)의 주변에 위치한 데이터 라인(DLi), 게이트 라인(GLj), 게이트 전극부(1930) 등은 비전 인식 물질로 되어 있다.

도 19를 참조하면, 트랜지스터(TR)를 이루는 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중 하나에서 이물 등이 발생한 경우, 해당 화소의 리페어 처리를 위해, 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중 해당 서브 트랜지스터(TR1 또는 TR2)의 소스 도체화부(1911 또는 1912) 및/또는 드레인 도체화부(1921 또는 1922)를 커팅해야만 한다.

도 19는, 제1 서브 트랜지스터(TR1)의 제1 드레인 도체화부(1921)와 제2 서브 트랜지스터(TR2)의 제2 드레인 도체화부(1922)가 2개의 커팅 포인트(CP1, CP2)인 경우이다. 경우에 따라서는, 제1 서브 트랜지스터(TR1)의 제1 소스 도체화부(1911)와 제2 서브 트랜지스터(TR2)의 제2 소스 도체화부(1912)가 2개의 커팅 포인트(CP1', CP2')일 수도 있다.

도 19를 참조하면, 제1 서브 트랜지스터(TR1)에서의 이물 발생에 따라 해당 화소의 리페어를 대비하여, 제1 서브 트랜지스터(TR1)에서 비전 불인식 물질로 이루어진 제1 드레인 도체화부(1921)의 주변에 위치하고 비전 인식 물질로 이루어진 게이트 전극부(1930)에 2개의 가이드 마커(1941, 1942)가 돌출되어 형성되어 있을 수 있다. 여기서, 2개의 가이드 마커(1941, 1942)는 비전 불인식 물질로 이루어진 제1 드레인 도체화부(1921)를 사이에 두고 제1 드레인 도체화부(1921)을 향하여 돌출되어 형성될 수 있다.

경우에 따라서는, 제1 서브 트랜지스터(TR1)에서 비전 불인식 물질로 이루어진 제1 소스 도체화부(1911)의 주변에 위치하고 비전 인식 물질로 이루어진 게이트 전극부(1930)에 2개의 가이드 마커(1951, 1952)가 돌출되어 형성되어 있을 수 있다. 여기서, 2개의 가이드 마커(1951, 1952)는 비전 불인식 물질로 이루어진 제1 소스 도체화부(1911)를 사이에 두고 제1 소스 도체화부(1911)를 향하여 돌출되어 형성될 수 있다.

도 19를 참조하면, 제2 서브 트랜지스터(TR2)에서의 이물 발생에 따라 해당 화소의 리페어를 대비하여, 제2 서브 트랜지스터(TR2)에서 비전 불인식 물질로 이루어진 제2 드레인 도체화부(1922)의 주변에 위치하고 비전 인식 물질로 이루어진 게이트 전극부(1930)에 2개의 가이드 마커(1961, 1962)가 돌출되어 형성되어 있을 수 있다. 여기서, 2개의 가이드 마커(1961, 1962)는 비전 불인식 물질로 이루어진 제2 드레인 도체화부(1922)를 사이에 두고 제2 드레인 도체화부(1922)를 향하여 돌출되어 형성될 수 있다.

경우에 따라서는, 제2 서브 트랜지스터(TR2)에서의 이물 발생에 따라 해당 화소의 리페어를 대비하여, 제2 서브 트랜지스터(TR2)에서 비전 불인식 물질로 이루어진 제2 소스 도체화부(1912)의 주변에 위치하고 비전 인식 물질로 이루어진 게이트 전극부(1930)에 2개의 가이드 마커(1971, 1972)가 돌출되어 형성되어 있을 수 있다. 여기서, 2개의 가이드 마커(1971, 1972)는 비전 불인식 물질로 이루어진 제2 소스 도체화부(1912)를 사이에 두고 제2 소스 도체화부(1912)를 향하여 돌출되어 형성될 수 있다.

도 19를 참조하면, 트랜지스터(TR)가 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2)가 병렬로 연결된 리던던시 구조(TR=TR1 // TR2)를 갖는 경우, 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중 하나에서 이물 등이 발생하여 해당 화소의 리페어가 이루어진 이후, 제1 서브 트랜지스터(TR1)와 제2 서브 트랜지스터(TR2) 중 하나에서 비전 불인식 물질로 이루어진 제1 드레인 도체화부(1921) 또는 제2 드레인 도체화부(1922)가 커팅 되어 있으며, 그 주변에는, 비전 인식 물질로 이루어진 게이트 전극부(1930)에 2개의 가이드 마커(1941과 1942, 또는 1961과 1962)가 돌출되어 형성되어 있을 수 있다.

이상에서 설명한 바와 같이 본 발명에 의하면, 소스 도체화부 및 드레인 도체화부가 비전 불인식 물질로 이루어진 트랜지스터에 대한 리페어를 가능하게 하는 리페어 구조를 갖는 유기발광표시장치 및 액정표시장치 등의 표시장치(100)와, 그 표시패널(110)을 제공하는 효과가 있다.

또한, 본 발명에 의하면, 소스 도체화부 및 드레인 도체화부가 비전 불인식 물질로 이루어져 있고 리던던시 구조를 갖는 트랜지스터에 대하여, 리페어를 가능하게 하는 리페어 구조를 갖는 유기발광표시장치 및 액정표시장치 등의 표시장치(100)와, 그 표시패널(110)을 제공하는 효과가 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
400, 1000: 트랜지스터
310, 810: 게이트 전극부
410, 1010: 드레인 도체화부
420, 1020: 소스 도체화부
710, 800, 1311, 1312, 1321, 1410, 1420, 1511, 1512, 1521, 1522, 1741, 1742, 1941, 1942, 1961, 1962: 가이드 마커

Claims

데이터 라인들과 게이트 라인들이 형성되어 다수의 화소가 정의된 표시패널;
상기 데이터 라인들로 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 라인들로 스캔 신호를 공급하는 게이트 구동부를 포함하고,
상기 다수의 화소 각각에는, 비전 불인식 물질로 이루어진 소스 도체화부 및 드레인 도체화부와, 비전 인식 물질로 이루어진 게이트 전극부로 구성된 트랜지스터가 배치되되,
상기 다수의 화소 중 적어도 하나의 화소에서, 상기 소스 도체화부 및 상기 드레인 도체화부 중 적어도 하나의 주변에 위치하고 비전 인식 물질로 이루어진 적어도 하나의 패턴에 적어도 하나의 가이드 마커(Guide Marker)가 돌출되어 형성되고,
상기 적어도 하나의 패턴은 신호라인, 상기 게이트 전극부 및 캐패시터의 플레이트 중 하나이며,
상기 가이드 마커는 상기 신호라인, 상기 게이트 전극부 및 상기 캐패시터의 플레이트 중 적어도 하나와 일체로 형성된 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 소스 도체화부 또는 상기 드레인 도체화부의 양측방향으로 이격되어 위치하고 비전 인식 물질로 이루어진 2개의 패턴 각각에 상기 가이드 마커가 돌출되어 형성된 것을 특징으로 하는 표시장치.
제2항에 있어서,
상기 2개의 패턴 각각에 리페어 포인트(Repair Point)를 가이드 해주기 위해 형성된 상기 가이드 마커 사이에 위치한 상기 소스 도체화부 또는 상기 드레인 도체화부가 커팅되어 있는 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 소스 도체화부 또는 상기 드레인 도체화부와 다른 층에 비전 인식 물질로 형성되어 있는 하나의 패턴에서 상기 가이드 마커가 돌출되어 형성되되,
상기 가이드 마커가 돌출되어 형성된 위치는, 상기 소스 도체화부의 일부분 또는 상기 드레인 도체화부의 일부분과 중첩하는 위치인 것을 특징으로 하는 표시장치.
제4항에 있어서,
상기 가이드 마커가 돌출된 폭은, 상기 소스 도체화부 또는 상기 드레인 도체화부의 폭 이상인 것을 특징으로 하는 표시장치.
제4항에 있어서,
리페어 포인트(Repair Point)를 가이드 해주기 위해 상기 하나의 패턴에 돌출되어 형성된 상기 가이드 마커의 위치와 중첩하는 위치에 있는 상기 소스 도체화부 또는 상기 드레인 도체화부가 커팅되어 있는 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 소스 도체화부 또는 상기 드레인 도체화부와 교차하는 방향으로 다른 층에 형성되어 있고 비전 인식 물질로 이루어진 하나의 패턴의 두 지점에 1쌍의 상기 가이드 마커가 돌출되어 형성되되,
상기 1쌍의 가이드 마커 사이에 상기 소스 도체화부 또는 상기 드레인 도체화부가 위치한 것을 특징으로 하는 표시장치.
제7항에 있어서,
상기 하나의 패턴의 두 지점 각각에 리페어 포인트(Repair Point)를 가이드 해주기 위해 형성된 상기 1쌍의 가이드 마커 사이에 위치한 상기 소스 도체화부 또는 상기 드레인 도체화부가 커팅되어 있는 것을 특징으로 하는 표시장치.
삭제
제1항에 있어서,
상기 소스 도체화부는 제1 소스 도체화부와 제2 소스 도체화부로 이루어져 있고,
상기 드레인 도체화부는 제1 드레인 도체화부와 제2 드레인 도체화부로 이루어져 있으며,
상기 게이트 전극부는 상기 제1 소스 도체화부와 상기 제1 드레인 도체화부 사이와 상기 제2 소스 도체화부와 상기 제2 드레인 도체화부 사이에 공통으로 형성되고,
상기 제1 소스 도체화부 또는 상기 제1 드레인 도체화부의 주변에 위치하고 비전 인식 물질로 이루어진 적어도 하나의 패턴에 적어도 하나의 가이드 마커가 돌출되어 형성되고,
상기 제2 소스 도체화부 또는 상기 제2 드레인 도체화부의 주변에 위치하고 비전 인식 물질로 이루어진 적어도 하나의 패턴에 적어도 하나의 가이드 마커가 돌출되어 형성된 것을 특징으로 하는 표시장치.
제10항에 있어서,
상기 제1 소스 도체화부 또는 상기 제1 드레인 도체화부가 커팅되어 있거나, 상기 제2 소스 도체화부 또는 상기 제2 드레인 도체화부가 커팅되어 있는 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 비전 불인식 물질은 리페어(Repair) 장비에 의해 비전 인식(Vision-Based Recognition)이 불가능한 물질이고, 상기 비전 인식 물질은 상기 리페어 장비에 의해 비전 인식이 가능한 물질인 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 비전 불인식 물질은 투명 전극 물질 또는 박막 불투명 전극 물질 또는 박막 반투명 전극 물질인 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 비전 불인식 물질은,
인듐-옥사이드(Indium-Oxide) 계열 물질, 징크-옥사이드(Zinc-Oxide) 계열 물질, 또는 인듐을 포함하는 징크-옥사이드 계열 물질인 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 소스 도체화부, 상기 드레인 도체화부 및 상기 트랜지스터의 채널은,
비전 불인식 물질에 해당하는 금속 산화물 반도체 물질로 이루어진 일체형 바디(Body)에 함께 형성되되,
상기 소스 도체화부 및 상기 드레인 도체화부는, 상기 일체형 바디가 상기 일체형 바디가 플라즈마 처리 또는 이온도핑 처리에 따라 도체화 된 영역에 형성되고,
상기 트랜지스터의 채널은, 상기 일체형 바디가 도체화 되지 않은 영역에 형성된 것을 특징으로 하는 표시장치.
데이터 전압이 공급되는 데이터 라인들; 및
스캔 신호가 공급되는 게이트 라인들을 포함하고,
상기 데이터 라인들과 상기 게이트 라인들에 의해 정의되는 각 화소에는, 비전 불인식 물질로 이루어진 하나 이상의 패턴과 비전 인식 물질로 이루어진 하나 이상의 패턴이 배치되고,
상기 각 화소 중 적어도 하나의 화소에는, 상기 비전 불인식 물질로 이루어진 하나 이상의 패턴의 주변에 위치하고 비전 인식 물질로 이루어진 하나 이상의 패턴에 적어도 하나의 가이드 마커(Guide Marker)가 돌출되어 형성되고,
상기 비전 인식 물질로 이루어진 하나 이상의 패턴은 신호라인, 게이트 전극부 및 캐패시터의 플레이트 중 하나이며,
상기 가이드 마커는 상기 신호라인, 상기 게이트 전극부 및 상기 캐패시터의 플레이트 중 적어도 하나와 일체로 형성된 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 적어도 하나의 패턴으로 상기 화소로 공급되는 전압 또는 신호가 인가되는 것을 특징으로 하는 표시장치.