KR20220091975A - 표시 장치 및 표시 장치의 리페어 방법 - Google Patents

표시 장치 및 표시 장치의 리페어 방법 Download PDF

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Abstract

실시 예들은 화소를 구동하는 회로 소자들이 배치되는 기판, 상기 기판 상에 배치되는 리페어 패턴, 상기 리페어 패턴을 커버하는 버퍼층, 상기 버퍼층 상에 배치되는 액티브층, 상기 액티브층 상에 배치되고, 상기 회로 소자들의 전극들이 배치되는 도전층, 상기 도전층을 커버하는 오버코트층 및 상기 오버코트층 상에 배치되는 발광 소자를 포함하되, 상기 리페어 패턴은, 상기 액티브층과 일 영역이 중첩하도록 배치되는, 표시 장치 및 표시 장치의 리페어 방법에 관한 것이다.

Description

표시 장치 및 표시 장치의 리페어 방법{DISPLAY DEVICE AND REPAIR METHOD OF THE SAME}
본 발명은 표시 장치 및 표시 장치의 리페어 방법에 관한 것이다.
표시 장치는 복수의 화소들이 마련되는 표시 패널을 포함한다. 특정 화소에서 불량이 발생하는 경우, 해당 화소는 항상 광을 방출하거나 광을 방출하지 못하여, 사용자에게 명점(휘점) 또는 암점으로 시인될 수 있다. 최근에는, 명점 또는 암점으로 시인되는 불량 화소를 리페어하기 위해 화소 구조가 개발되고 있다.
실시 예들은, 트랜지스터의 액티브층 하부에 리페어 패턴이 적층된 화소 리페어 구조를 제공한다.
외부에서 조사되는 레이저에 의해 리페어 패턴이 절단될 때, 리패어 패턴 상에 적층된 액티브층에 크랙이 유도될 수 있다. 액티브층은 크랙 발생에 의해 결과적으로 컷팅될 수 있다.
실시 예들은, 액티브층의 컷팅을 통해 불량 화소의 화소 회로를 발광 소자로부터 분리할 수 있는 표시 장치 및 표시 장치의 리페어 방법을 제공한다.
일 실시 예에 따른 표시 장치는, 화소를 구동하는 회로 소자들이 배치되는 기판, 상기 기판 상에 배치되는 리페어 패턴, 상기 리페어 패턴을 커버하는 버퍼층, 상기 버퍼층 상에 배치되는 액티브층, 상기 액티브층 상에 배치되고, 상기 회로 소자들의 전극들이 배치되는 도전층, 상기 도전층을 커버하는 오버코트층 및 상기 오버코트층 상에 배치되는 발광 소자를 포함하되, 상기 리페어 패턴은, 상기 액티브층과 일 영역이 중첩하도록 배치될 수 있다.
상기 리페어 패턴은, 금속 물질로 구성된 아일랜드 형태의 전극일 수 있다.
상기 액티브층은, 상기 리페어 패턴의 양단 근처에서 절단된 형태를 가질 수 있다.
상기 액티브층은, 상기 리페어 패턴과 중첩하는 제1 영역 및 상기 제1 영역의 양측에 배치되는 제2 영역들을 포함할 수 있다.
상기 제1 영역과 상기 제2 영역들은 서로 분리될 수 있다.
상기 제1 영역과 상기 제2 영역들 사이에 단차가 형성될 수 있다.
상기 회로 소자들은, 스토리지 커패시터, 제1 게이트 신호에 응답하여 데이터 신호에 대응하는 전압을 상기 스토리지 커패시터에 저장하는 스위칭 트랜지스터, 상기 스토리지 커패시터에 저장된 상기 전압에 대응하여 상기 발광 소자에 인가되는 구동 전류의 양을 제어하는 구동 트랜지스터 및 제2 게이트 신호에 응답하여 상기 회로 소자들의 특성을 센싱하는 센싱 트랜지스터를 포함하고, 상기 리페어 패턴과 중첩되는 상기 액티브층은, 상기 센싱 트랜지스터를 구성하는 액티브층일 수 있다.
상기 표시 장치는, 상기 리페어 패턴과 동일한 레이어에 배치되고, 상기 구동 트랜지스터에 중첩하여 배치되는 광 차단층을 더 포함할 수 있다.
상기 표시 장치는, 상기 기판의 하부에 배치되는 하부 편광판을 더 포함할 수 있다.
상기 액티브층은, IGZO(Indium-Gallium-Zinc-Oxide)로 구성되고, 상기 리페어 패턴은, 구리로 구성될 수 있다.
상기 액티브층은, 300Å의 두께로 형성될 수 있다.
일 실시 예에 따른 표시 장치의 리페어 방법은, 화소를 구동하는 회로 소자들이 배치되는 기판, 상기 기판 상에 배치되는 리페어 패턴, 상기 리페어 패턴을 커버하는 버퍼층, 상기 버퍼층 상에 배치되고, 일 영역이 상기 리페어 패턴에 중첩하도록 배치되는 액티브층, 상기 액티브층 상에 배치되고, 상기 회로 소자들의 전극들이 배치되는 도전층, 상기 도전층을 커버하는 오버코트층 및 상기 오버코트층 상에 배치되는 발광 소자를 포함하는 표시 장치를 리페어한다.
상기 방법은, 상기 표시 장치의 불량 화소를 검사하는 단계 및 상기 불량 화소의 상기 리페어 패턴에 레이저 빔을 조사하는 단계를 포함할 수 있다.
상기 레이저에 의해 상기 리페어 패턴이 절단될 때, 상기 버퍼층 및 상기 액티브층에 발생하는 크랙에 의해, 상기 액티브층이 절단될 수 있다.
상기 액티브층은, 상기 리페어 패턴의 양단 근처에서 절단될 수 있다.
상기 액티브층이 절단될 때, 상기 절단부의 양측에서 단차가 형성될 수 있다.
상기 레이저는, 적외선 대역을 가질 수 있다.
실시 예들에 따른 표시 장치 및 표시 장치의 리페어 방법은, 화소 회로의 도전층이 아닌 액티브층의 레이저 컷팅을 통해 불량 화소의 리페어가 가능하게 한다.
액티브층의 레이저 컷팅을 통해 불량 화소를 리페어 하면, 도전층의 레이저 컷팅을 통한 불량 화소 리페어 시에, 상부에 배치된 절연층 및 발광 소자가 손상되는 문제를 해결할 수 있다.
액티브층의 레이저 컷팅을 통해 불량 화소를 리페어 하면, 도전층 컷팅을 위해 사용되는 특정 파장의 레이저가 하부 편광판을 손상시키는 문제를 방지할 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3은 일 실시 예에 따른 표시 장치의 리페어 방법을 설명하기 위한 도면이다.
도 4 내지 도 6은 화소 리페어 공정에서 발생할 수 있는 표시 패널의 손상 문제를 설명하기 위한 도면들이다.
도 7은 일 실시 예에 따른 화소 리페어 구조를 나타낸 평면도이다.
도 8은 도 7의 I-I' 선에 따른 단면도이다.
도 9 및 도 10은 리페어된 화소의 일 실시 예를 나타낸 도면들이다.
이하, 도면을 참조하여 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다.
게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광 소자의 특정을 측정하기 위해 공급될 수 있다.
데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다. 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수 있으나, 본 실시 예가 이로써 한정되지 않는다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 제1 게이트 라인(GL1i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극은 데이터 라인(DLj)과 연결되고, 제2 전극은 제1 노드(N1)와 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 제1 게이트 라인(GL1i)과 연결된다. 스위칭 트랜지스터(ST)는 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 연결되고, 제2 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 고전위 구동 전압(ELVDD) 사이의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압, 즉 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1 전극은 센싱 라인(SLj)과 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극에 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 제2 게이트 라인(GL2i)에 연결된다. 센싱 트랜지스터(SST)는 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, 센싱 라인(SLj)으로 인가되는 기준 전압을 발광 소자(LD)의 제1 전극으로 전달한다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성될 때의 실시 예들을 설명한다.
본 발명에서 화소(PX)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PX)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 애노드 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3은 일 실시 예에 따른 표시 장치의 리페어 방법을 설명하기 위한 도면이다.
도 3에는 제1 방향(DR1)으로 인접하게 배치된 2개의 화소들(PX(i-1)j, PXij)이 도시된다. 화소들(PX(i-1)j, PXij)은 j번째 화소열에 배치되어, j번째 데이터 라인(DLj) 및 j번째 센싱 라인(SLj)에 공통으로 연결된다. 또한, 화소들(PX(i-1)j, PXij) 중 제1 화소(PX(i-1)j)는 i-1번째 화소행에 배치되어 i-1번째 게이트 라인들(GL1(i-1), GL2(i-1))에 연결되고, 제2 화소(PXij)는 i번째 화소행에 배치되어 i번째 게이트 라인들(GL1i, GL2i)에 연결된다.
도 3을 참조하면, 표시 패널(50)은 제1 방향(DR1)으로 연장되는 데이터 라인(DLj), 센싱 라인(SLj)과 제2 방향(DR2)으로 연장되는 게이트 라인들(GL1(i-1), GL1i, GL2(i-1), GL2i)의 교차 영역에 정의된 복수 개의 화소 영역(PXA)들을 포함한다. 화소 영역(PXA)들에 화소들(PX(i-1)j, PXij)이 배치된다.
화소 영역(PXA)들은 화소들(PX(i-1)j, PXij)의 발광 소자(LD)들이 배치되는 발광 영역(EA)들과, 발광 소자(LD)들을 구동하기 위한 화소 회로가 배치되는 비발광 영역(NEA)들을 포함할 수 있다.
제2 방향(DR2)으로 인접한 화소 영역(PXA)들 사이에는 배선 영역(WA)들이 정의될 수 있다. 배선 영역(WA)에는 제1 방향(DR1)으로 연장되는 데이터 라인(DLj)들과 센싱 라인(SLj)들이 배치된다. 제1 게이트 라인들(GL1(i-1), GL1i)과 제2 게이트 라인들(GL2(i-1), GL2i)은 제2 방향(DR2)으로 비발광 영역(NEA)을 가로질러 연장된다.
데이터 라인(DLj)들, 센싱 라인(SLj)들, 제1 게이트 라인들(GL1(i-1), GL1i) 및 제2 게이트 라인들(GL2(i-1), GL2i)은 컨택홀을 통해 화소 회로를 구성하는 회로 소자들과 연결된다. 구체적으로, 데이터 라인(DLj)들은 스위칭 트랜지스터(ST)들의 일 전극(예를 들어, 소스 전극)들에 연결되고, 센싱 라인(SLj)들은 센싱 트랜지스터(SST)들의 일 전극(예를 들어, 소스 전극)들에 연결될 수 있다. 제1 게이트 라인들(GL1(i-1), GL1i)은 스위칭 트랜지스터(ST)들의 게이트 전극들에 연결되고, 제2 게이트 라인들(GL2(i-1), GL2i)은 센싱 트랜지스터(SST)들의 게이트 전극들에 연결된다.
일 실시 예에서, 제2 화소(PXij)의 발광 소자(LD)를 구동하기 위한 구동 회로에서 불량이 발생하여 발광 소자(LD)가 올바르게 발광하지 못할 수 있다. 불량 화소, 예를 들어 제2 화소(PXij)를 리페어하기 위하여, 도 3에 도시된 바와 같이, 제2 화소(PXij)의 발광 소자(LD)를 구동 회로와 분리할 수 있다. 이후에, 제2 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)을 인접한 제1 화소(PX(i-1)j)의 발광 소자(LD)의 애노드 전극(AE)과 연결할 수 있다. 그러면, 제1 화소(PX(i-1)j)의 구동 전류가 제2 화소(PXij)의 발광 소자(LD)에 인가된다. 그에 따라, 제2 화소(PXij)는 제1 화소(PX(i-1)j)와 동일한 데이터 신호에 대응하여 발광할 수 있고, 화소 불량이 해소될 수 있다.
리페어 공정은 레이저 커팅과 레이저 웰딩을 통해 수행될 수 있다. 예를 들어, 제2 화소(PXij)의 비발광 영역(NEA)에서 화소 회로에 레이저가 조사되면, 회로 소자가 파괴되어 화소 회로의 동작이 정지될 수 있다. 이후에, 레이저 웰딩을 통해 제1 화소(PX(i-1)j)의 발광 소자(LD)의 애노드 전극(AE)과 제2 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)을 연결할 수 있다.
도 4 내지 도 6은 화소 리페어 공정에서 발생할 수 있는 표시 패널의 손상 문제를 설명하기 위한 도면들이다.
도 4를 참조하면, 표시 패널(50)은 기판(100), 기판(100) 상에 형성되고 적어도 하나의 회로 소자가 구비되는 회로 소자층 및 발광 소자(LD)가 구비되는 발광 소자층을 포함할 수 있다.
기판(100)은 버퍼층(120)으로 커버될 수 있다 버퍼층(120) 상에, 트랜지스터를 구성하기 위한 액티브층(130) 및 도전층이 형성될 수 있다. 도전층은, 액티브층(130)의 채널 영역에 중첩하여 배치되는 게이트 전극(151) 및 액티브층(130)의 소스 및 드레인 영역에 각각 연결되는 소스 전극과 드레인 전극을 포함할 수 있다. 도면에서는 트랜지스터의 드레인 전극(152)이 예로써 도시된다. 액티브층(130)과 도전층 사이에는 절연층(140)이 개재될 수 있다. 도전층은 보호층(160) 및 오버코트층(170)으로 커버될 수 있다.
오버코트층(170) 상에는 발광 소자(LD)가 형성된다. 발광 소자는 애노드 전극(181), 발광층(182) 및 캐소드 전극(183)이 적층된 구조를 가질 수 있다.
기판(100)의 하부에는 하부 편광판(190)이 더 마련될 수 있다.
상기와 같은 표시 패널(50)에서, 화소 리페어 시 레이저 컷팅은 도전층에 대해서 수행될 수 있다. 예를 들어, 표시 패널(50)의 배면에서 트랜지스터의 드레인 전극(152)에 레이저가 조사될 수 있다.
레이저가 조사되면 드레인 전극(152)이 절단될 수 있다. 드레인 전극(152)의 절단시에 발생하는 충격은 주변으로 전달되어, 주변 소자들에 크랙을 유발할 수 있다. 이때 발생한 크랙은, 도 5에 도시된 것과 같이, 상부의 절연층들(160, 170) 및 발광 소자(LD)로 확장되어 발광 소자(LD)를 손상시킬 수 있다.
도전층을 절단하기 위해서는 대체로 적외선 대역(예를 들어, 1064nm)의 레이저가 사용된다. 만약, 액티브층(130)의 레이저 컷팅 통해 화소(PX)를 리페어하는 경우, 자외선 대역(예를 들어, 266nm)의 레이저가 사용되어야 한다. 도 6에 도시된 것과 같이 낮은 대역 파장의 레이저가 표시 패널(50)의 하부에서 조사될 때, 레이저는 하부 편광판(190)에 의해 흡수될 수 있다. 그러면, 레이저가 액티브층(130)으로 전달되지 않아, 레이저 컷팅이 용이하게 수행될 수 없다. 또한, 레이저 흡수 시 하부 편광판(190)이 손상될 수 있어 문제된다.
이러한 문제를 해결하기 위해, 일 실시 예에서, 액티브층(130)의 레이저 컷팅을 통해 화소(PX)를 리페어할 수 있는 화소 리페어 구조가 제공된다. 이하에서, 일 실시 에에 따른 화소 리페어 구조를 보다 구체적으로 설명한다.
도 7은 일 실시 예에 따른 화소 리페어 구조를 나타낸 평면도이다. 도 8은 도 7의 I-I' 선에 따른 단면도이다.
도 7을 도 1 및 도 2와 함께 참조하면, 화소(PXij)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함할 수 있다.
구동 트랜지스터(DT)의 일 전극은 고전위 구동 전압(ELVDD)이 인가되는 제1 전원 라인(PL1)에 연결되고, 타 전극은 발광 소자(LD)의 애노드 전극(281)에 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 스토리지 커패시터(Cst)의 일 전극과 연결된다.
스위칭 트랜지스터(ST)의 일 전극은 데이터 라인(DLj)에 연결되고, 타 전극은 스토리지 커패시터(Cst)를 경유하여 구동 트랜지스터(DT)의 게이트 전극에 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 제1 게이트 라인(GL1i)에 연결된다.
센싱 트랜지스터(SST)의 일 전극은 센싱 라인(SLj)에 연결되고, 타 전극은 구동 트랜지스터(DT)의 타 전극을 경유하여 발광 소자(LD)의 애노드 전극(281)에 연결된다.
스토리지 커패시터(Cst)는 일 전극이 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 타 전극이 구동 트랜지스터(DT)의 타 전극에 연결된다.
발광 소자(LD)의 애노드 전극(281)은 구동 트랜지스터(DT)의 타 전극에 연결되어 구동 전류를 인가받을 수 있다.
일 실시 예에서, 화소(PXij)는 리페어 패턴(210)을 포함할 수 있다. 리페어 패턴(210)은 트랜지스터의 액티브층(230)에 중첩하여 배치될 수 있다. 예를 들어, 리페어 패턴(210)은 센싱 트랜지스터(SST)의 액티브층(230)에 적어도 일 영역이 중첩하여 배치될 수 있다. 이때, 리페어 패턴(210)은 트랜지스터를 구성하는 도전층과는 중첩하여 배치되지 않는 것이 바람직하다.
리페어 패턴(210)은 아일랜드(island) 형태의 전극일 수 있다. 리페어 패턴(210)의 형태 및 크기는 특별히 제한하지 않는다.
이하에서, 표시 패널(50)의 적층 구조를 보다 상세하게 설명한다.
도 8을 참조하면, 표시 패널(50)은 기판(200), 기판(200) 상에 형성되고 적어도 하나의 회로 소자가 구비되는 회로 소자층 및 발광 소자(LD)가 구비되는 발광 소자층을 포함할 수 있다.
기판(200)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(200)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다.
회로 소자층은 기판(200) 상에 형성되며, 화소(PX)를 구성하는 회로 소자들(예를 들어, 트랜지스터 및 커패시터 등) 및 배선들을 포함할 수 있다.
기판(200) 상에는 제1 도전층으로 리페어 패턴(210)이 배치될 수 있다. 리페어 패턴(210)은 액티브층(230)과 적어도 일 영역이 중첩하도록 배치될 수 있다. 예를 들어, 리페어 패턴(210)은 센싱 트랜지스터(SST)를 구성하는 액티브층(230)과 적어도 일 영역이 중첩하여 배치될 수 있다. 리페어 패턴(210)은 아일랜드(island) 형태의 전극일 수 있다. 리페어 패턴(210)의 형태 및 크기는 특별히 제한하지 않는다. 다만, 리페어 패턴(210)은, 화소 리페어 시에 리페어 패턴(210)에 조사된 레이저가 액티브층(230)에 충분히 전달되어 액티브층(230)에 크랙이 유도될 수 있도록, 충분히 넓은 액티브층(230)과의 중첩된 영역을 가질 수 있다.
리페어 패턴(210)과 동일한 레이어에 광 차단층이 더 배치될 수 있다. 광 차단층은 구동 트랜지스터(DT)를 구성하는 액티브층의 채널 영역과 중첩되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다.
제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성될 수 있다. 예를 들어, 제1 도전층은 구리 또는 구리를 주재료로 하는 합금으로 형성될 수 있다.
버퍼층(220)은 제1 도전층을 커버하도록 기판(200) 상에 배치된다. 버퍼층(220)은 기판(200)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다.
버퍼층(220) 상에는 액티브층(230)이 형성될 수 있다. 액티브층(230)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 예를 들어, 액티브층(230)은 IGZO(Indium-Gallium-Zinc-Oxide)로 구성된 산화물 반도체로 구성될 수 있다. 액티브층(230)은 p형 또는 n형의 불순물을 포함하는 소스 영역과 드레인 영역, 및 소스 영역 및 드레인 영역 사이에 형성된 채널을 포함할 수 있다. 일 실시 예에서, 액티브층(230)은 약 300Å 정도의 두께로 얇게 형성될 수 있다.
액티브층(230)의 일 영역은 리페어 패턴(210)과 중첩하여 배치될 수 있다. 예를 들어, 센싱 트랜지스터(SST)를 구성하는 액티브층(230)의 일 영역에 리페어 패턴(210)과 중첩될 수 있다.
액티브층(230) 상에는 제2 도전층으로, 트랜지스터들의 전극들(251, 252)이 형성될 수 있다. 트랜지스터들의 게이트 전극은 액티브층(230)의 채널 영역과 중첩하여 배치될 수 있고, 트랜지스터들의 소스 전극 및 드레인 전극은 액티브층(230)의 소스 영역 및 드레인 영역에 각각 연결될 수 있다. 도 8에서, 액티브층(230)의 채널 영역과 게이트 전극이 중첩되고, 액티브층(230)의 드레인 영역에 연결된 드레인 전극(252)이 예로써 도시된다.
일 실시 예에서, 제2 도전층은 리페어 패턴(210)과 중첩하지 않도록 배치될 수 있다. 그에 따라, 리페어 패턴(210)으로 레이저가 조사될 때, 레이저의 에너지가 제2 도전층으로 전달되거나, 액티브층(230)의 크랙이 제2 도전층으로 전파되는 것이 방지될 수 있다.
액티브층(230)과 제2 도전층 사이에는 절연층(240)이 개재될 수 있다. 절연층(240)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
회로 소자층은 패시베이션층(260) 및 오버코트층(270)에 의해 커버될 수 있다. 패시베이션층(260)은 하부의 소자들을 보호하기 위한 절연막이고, 오버코트층(270)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있다. 일 실시 예에서, 패시베이션층(260)과 오버코트층(270) 사이에는 컬러 필터(미도시)가 형성될 수 있다. 컬러 필터는 발광 영역(EA)에 형성될 수 있다. 컬러 필터는 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 파장-선택적 광학 필터로, 안료 또는 염료 등의 색제(colorant)를 포함하는 감광성 수지로 구성될 수 있다. 발광 영역(EA)에서 컬러 필터를 통과한 광은 레드, 그린, 블루 중 어느 하나의 색상을 가질 수 있다.
발광 소자층은 오버코트층(270) 상에 형성되며, 발광 소자(LD)들을 포함한다. 발광 소자(LD)는 애노드 전극(281), 발광층(282) 및 캐소드 전극(283)을 포함한다.
애노드 전극(281)은 오버코트층(270) 상에 형성된다. 애노드 전극(281)은 오버코트층(270)과 패시베이션층(260)을 관통하는 비아홀을 통해 구동 트랜지스터(DT)와 연결된다. 애노드 전극(281)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 도전 물질로 구성될 수 있다. 애노드 전극(281)이 반사형 전극일 때, 애노드 전극(281)은 투명 도전층/반사층(금속 산화물층)/투명 도전층으로 구성된 삼중층으로 형성될 수 있다. 예를 들어, 애노드 전극(281)은 ITO/Ag/ITO를 포함하는 삼중층으로 구성될 수 있다.
애노드 전극(281) 상에는 발광층(282)이 형성된다. 발광층(282)은 애노드 전극(281)을 커버하도록 형성된다. 발광층(282)은 표시 패널(50) 상에 넓게 형성될 수 있다. 발광층(282)은 광 생성층을 포함하는 다층 박막 구조를 가질 수 있다. 여기서, 광 생성층에서 생성되는 광의 색상은 화이트, 레드, 블루, 그린 등일 수 있으나, 이로써 한정되지 않는다.
캐소드 전극(283)은 발광층(282) 상에 형성된다. 캐소드 전극(283)은 표시 패널(50) 상에 넓게 형성될 수 있다. 캐소드 전극(283)은 광을 투과시킬 수 있는 투명한 금속 물질(Transparent Conductive Material; TCO) 또는 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금과 같은 반투과 금속 물질(Semi-transmissive Conductive Material)로 형성될 수 있다.
기판(100)의 하부에는 하부 편광판(290)이 더 마련될 수 있다.
도 9 및 도 10은 리페어된 화소의 일 실시 예를 나타낸 도면들이다.
도 7 및 도 8에 도시된 표시 패널(50)에서 화소(PXij)에서 불량이 검출될 수 있다. 불량 여부는, 표시 패널(50)의 시각적(영상 촬영 및 분석) 및/또는 전기적 검사(화소 센싱 등)를 통해 확인될 수 있다.
불량이 검출됐을 때, 레이저 컷팅은 액티브층(230)에 대해 수행된다. 이를 위해, 리페어 패턴(210)에 레이저가 조사될 수 있다. 그러면, 레이저에 의해 리페어 패턴(210)이 절단된다. 리페어 패턴(210)이 절단될 때 발생하는 충격은, 도 9에 도시된 것과 같이 상부의 버퍼층(220) 및 액티브층(230)으로 전달될 수 있다. 이러한 충격에 의해 버퍼층(220) 및 액티브층(230)에 크랙이 발생할 수 있다. 상술한 바와 같이 액티브층(230)은 약 300
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정도로 매우 얇게 형성되기 때문에, 크랙에 의하여 손쉽게 절단될 수 있다. 액티브층(230)이 절단됨에 따라 회로 소자의 기능이 중단되어, 불량이 발생한 화소 회로와 발광 소자(LD) 사이의 전기적 연결이 단절될 수 있다.
절단된 이후에, 액티브층(230)은 도 9 및 도 10에 도시된 것과 같이, 리페어 패턴(210)의 양단 근처에서 절단된 형태를 갖는다. 구체적으로, 액티브층(230)은 리페어 패턴(210)의 상부에 배치된 제1 영역(A1) 및 제1 영역(A1)의 양측에 배치된 제2 영역들(A2)을 포함할 수 있다. 제1 영역(A1)과 제2 영역(A2)들은 리페어 패턴(210)의 양단 근처에서 서로 분리될 수 있다. 일 실시 예에서, 도 10에 도시된 것과 같이, 절단부의 양측에, 즉 제1 영역(A1)과 제2 영역(A2) 사이에 단차가 형성될 수 있다.
상기와 같은 실시 예에서, 레이저는 리페어 패턴(210)의 절단을 위해 조사된다. 금속 물질로 구성되는 리페어 패턴(210)의 절단을 위해서, 적외선 대역의 레이저가 이용될 수 있다. 레이저의 파장은 약 1064nm일 수 있다. 적외선 대역의 레이저는 하부 편광판(290)에 흡수되지 않고, 리페어 패턴(210)으로 직접 전달될 수 있다. 따라서, 레이저 컷팅에 의해 하부 편광판(290)이 손상되지 않는다.
리페어 패턴(210)은 액티브층(230) 상부의 도전층 또는 발광 소자(LD)와 중첩하지 않도록 배치된다. 따라서, 리페어 패턴(210) 절단시에 발생하는 충격이 발광 소자(LD)로 전달되지 않고, 발광 소자(LD)의 손상이 방지될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (16)

  1. 화소를 구동하는 회로 소자들이 배치되는 기판;
    상기 기판 상에 배치되는 리페어 패턴;
    상기 리페어 패턴을 커버하는 버퍼층;
    상기 버퍼층 상에 배치되는 액티브층;
    상기 액티브층 상에 배치되고, 상기 회로 소자들의 전극들이 배치되는 도전층;
    상기 도전층을 커버하는 오버코트층; 및
    상기 오버코트층 상에 배치되는 발광 소자를 포함하되,
    상기 리페어 패턴은,
    상기 액티브층과 일 영역이 중첩하도록 배치되는, 표시 장치.
  2. 제1항에 있어서, 상기 리페어 패턴은,
    금속 물질로 구성된 아일랜드 형태의 전극인, 표시 장치.
  3. 제1항에 있어서, 상기 액티브층은,
    상기 리페어 패턴의 양단 근처에서 절단된 형태를 갖는, 표시 장치.
  4. 제1항에 있어서, 상기 액티브층은,
    상기 리페어 패턴과 중첩하는 제1 영역; 및
    상기 제1 영역의 양측에 배치되는 제2 영역들을 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 제1 영역과 상기 제2 영역들은 서로 분리된, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 영역과 상기 제2 영역들 사이에 단차가 형성되는, 표시 장치.
  7. 제1항에 있어서, 상기 회로 소자들은,
    스토리지 커패시터;
    제1 게이트 신호에 응답하여 데이터 신호에 대응하는 전압을 상기 스토리지 커패시터에 저장하는 스위칭 트랜지스터;
    상기 스토리지 커패시터에 저장된 상기 전압에 대응하여 상기 발광 소자에 인가되는 구동 전류의 양을 제어하는 구동 트랜지스터; 및
    제2 게이트 신호에 응답하여 상기 회로 소자들의 특성을 센싱하는 센싱 트랜지스터를 포함하고,
    상기 리페어 패턴과 중첩되는 상기 액티브층은,
    상기 센싱 트랜지스터를 구성하는 액티브층인, 표시 장치.
  8. 제7항에 있어서,
    상기 리페어 패턴과 동일한 레이어에 배치되고, 상기 구동 트랜지스터에 중첩하여 배치되는 광 차단층을 더 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 기판의 하부에 배치되는 하부 편광판을 더 포함하는, 표시 장치.
  10. 제1항에 있어서, 상기 액티브층은,
    IGZO(Indium-Gallium-Zinc-Oxide)로 구성되고,
    상기 리페어 패턴은,
    구리로 구성되는, 표시 장치.
  11. 제1항에 있어서, 상기 액티브층은,
    300Å의 두께로 형성되는, 표시 장치.
  12. 화소를 구동하는 회로 소자들이 배치되는 기판, 상기 기판 상에 배치되는 리페어 패턴, 상기 리페어 패턴을 커버하는 버퍼층, 상기 버퍼층 상에 배치되고, 일 영역이 상기 리페어 패턴에 중첩하도록 배치되는 액티브층, 상기 액티브층 상에 배치되고, 상기 회로 소자들의 전극들이 배치되는 도전층, 상기 도전층을 커버하는 오버코트층; 및 상기 오버코트층 상에 배치되는 발광 소자를 포함하는 표시 장치의 리페어 방법으로,
    상기 표시 장치의 불량 화소를 검사하는 단계; 및
    상기 불량 화소의 상기 리페어 패턴에 레이저 빔을 조사하는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 레이저에 의해 상기 리페어 패턴이 절단될 때, 상기 버퍼층 및 상기 액티브층에 발생하는 크랙에 의해, 상기 액티브층이 절단되는, 방법.
  14. 제13항에 있어서, 상기 액티브층은,
    상기 리페어 패턴의 양단 근처에서 절단되는, 방법.
  15. 제14항에 있어서,
    상기 액티브층이 절단될 때, 상기 절단부의 양측에서 단차가 형성되는, 방법.
  16. 제12항에 있어서, 상기 레이저는,
    적외선 대역을 갖는, 방법.
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