KR20220007753A - 표시 장치 - Google Patents

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KR20220007753A
KR20220007753A KR1020200084594A KR20200084594A KR20220007753A KR 20220007753 A KR20220007753 A KR 20220007753A KR 1020200084594 A KR1020200084594 A KR 1020200084594A KR 20200084594 A KR20200084594 A KR 20200084594A KR 20220007753 A KR20220007753 A KR 20220007753A
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transistor
electrode
node
gate
active region
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KR1020200084594A
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이정욱
김영호
박용재
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 화소들을 구비한 제1 표시 영역과, 제2 화소들이 배치된 화소부 및 광을 투과시키는 투과부를 구비한 제2 표시 영역을 갖는 표시 패널을 포함하고, 상기 제2 표시 영역의 화소부는 베이스 부재, 상기 베이스 부재 상에 배치되어 상기 투과부를 정의하는 금속층, 상기 금속층 상에 배치되고 제1 물질로 이루어진 제1 액티브층, 및 상기 제1 액티브층 상에 배치된 제1 게이트층을 포함하며, 상기 금속층은 상기 제1 액티브층의 적어도 일부와 두께 방향으로 중첩되는 적어도 하나의 홀을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치가 다양한 전자기기에 적용됨에 따라, 다양한 디자인을 갖는 표시 장치가 요구되고 있다. 예를 들어, 스마트폰은 표시 장치의 전면(Surface)에 배치되는 홀들을 삭제함으로써, 표시 영역을 넓힐 수 있다. 표시 장치의 전면에 배치되는 홀에 배치되었던 센서 장치들은 표시 패널에 중첩하여 배치될 수 있다. 따라서, 표시 패널의 일부 화소들은 센서 장치들과 중첩되어, 센서 장치들의 영향을 받을 수 있다.
표시 패널의 화소부의 점등 검사 과정에서, 불량 화소의 액티브 배선의 일부를 제거하여 불량 화소의 점등을 방지할 수 있다. 하지만, 센서 장치들과 중첩되는 일부 화소들의 배면에 배치된 금속층은 액티브 배선의 일부를 제거하는 레이저의 투과를 차단한다.
본 발명이 해결하고자 하는 과제는 제2 표시 영역의 화소부의 배면에 배치된 금속층이 적어도 하나의 홀을 포함함으로써, 제2 표시 영역의 화소부에 불량 화소가 발생한 경우 반전 리페어 공정을 통해 불량 화소의 액티브 배선을 개방시켜 불량 화소의 점등을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 제1 화소들을 구비한 제1 표시 영역과, 제2 화소들이 배치된 화소부 및 광을 투과시키는 투과부를 구비한 제2 표시 영역을 갖는 표시 패널을 포함하고, 상기 제2 표시 영역의 화소부는 베이스 부재, 상기 베이스 부재 상에 배치되어 상기 투과부를 정의하는 금속층, 상기 금속층 상에 배치되고 제1 물질로 이루어진 제1 액티브층, 및 상기 제1 액티브층 상에 배치된 제1 게이트층을 포함하며, 상기 금속층은 상기 제1 액티브층의 적어도 일부와 두께 방향으로 중첩되는 적어도 하나의 홀을 포함한다.
상기 제2 화소들 각각은 발광 소자, 상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터, 및 데이터 전압을 상기 제1 트랜지스터의 제1 전극인 제1 노드에 선택적으로 공급하는 제2 트랜지스터를 포함하고, 상기 금속층은 상기 제1 트랜지스터의 액티브 영역 및 상기 제2 트랜지스터의 액티브 영역 사이와 중첩되는 제1 홀을 포함할 수 있다.
상기 제1 홀은 상기 제1 노드에 접속된 상기 제2 트랜지스터의 제2 전극에 중첩될 수 있다.
상기 제2 화소들 각각은 상기 제1 트랜지스터의 제2 전극인 제2 노드와 상기 제1 트랜지스터의 게이트 전극인 제3 노드를 선택적으로 접속시키는 제3 트랜지스터, 제1 초기화 전압을 상기 제3 노드에 선택적으로 공급하는 제4 트랜지스터, 및 구동 전압을 상기 제1 노드에 선택적으로 공급하는 제5 트랜지스터를 더 포함하고, 상기 금속층은 상기 제1 트랜지스터의 액티브 영역 및 상기 제5 트랜지스터의 액티브 영역 사이와 중첩되는 제2 홀을 더 포함할 수 있다.
상기 제2 홀은 상기 제1 노드에 접속된 상기 제5 트랜지스터의 제2 전극에 중첩될 수 있다.
상기 제2 화소들 각각은 상기 제2 노드와 상기 발광 소자의 제1 전극인 제4 노드를 선택적으로 접속시키는 제6 트랜지스터를 더 포함하고, 상기 금속층은 상기 제1 트랜지스터의 액티브 영역 및 상기 제6 트랜지스터의 액티브 영역 사이와 중첩되는 제3 홀을 더 포함할 수 있다.
상기 제3 홀은 상기 제2 노드에 접속된 상기 제6 트랜지스터의 제1 전극에 중첩될 수 있다.
상기 제2 화소들 각각은 제2 초기화 전압을 상기 제4 노드에 선택적으로 공급하는 제7 트랜지스터를 더 포함하고, 상기 금속층은 상기 제6 트랜지스터의 액티브 영역 및 상기 제7 트랜지스터의 액티브 영역 사이와 중첩되는 제4 홀을 더 포함할 수 있다.
상기 제4 홀은 상기 제4 노드에 접속된 상기 제7 트랜지스터의 제2 전극에 중첩될 수 있다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 및 상기 제7 트랜지스터 각각의 액티브 영역은 상기 제1 액티브층의 일부일 수 있다.
상기 제2 표시 영역의 화소부는 상기 제1 게이트층 상에 배치된 제2 게이트층, 상기 제2 게이트층 상에 배치되고 상기 제1 물질과 다른 제2 물질로 이루어진 제2 액티브층, 및 상기 제2 액티브층 상에 배치된 제3 게이트층을 더 포함하고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 액티브 영역은 상기 제2 액티브층의 일부일 수 있다.
상기 제2 화소들 각각은 발광 소자, 상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터, 데이터 전압을 상기 제1 트랜지스터의 제1 전극인 제1 노드에 선택적으로 공급하는 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극인 제2 노드와 상기 제1 트랜지스터의 게이트 전극인 제3 노드를 선택적으로 접속시키는 제3 트랜지스터, 제1 초기화 전압을 상기 제3 노드에 선택적으로 공급하는 제4 트랜지스터, 및 구동 전압을 상기 제1 노드에 선택적으로 공급하는 제5 트랜지스터를 포함하고, 상기 금속층은 상기 제2 트랜지스터의 액티브 영역 및 상기 제5 트랜지스터의 액티브 영역 사이와 중첩되는 제1 홀을 포함할 수 있다.
상기 제1 홀은 상기 제1 노드에 접속된 상기 제2 트랜지스터의 제2 전극 및 상기 제5 트랜지스터의 제2 전극 각각에 중첩될 수 있다.
상기 제2 화소들 각각은 상기 제2 노드와 상기 발광 소자의 제1 전극인 제4 노드를 선택적으로 접속시키는 제6 트랜지스터, 및 제2 초기화 전압을 상기 제4 노드에 선택적으로 공급하는 제7 트랜지스터를 더 포함하고, 상기 금속층은 상기 제1 트랜지스터의 액티브 영역 및 상기 제7 트랜지스터의 액티브 영역 사이와 중첩되는 제2 홀을 더 포함할 수 있다.
상기 제2 홀은 상기 제6 트랜지스터의 액티브 영역에 중첩될 수 있다.
상기 제2 홀은 상기 제2 노드에 접속된 상기 제6 트랜지스터의 제1 전극과 중첩되고, 상기 제4 노드에 접속된 상기 제7 트랜지스터의 제2 전극과 중첩될 수 있다.
상기 제1 홀 및 상기 제2 홀은 제1 방향으로 서로 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
상기 제2 화소들 각각은 발광 소자, 상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터, 데이터 전압을 상기 제1 트랜지스터의 제1 전극인 제1 노드에 선택적으로 공급하는 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극인 제2 노드와 상기 제1 트랜지스터의 게이트 전극인 제3 노드를 선택적으로 접속시키는 제3 트랜지스터, 제1 초기화 전압을 상기 제3 노드에 선택적으로 공급하는 제4 트랜지스터, 구동 전압을 상기 제1 노드에 선택적으로 공급하는 제5 트랜지스터, 상기 제2 노드와 상기 발광 소자의 제1 전극인 제4 노드를 선택적으로 접속시키는 제6 트랜지스터, 및 제2 초기화 전압을 상기 제4 노드에 선택적으로 공급하는 제7 트랜지스터를 포함하고, 상기 금속층은 상기 제2 트랜지스터의 액티브 영역 및 상기 제7 트랜지스터의 액티브 영역 사이와 중첩되는 홀을 포함할 수 있다.
상기 홀은 상기 제1 액티브층을 따라 적어도 한번 절곡될 수 있다.
상기 홀은 상기 제1 노드에 접속된 상기 제2 트랜지스터의 제2 전극, 상기 제1 노드에 접속된 상기 제5 트랜지스터의 제2 전극, 상기 제2 노드에 접속된 상기 제6 트랜지스터의 제1 전극, 및 제4 노드에 접속된 상기 제7 트랜지스터의 제2 전극 각각에 중첩될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 제2 표시 영역의 화소부와 베이스 부재 사이에 배치되어 제2 표시 영역의 화소부와 투과부를 정의하는 금속층을 포함할 수 있고, 금속층은 화소부의 액티브층의 적어도 일부와 두께 방향으로 중첩되는 적어도 하나의 홀을 포함할 수 있다. 따라서, 표시 장치는 제2 표시 영역의 화소부에 불량 화소가 발생한 경우 반전 리페어 공정을 통해 불량 화소의 액티브 배선을 개방시켜 불량 화소의 점등을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 분해 사시도이다.
도 3은 일 실시예에 따른 표시 패널을 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 5는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 6은 도 5에 도시된 화소에 공급되는 신호들의 파형도이다.
도 7은 일 실시예에 따른 표시 장치의 금속층을 나타내는 평면도이다.
도 8은 일 실시예에 따른 표시 장치에서, 화소부의 제1 서브 화소를 나타내는 평면도이다.
도 9는 도 8에 도시된 제1 서브 화소의 일부 레이어를 나타내는 평면도이다.
도 10은 도 8에 도시된 제1 서브 화소의 다른 일부 레이어를 나타내는 평면도이다.
도 11은 도 8 절단선 I-I'을 따라 자른 단면도이다.
도 12는 다른 실시예에 따른 표시 장치의 금속층을 나타내는 평면도이다.
도 13은 다른 실시예에 따른 표시 장치에서, 제1 서브 화소의 일부 레이어를 나타내는 평면도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 금속층을 나타내는 평면도이다.
도 15는 또 다른 실시예에 따른 표시 장치에서, 제1 서브 화소의 일부 레이어를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이고, 도 2는 일 실시예에 따른 표시 장치를 나타내는 분해 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 커버 윈도우(100), 표시 패널(300), 브라켓(600), 메인 회로 보드(700), 및 하부 커버(900)를 포함한다.
본 명세서에서, "상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치(10)를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 장치(10)는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1 및 도 2와 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(Corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
커버 윈도우(100)는 표시 패널(300)의 상부에 배치되어 표시 패널(300)의 상면을 커버할 수 있다. 커버 윈도우(100)는 표시 패널(300)의 상면을 보호할 수 있다.
커버 윈도우(100)는 표시 패널(300)에 대응하는 제1 투과부(DA1)와 제2 투과부(DA2), 및 표시 패널(300) 이외의 영역에 대응하는 차광부(NDA)를 포함할 수 있다. 제2 투과부(DA2)는 제1 투과부(DA1)의 일측, 예를 들어 도 1 및 도 2와 같이 상측에 배치될 수 있다. 차광부(NDA)는 불투명하게 형성될 수 있다. 또는, 차광부(NDA)는 화상을 표시하지 않는 경우 사용자에게 보여줄 수 있는 패턴이 형성된 데코층으로 형성될 수 있다.
표시 패널(300)은 커버 윈도우(100)의 하부에 배치될 수 있다. 따라서, 표시 패널(300)이 표시하는 영상은 커버 윈도우(100)를 통해 표시 장치(10)의 상면에서 시인될 수 있다.
표시 패널(300)은 발광 소자(Light Emitting Element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)를 이용하는 유기 발광 표시 패널, 초소형 발광 다이오드(Micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(300)이 유기 발광 표시 패널인 것을 중심으로 설명한다.
표시 패널(300)은 메인 영역(MA), 및 메인 영역(MA)의 일측으로부터 돌출된 돌출 영역(PA)을 포함할 수 있다.
메인 영역(MA)은 제1 표시 영역(MDA), 제2 표시 영역(SDA), 및 비표시 영역(NDA)을 포함할 수 있다.
제1 표시 영역(MDA)은 커버 윈도우(100)의 제1 투과부(DA1)와 중첩될 수 있다. 제2 표시 영역(SDA)은 커버 윈도우(100)의 제2 투과부(DA2)와 중첩될 수 있다. 제2 표시 영역(SDA)은 제1 표시 영역(MDA)의 일측, 예를 들어 도 2와 같이 상측에 배치될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제2 표시 영역(SDA)은 제1 표시 영역(MDA)에 의해 둘러싸이도록 배치될 수 있고, 표시 패널(300)의 코너에 인접하게 배치될 수 있다. 또한, 도 2에서는 표시 패널(300)이 하나의 제2 표시 영역(SDA)을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(300)은 복수의 제2 표시 영역(SDA)을 포함할 수 있다.
제1 표시 영역(MDA)과 제2 표시 영역(SDA) 각각은 복수의 화소, 복수의 화소에 접속되는 스캔 라인들과 데이터 라인들, 및 전원 공급 라인을 포함할 수 있다.
비표시 영역(NDA)은 표시 패널(300)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 스캔 라인들에 게이트 신호들을 인가하기 위한 스캔 구동부, 및 데이터 라인들과 표시 구동부(310)를 연결하는 링크 라인들을 포함할 수 있다.
돌출 영역(PA)은 메인 영역(MA)의 일측으로부터 돌출될 수 있다. 도 2에서, 돌출 영역(PA)은 제1 표시 영역(MDA)의 하측으로부터 돌출될 수 있다. 예를 들어, 돌출 영역(PA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작을 수 있다.
돌출 영역(PA)은 벤딩 영역과 패드 영역을 포함할 수 있다. 이 때, 패드 영역은 벤딩 영역의 일측에 배치되고, 메인 영역(MA)은 벤딩 영역의 타측에 배치될 수 있다. 예를 들어, 패드 영역은 벤딩 영역의 하측에 배치되고, 메인 영역(MA)은 벤딩 영역의 상측에 배치될 수 있다.
표시 패널(300)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다. 그러므로, 표시 패널(300)은 벤딩 영역에서 두께 방향(Z축 방향)으로 벤딩될 수 있다.
표시 패널(300)은 표시 구동부(310), 회로 보드(320), 전원 공급부(330), 및 터치 구동부(340)를 포함할 수 있다.
표시 구동부(310)는 표시 패널(300)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 예를 들어, 표시 구동부(310)는 데이터 라인에 데이터 전압을 공급할 수 있다. 또한, 표시 구동부(310)는 전원 라인에 전원 전압을 공급할 수 있고, 스캔 구동부에 스캔 제어 신호를 공급할 수 있다.
회로 보드(320)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 패드들 상에 부착될 수 있다. 그리고, 회로 보드(320)의 리드 라인들은 표시 패널(300)의 패드들에 전기적으로 연결될 수 있다. 예를 들어, 회로 보드(320)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board, FPCB), 인쇄 회로 보드(Printed Circuit Board, PCB) 또는 칩 온 필름(Chip on Film, COF)과 같은 연성 필름(Flexible Film)일 수 있다.
전원 공급부(330)는 회로 보드(320) 상에 배치되어 표시 구동부(310)와 표시 패널(300)에 구동 전압을 공급할 수 있다. 구체적으로, 전원 공급부(330)는 구동 전압을 생성하여 구동 전압 라인에 공급할 수 있고, 전원 공급부(330)는 공통 전압을 생성하여 서브 화소들 각각의 발광 소자의 캐소드 전극에 공급할 수 있다. 예를 들어, 구동 전압은 발광 소자의 구동을 위한 고전위 전압일 수 있고, 공통 전압은 발광 소자의 구동을 위한 저전위 전압일 수 있다.
터치 구동부(340)는 회로 보드(320) 상에 배치되어 터치 전극들의 정전 용량을 측정할 수 있다. 예를 들어, 터치 구동부(340)는 터치 전극들의 정전 용량 변화를 기초로, 사용자의 터치 여부와 사용자 터치 위치 등을 판단할 수 있다. 여기에서, 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 터치 감지층 상에 배치되는 표시 장치(10)의 일면에 직접 접촉하는 것을 의미한다. 그리고, 터치 구동부(340)는 복수의 터치 전극 중 사용자 터치가 발생한 부분과, 사용자 터치가 발생하지 않은 부분을 구별하여, 사용자 터치 위치를 판단할 수 있다.
브라켓(600)은 표시 패널(300)의 하부에 배치될 수 있다. 브라켓(600)은 플라스틱, 금속, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 브라켓(600)은 제1 카메라 센서(720)가 삽입되는 제1 카메라 홀(CMH1), 배터리가 배치되는 배터리 홀(BH), 표시 구동부(310) 또는 회로 보드(320)에 연결된 케이블이 통과하는 케이블 홀(CAH), 및 센서 장치들(740, 750, 760, 770)이 배치되는 센서 홀(SH)을 포함할 수 있다. 다른 예를 들어, 브라켓(600)은 센서 홀(SH)을 포함하지 않는 대신에, 표시 패널(300)의 제2 표시 영역(SDA)과 중첩되지 않도록 형성될 수 있다.
메인 회로 보드(700)와 배터리(790)는 브라켓(600)의 하부에 배치될 수 있다. 메인 회로 보드(700)는 인쇄 회로 기판(Printed Circuit Board) 또는 연성 인쇄 회로 기판일 수 있다.
메인 회로 보드(700)는 메인 프로세서(710), 제1 카메라 센서(720), 메인 커넥터(730), 및 센서 장치들(740, 750, 760, 770)을 포함할 수 있다. 제1 카메라 센서(720)는 메인 회로 보드(700)의 상면과 하면 모두에 배치되고, 메인 프로세서(710)는 메인 회로 보드(700)의 상면에 배치되며, 메인 커넥터(730)는 메인 회로 보드(700)의 하면에 배치될 수 있다. 센서 장치들(740, 750, 760, 770)은 메인 회로 보드(700)의 상면에 배치될 수 있다.
메인 프로세서(710)는 표시 장치(10)의 모든 기능을 제어할 수 있다. 예를 들어, 메인 프로세서(710)는 표시 패널(300)이 영상을 표시하도록 디지털 비디오 데이터를 표시 구동부(310)에 공급할 수 있다. 메인 프로세서(710)는 터치 구동부(340)로부터 터치 데이터를 입력 받고 사용자의 터치 좌표를 판단한 후, 사용자의 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행할 수 있다. 또한, 메인 프로세서(710)는 센서 장치들(740, 750, 760, 770)로부터 입력되는 센서 신호들에 따라 표시 장치(10)를 제어할 수 있다.
제1 카메라 센서(720)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)에 출력할 수 있다. 예를 들어, 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있으나, 반드시 이에 한정되는 것은 아니다. 제1 카메라 센서(720)는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 하면으로 노출될 수 있고, 표시 장치(10)의 하부에 배치된 사물이나 배경을 촬영할 수 있다.
메인 커넥터(730)에는 브라켓(600)의 케이블 홀(CAH)을 통과한 케이블이 연결될 수 있다. 이로 인해, 메인 회로 보드(700)는 표시 구동부(310) 또는 회로 보드(320)에 전기적으로 연결될 수 있다.
센서 장치들은 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)를 포함할 수 있다.
근접 센서(740)는 물체가 표시 장치(10)의 상면에 근접하는지 여부를 감지할 수 있다. 예를 들어, 근접 센서(740)는 광을 출력하는 광원과 물체에 의해 반사된 광을 수신하는 광 수신부를 포함할 수 있다. 근접 센서(740)는 물체에 의해 반사된 광량에 따라 표시 장치(10)의 상면에 근접하게 위치하는 물체가 존재하는지를 판단할 수 있다. 근접 센서(740)는 표시 패널(300)의 두께 방향(Z축 방향)에서 센서 홀(SH), 표시 패널(300)의 제2 표시 영역(SDA), 및 커버 윈도우(100)의 제2 투과부(DA2)에 중첩되므로, 표시 장치(10)의 상면에 근접하게 위치하는 물체가 존재하는지에 따라 근접 센서 신호를 생성하여 메인 프로세서(710)에 출력할 수 있다.
조도 센서(750)는 표시 장치(10)의 상면의 밝기를 감지할 수 있다. 조도 센서(750)는 입사되는 광의 밝기에 따라 저항 값이 변하는 저항을 포함할 수 있다. 조도 센서(750)는 저항의 저항 값에 따라 표시 장치(10)의 상면의 밝기를 판단할 수 있다. 조도 센서(750)는 표시 패널(300)의 두께 방향(Z축 방향)에서 센서 홀(SH), 표시 패널(300)의 제2 표시 영역(SDA), 및 커버 윈도우(100)의 제2 투과부(DA2)에 중첩되므로, 표시 장치(10)의 상면의 밝기에 따라 조도 센서 신호를 생성하여 메인 프로세서(710)에 출력할 수 있다.
홍채 센서(760)는 사용자의 홍채를 촬영한 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지 여부를 감지할 수 있다. 홍채 센서(760)는 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지에 따라 홍채 센서 신호를 생성하여 메인 프로세서(710)에 출력할 수 있다.
제2 카메라 센서(770)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)에 출력할 수 있다. 예를 들어, 제2 카메라 센서(770)는 CMOS 이미지 센서 또는 CCD 센서일 수 있으나, 반드시 이에 한정되는 것은 아니다. 제2 카메라 센서(770)의 화소 수는 제1 카메라 센서(720)의 화소 수보다 적을 수 있으며, 제2 카메라 센서(770)의 크기는 제1 카메라 센서(720)의 크기보다 작을 수 있다. 제2 카메라 센서(770)는 표시 패널(300)의 두께 방향(Z축 방향)에서 센서 홀(SH), 표시 패널(300)의 제2 표시 영역(SDA), 및 커버 윈도우(100)의 제2 투과부(DA2)에 중첩되므로, 표시 장치(10)의 상부에 배치된 사물이나 배경을 촬영할 수 있다.
배터리(790)는 제3 방향(Z축 방향)에서 메인 회로 보드(700)와 중첩되지 않도록 배치될 수 있다. 배터리(790)는 브라켓(600)의 배터리 홀(BH)과 중첩될 수 있다.
메인 회로 보드(700)는 이동 통신망 상에서 기지국, 외부 단말기, 서버 중 적어도 하나와 무선 신호를 송수신할 수 있는 이동 통신 모듈을 더 포함할 수 있다. 무선 신호는 음성 신호, 화상 통화 신호, 또는 메시지 송수신에 따른 다양한 형태의 데이터를 포함할 수 있다.
하부 커버(900)는 메인 회로 보드(700)와 배터리(790)의 하부에 배치될 수 있다. 하부 커버(900)는 브라켓(600)과 체결되어 고정될 수 있다. 하부 커버(900)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(900)는 플라스틱, 금속, 또는 이들의 조합으로 이루어질 수 있다.
하부 커버(900)는 제1 카메라 센서(720)의 하면이 노출되는 제2 카메라 홀(CMH2)을 포함할 수 있다. 제1 카메라 센서(720)의 위치와 제1 카메라 센서(720)에 대응되는 제1 및 제2 카메라 홀들(CMH1, CMH2)의 위치는 도 2에 도시된 실시예에 한정되지 않는다.
도 3은 일 실시예에 따른 표시 패널을 나타내는 평면도이고, 도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 3 및 도 4를 참조하면, 표시 패널(300)은 제1 표시 영역(MDA), 제2 표시 영역(SDA), 및 비표시 영역(NDA)을 포함할 수 있다.
제1 표시 영역(MDA)은 제1 화소들(SP1), 제1 화소들(SP1)에 접속되는 구동 전압 라인들(VDDL), 게이트 라인들(GL), 발광 제어 라인들(EML), 및 데이터 라인들(DL)을 포함할 수 있다.
제1 화소들(SP1)은 적어도 하나의 게이트 라인(GL), 적어도 하나의 데이터 라인(DL), 적어도 하나의 발광 제어 라인(EML), 및 적어도 하나의 구동 전압 라인(VDDL)과 접속될 수 있다. 도 3 및 도 4에서, 제1 화소들(SP1) 각각은 2개의 게이트 라인(GL), 1개의 데이터 라인(DL), 1개의 발광 제어 라인(EML), 및 1개의 구동 전압 라인(VDDL)에 접속될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제1 화소들(SP1) 각각은 3 이상의 게이트 라인들(GL)에 접속될 수도 있다.
제1 화소들(SP1) 각각은 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다.
제1 화소들(SP1)은 구동 전압 라인(VDDL)을 통해 구동 전압(VDD)을 공급받을 수 있다. 여기에서, 구동 전압(VDD)은 제1 화소들(SP1)의 발광 소자를 구동하기 위한 고전위 전압일 수 있다.
게이트 라인들(GL)과 발광 제어 라인들(EML)은 제1 방향(X축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 서로 이격될 수 있다.
데이터 라인들(DL)과 구동 전압 라인들(VDDL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다.
제2 표시 영역(SDA)은 제2 화소들(SP2), 제2 화소들(SP2)에 접속되는 구동 전압 라인들(VDDL), 게이트 라인들(GL), 발광 제어 라인들(EML), 및 데이터 라인들(DL)을 포함할 수 있다.
제2 화소들(SP2)은 적어도 하나의 게이트 라인(GL), 적어도 하나의 데이터 라인(DL), 적어도 하나의 발광 제어 라인(EML), 및 적어도 하나의 구동 전압 라인(VDDL)과 접속될 수 있다. 도 3 및 도 4에서, 제2 화소들(SP2) 각각은 2개의 게이트 라인(GL), 1개의 데이터 라인(DL), 1개의 발광 제어 라인(EML), 및 1개의 구동 전압 라인(VDDL)에 접속될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제2 화소들(SP2) 각각은 3 이상의 게이트 라인들(GL)에 접속될 수도 있다.
제2 화소들(SP2) 각각은 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다.
제2 화소들(SP2)은 구동 전압 라인(VDDL)을 통해 구동 전압(VDD)을 공급받을 수 있다. 여기에서, 구동 전압(VDD)은 제2 화소들(SP2)의 발광 소자를 구동하기 위한 고전위 전압일 수 있다.
예를 들어, 제1 표시 영역(MDA)의 단위 면적 당 제1 화소들(SP1)의 개수는 제2 표시 영역(SDA)의 단위 면적 당 제2 화소들(SP2)의 개수보다 많을 수 있다. 제1 표시 영역(MDA)은 표시 장치(10)의 주된 기능인 영상을 표시하기 위한 영역으로서, 제1 화소들(SP1)이 밀집되어 배치될 수 있다. 제2 표시 영역(SDA)은 제2 화소들(SP2)이 배치된 화소부와, 광을 투과시키는 투과부를 포함할 수 있다. 따라서, 제2 표시 영역(SDA)의 투과부의 면적이 증가할수록, 단위 면적 당 제2 화소들(SP2)의 개수는 단위 면적 당 제1 화소들(SP1)의 개수보다 적을 수 있다.
비표시 영역(NDA)은 표시 패널(300)에서 제1 표시 영역(MDA)과 제2 표시 영역(SDA)을 제외한 나머지 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들(GL)에 게이트 신호들을 인가하기 위한 게이트 구동부(410), 발광 제어 라인들(EML)에 발광 신호들을 인가하기 위한 발광 제어 구동부(420), 데이터 라인들(DL)과 표시 구동부(310)를 연결하는 팬 아웃 라인들(FL), 및 회로 보드(320)와 접속되는 패드들(DP)을 포함할 수 있다. 표시 구동부(310)와 패드들(DP)은 표시 패널(300)의 패드 영역에 배치될 수 있다. 패드들(DP)은 표시 구동부(310)보다 패드 영역의 일측 가장자리에 인접하게 배치될 수 있다.
도 4에서, 표시 구동부(310)는 타이밍 제어부(311)와 데이터 구동부(312)를 포함할 수 있다.
타이밍 제어부(311)는 회로 보드(320)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 수신할 수 있다. 타이밍 제어부(311)는 타이밍 신호들을 기초로 게이트 제어 신호(GCS)를 생성하여 게이트 구동부(410)의 동작 타이밍을 제어할 수 있고, 발광 제어 신호(ECS)를 생성하여 발광 제어 구동부(420)의 동작 타이밍을 제어할 수 있으며, 데이터 제어 신호(DCS)를 생성하여 데이터 구동부(312)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(311)는 제1 게이트 제어 라인(GCL1)을 통해 게이트 제어 신호(GCS)를 게이트 구동부(410)에 출력할 수 있다. 타이밍 제어부(311)는 제2 게이트 제어 라인(GCL2)을 통해 발광 제어 신호(ECS)를 발광 제어 구동부(420)에 출력할 수 있다. 타이밍 제어부(311)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(312)에 출력할 수 있다.
데이터 구동부(312)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 팬 아웃 라인들(FL)을 통해 데이터 라인들(DL)에 출력할 수 있다. 게이트 구동부(410)의 게이트 신호들은 데이터 전압이 공급되는 화소들(SP)을 선택할 수 있고, 선택된 화소들(SP)은 데이터 라인들(DL)을 통해 데이터 전압을 수신할 수 있다.
도 3에서, 게이트 구동부(410)는 제1 표시 영역(MDA)과 제2 표시 영역(SDA)의 일측 바깥쪽 또는 비표시 영역(NDA)의 일측에 배치될 수 있다. 발광 제어 구동부(420)는 제1 표시 영역(MDA)과 제2 표시 영역(SDA)의 타측 바깥쪽 또는 비표시 영역(NDA)의 타측에 배치될 수 있다. 다른 예를 들어, 게이트 구동부(410)와 발광 제어 구동부(420) 모두 제1 표시 영역(MDA)과 제2 표시 영역(SDA)의 일측 바깥쪽에 배치될 수도 있다.
게이트 구동부(410)는 게이트 제어 신호(GCS)를 기초로 게이트 신호들을 생성하기 위한 복수의 박막 트랜지스터를 포함하고, 발광 제어 구동부(420)는 발광 제어 신호(ECS)를 기초로 발광 신호들을 생성하기 위한 복수의 박막 트랜지스터를 포함할 수 있다. 예를 들어, 게이트 구동부(410)의 박막 트랜지스터들과 발광 제어 구동부(420)의 박막 트랜지스터들은 제1 및 제2 서브 화소들(SP1, SP2) 각각의 박막 트랜지스터들과 동일 층에 형성될 수 있다.
도 5는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이고, 도 6은 도 5에 도시된 화소에 공급되는 신호들의 파형도이다.
도 5 및 도 6을 참조하면, 표시 패널(300)은 제1 표시 영역(MDA)의 제1 화소들(SP1) 및 제2 표시 영역(SDA)의 제2 화소들(SP2)을 포함할 수 있다.
제1 화소(SP1) 및 제2 화소(SP2) 각각은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 제4 게이트 라인(GL4), 발광 제어 라인(EML), 데이터 라인(DL), 구동 전압 라인(VDDL), 제1 초기화 전압 라인(VIL1), 및 제2 초기화 전압 라인(VIL2)에 접속될 수 있다.
제1 화소(SP1) 및 제2 화소(SP2) 각각은 각각은 발광 소자(EL) 및 발광 소자(EL)를 구동하는 화소 회로를 포함할 수 있다. 화소 회로는 복수의 스위칭 소자 및 커패시터를 포함할 수 있다. 복수의 스위칭 소자는 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)를 포함할 수 있다.
제1 트랜지스터(ST1)는 발광 소자(EL)에 공급되는 구동 전류를 제어할 수 있다. 제1 트랜지스터(ST1)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제3 노드(N3)에 접속되고, 제1 전극은 제1 노드(N1)에 접속되며, 제2 전극은 제2 노드(N2)에 접속될 수 있다. 예를 들어, 제1 트랜지스터(ST1)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압에 따라 소스-드레인 간 전류(Isd, 이하 "구동 전류"라 칭함)를 제어할 수 있다. 제1 트랜지스터(ST1)의 채널을 통해 흐르는 구동 전류(Isd)는 제1 트랜지스터(ST1)의 소스 전극과 게이트 전극 간의 전압(Vsg)과 문턱 전압(Vth)의 차이의 제곱에 비례할 수 있다(Isd = k × (Vsg - Vth)2). 여기에서, k는 제1 트랜지스터(ST1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vsg는 제1 트랜지스터(ST1)의 소스-게이트 전압, Vth는 제1 트랜지스터(ST1)의 문턱 전압을 의미한다.
발광 소자(EL)는 구동 전류(Isd)를 수신하여 발광할 수 있다. 발광 소자(EL)의 발광량 또는 휘도는 구동 전류(Isd)의 크기에 비례할 수 있다. 발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 발광층을 포함할 수 있다. 발광 소자(EL)의 제1 전극은 제4 노드(N4)에 접속될 수 있다. 발광 소자(EL)의 제1 전극은 제4 노드(N4)를 통해 제6 트랜지스터(ST6)의 제2 전극과 제7 트랜지스터(ST7)의 제2 전극에 접속될 수 있다. 예를 들어, 발광 소자(EL)의 제1 전극은 애노드 전극일 수 있고, 제2 전극은 캐소드 전극일 수 있으나, 이에 한정되지 않는다.
제2 트랜지스터(ST2)는 제3 게이트 라인(GL3)의 제3 게이트 신호(GS3)에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 제1 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 제3 게이트 신호(GS3)를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제3 게이트 라인(GL3)에 접속되고, 제1 전극은 데이터 라인(DL)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 제1 전극 및 제5 트랜지스터(ST5)의 제2 전극에 접속될 수 있다. 예를 들어, 제2 트랜지스터(ST2)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제3 트랜지스터(ST3)는 제4 게이트 라인(GL4)의 제4 게이트 신호(GS4)에 의해 턴-온되어 제1 트랜지스터(ST1)의 제2 전극인 제2 노드(N2)와 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)를 접속시킬 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제4 게이트 라인(GL4)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제3 트랜지스터(ST3)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 제2 전극 및 제6 트랜지스터(ST6)의 제1 전극에 접속될 수 있다. 제3 트랜지스터(ST3)의 제2 전극은 제3 노드(N3)를 통해 제1 트랜지스터(ST1)의 게이트 전극, 제4 트랜지스터(ST4)의 제2 전극, 및 커패시터(C1)의 제1 전극에 접속될 수 있다. 예를 들어, 제3 트랜지스터(ST3)의 제1 전극은 드레인 전극이고 제2 전극은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제4 트랜지스터(ST4)는 제1 게이트 라인(GL1)의 제1 게이트 신호(GS1)에 의해 턴-온되어 제1 초기화 전압 라인(VIL1)과 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)를 접속시킬 수 있다. 제4 트랜지스터(ST4)는 제1 게이트 신호(GS1)를 기초로 턴-온됨으로써, 제1 트랜지스터(ST1)의 게이트 전극을 제1 초기화 전압으로 방전시킬 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제1 게이트 라인(GL1)에 접속되고, 제1 전극은 제1 초기화 전압 라인(VIL1)에 접속되며, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제2 전극은 제3 노드(N3)를 통해 제1 트랜지스터(ST1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극, 및 커패시터(C1)의 제1 전극에 접속될 수 있다. 예를 들어, 제4 트랜지스터(ST4)의 제1 전극은 드레인 전극이고 제2 전극은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제5 트랜지스터(ST5)는 발광 제어 라인(EML)의 발광 신호(EM)에 의해 턴-온되어 구동 전압 라인(VDDL)과 제1 트랜지스터(ST1)의 제1 전극인 제1 노드(N1)를 접속시킬 수 있다. 제5 트랜지스터(ST5)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 구동 전압 라인(VDDL)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 제1 전극 및 제2 트랜지스터(ST2)의 제2 전극과 전기적으로 연결될 수 있다. 예를 들어, 제5 트랜지스터(ST5)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제6 트랜지스터(ST6)는 발광 제어 라인(EML)의 발광 신호(EM)에 의해 턴-온되어 제1 트랜지스터(ST1)의 제2 전극인 제2 노드(N2)와 발광 소자(EL)의 제1 전극인 제4 노드(N4)를 접속시킬 수 있다. 제6 트랜지스터(ST6)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 제2 전극 및 제3 트랜지스터(ST3)의 제1 전극에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극은 제4 노드(N4)를 통해 발광 소자(EL)의 제1 전극 및 제7 트랜지스터(ST7)의 제2 전극에 접속될 수 있다. 예를 들어, 제6 트랜지스터(ST6)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제5 트랜지스터(ST5), 제1 트랜지스터(ST1), 및 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 전류(Isd)는 발광 소자(EL)에 공급될 수 있다.
제7 트랜지스터(ST7)는 제2 게이트 라인(GL2)의 제2 게이트 신호(GS2)에 의해 턴-온되어 제2 초기화 전압 라인(VIL2)과 발광 소자(EL)의 제1 전극인 제4 노드(N4)를 접속시킬 수 있다. 제7 트랜지스터(ST7)는 제2 게이트 신호(GS2)를 기초로 턴-온됨으로써, 발광 소자(EL)의 제1 전극을 제2 초기화 전압으로 방전시킬 수 있다. 제7 트랜지스터(ST7)의 게이트 전극은 제2 게이트 라인(GL2)에 접속되고, 제1 전극은 제2 초기화 전압 라인(VIL2)에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다. 제7 트랜지스터(ST7)의 제2 전극은 제4 노드(N4)를 통해 발광 소자(EL)의 제1 전극 및 제6 트랜지스터(ST6)의 제2 전극에 접속될 수 있다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각은 실리콘 기반의 액티브 영역을 포함할 수 있다. 예를 들어, 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각은 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon; LTPS)으로 이루어진 액티브 영역을 포함할 수 있다. 저온 다결정 실리콘으로 이루어진 액티브 영역은 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 표시 장치(10)는 턴-온 특성이 우수한 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7)를 포함함으로써, 복수의 화소(SP)를 안정적이고 효율적으로 구동할 수 있다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각은 p-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각은 게이트 전극에 인가되는 게이트 로우 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 산화물 기반의 액티브 영역을 포함할 수 있다. 예를 들어, 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 산화물 기반의 액티브 영역의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 코플라나 구조를 갖는 트랜지스터는 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 표시 장치(10)는 누설 전류(Off current) 특성이 우수한 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4)를 포함함으로써, 화소 내부에서 누설 전류가 흐르는 것을 방지할 수 있고, 화소 내부의 전압을 안정적으로 유지할 수 있다.
제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 n-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 게이트 전극에 인가되는 게이트 하이 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
커패시터(C1)는 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)와 구동 전압 라인(VDDL) 사이에 접속될 수 있다. 예를 들어, 커패시터(C1)의 제1 전극은 제3 노드(N3)에 접속되고, 커패시터(C1)의 제2 전극은 구동 전압 라인(VDDL)에 접속됨으로써, 구동 전압 라인(VDDL)과 제1 트랜지스터(ST1)의 게이트 전극 사이의 전위 차를 유지할 수 있다.
도 6을 도 5에 결부하면, 표시 장치(10)는 한 프레임의 제1 내지 제5 기간(t1~t5)을 통해 구동될 수 있다. 화소(SP)는 제1 게이트 신호(GS1), 제2 게이트 신호(GS2), 제3 게이트 신호(GS3), 제4 게이트 신호(GS4), 및 발광 신호(EM)를 수신할 수 있다.
제4 트랜지스터(ST4)는 한 프레임의 제1 기간(t1) 동안 하이 레벨의 제1 게이트 신호(GS1)를 수신할 수 있다. 제4 트랜지스터(ST4)는 하이 레벨의 제1 게이트 신호(GS1)를 기초로 턴-온될 수 있고, 제1 초기화 전압을 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)에 공급할 수 있다. 따라서, 제4 트랜지스터(ST4)는 제1 기간(t1) 동안 제1 트랜지스터(ST1)의 게이트 전극을 초기화시킬 수 있다.
제7 트랜지스터(ST7)는 한 프레임의 제2 기간(t2) 동안 로우 레벨의 제2 게이트 신호(GS2)를 수신할 수 있다. 제7 트랜지스터(ST7)는 로우 레벨의 제2 게이트 신호(GS2)를 기초로 턴-온될 수 있고, 제2 초기화 전압을 발광 소자(EL)의 제1 전극인 제4 노드(N4)에 공급할 수 있다. 따라서, 제7 트랜지스터(ST7)는 제2 기간(t2) 동안 발광 소자(EL)의 제1 전극을 초기화시킬 수 있다.
제2 트랜지스터(ST2)는 제3 기간(t3) 동안 로우 레벨의 제3 게이트 신호(GS3)를 수신할 수 있다. 제2 트랜지스터(ST2)는 로우 레벨의 제3 게이트 신호(GS3)를 기초로 턴-온될 수 있고, 데이터 전압(Vdata)을 제1 트랜지스터(ST1)의 제1 전극인 제1 노드(N1)에 공급할 수 있다.
제3 트랜지스터(ST3)는 제4 기간(t4) 동안 하이 레벨의 제4 게이트 신호(GS4)를 수신할 수 있다. 제3 트랜지스터(ST3)는 하이 레벨의 제4 게이트 신호(GS4)를 기초로 턴-온될 수 있고, 제2 노드(N2)와 제3 노드(N3)를 접속시킬 수 있다.
제1 트랜지스터(ST1)의 제1 전극이 데이터 전압(Vdata)을 수신하는 경우, 제1 트랜지스터(ST1)의 소스-게이트 전압(Vsg)은 데이터 전압(Vdata)과 제1 초기화 전압(VI1)의 차 전압(Vdata-VI1)에 해당할 수 있고, 제1 트랜지스터(ST1)는 소스-게이트 전압(Vsg)이 문턱 전압(이하, "Vth"로 표시함)보다 크게 되어 턴-온될 수 있다(Vdata-VI1 >= Vth). 따라서, 제1 트랜지스터(ST1)가 제3 기간(t3)에 턴-온되는 순간, 제1 트랜지스터(ST1)의 소스-드레인 전류(Isd)는 데이터 전압(Vdata), 제1 초기화 전압(VI1), 및 제1 트랜지스터(ST1)의 문턱 전압(Vth)에 따라 결정될 수 있다(Isd=k*(Vdata-VI1-Vth)^2). 제1 트랜지스터(ST1)는 소스-게이트 전압(Vsg)이 제1 트랜지스터(ST1)의 문턱 전압(Vth)에 도달할 때까지, 소스-드레인 전류(Isd)를 제2 노드(N2)에 공급할 수 있다.
그리고, 제3 트랜지스터(ST3)는 제4 기간(t4) 동안 턴-온되어 제2 노드(N2)의 전압을 제3 노드(N3)에 공급할 수 있다. 이와 같은 방식으로, 제3 트랜지스터(ST3)가 턴-온되는 동안, 제3 노드(N3)의 전압 및 제1 트랜지스터(ST1)의 소스-드레인 전류(Isd)가 변경될 수 있고, 제3 노드(N3)의 전압은 결국 데이터 전압(Vdata)과 제1 트랜지스터(ST1)의 문턱 전압(Vth)의 차 전압(Vdata-Vth)으로 수렴할 수 있다.
발광 신호(EM)는 제5 기간(t5) 동안 게이트 로우 전압을 가질 수 있다. 발광 신호(EM)가 로우 레벨을 가지면, 제5 및 제6 트랜지스터(ST5, ST6)는 턴-온되어 발광 소자(EL)에 구동 전류(Isd)를 공급할 수 있다.
도 7은 일 실시예에 따른 표시 장치의 금속층을 나타내는 평면도이다.
도 7을 참조하면, 표시 패널(300)은 제1 표시 영역(MDA) 및 제2 표시 영역(SDA)을 포함할 수 있고, 제2 표시 영역(SDA)은 화소부(PXA) 및 투과부(TA)를 포함할 수 있다. 금속층(BML)은 베이스 부재와 박막 트랜지스터층 사이에 배치되어 화소부(PXA) 및 투과부(TA)를 정의할 수 있다. 도 7을 도 2와 결부하면, 금속층(BML)은 제2 표시 영역(SDA)의 화소부(PXA)와 중첩되어, 화소부(PXA)를 통과하는 광이 센서 장치들(740, 750, 760, 770)에 도달하는 것을 방지할 수 있다. 금속층(BML)은 제2 표시 영역(SDA)의 투과부(TA)와 중첩되지 않게 배치되어, 투과부(TA)는 표시 패널(300)로 입사되는 광을 거의 그대로 통과시킬 수 있다. 따라서, 센서 장치들(740, 750, 760, 770)은 표시 패널(300)의 하부에 배치되더라도, 표시 패널(300)의 상부로부터 입사되는 광을 감지할 수 있다.
투과부(TA)는 금속층(BML)에 의해 분리되는 복수의 투과부(TA)를 포함할 수 있다. 예를 들어, 복수의 투과부(TA)는 금속층(BML)에 의해 서로 이격될 수 있다. 복수의 투과부(TA)는 금속층(BML)에 의해 둘러싸일 수 있다. 복수의 투과부(TA)는 제1 방향(X축 방향) 및 제2 방향(Y축 방향)을 따라 배열될 수 있다.
금속층(BML)은 적어도 하나의 홀(BMH)을 포함할 수 있다. 적어도 하나의 홀(BMH)은 화소부(PXA)에 배치된 제1 액티브층의 적어도 일부와 두께 방향으로 중첩될 수 있다. 금속층(BML)은 화소부(PXA)의 제1 액티브층의 적어도 일부와 중첩되는 적어도 하나의 홀(BMH)을 포함함으로써, 화소부(PXA)의 하부에서부터 베이스 부재를 통과한 광을 제1 액티브층까지 도달시킬 수 있다.
예를 들어, 금속층(BML)은 제1 표시 영역(MDA)과 중첩되지 않게 배치될 수 있으나, 이에 한정되지 않는다.
화소부(PXA)는 제1 내지 제3 서브 화소 영역(PRA, PGA, PBA)을 포함할 수 있다. 제1 내지 제3 서브 화소 영역(PRA, PGA, PBA) 각각은 서로 다른 색의 광을 방출하는 제1 내지 제3 서브 화소 각각을 포함할 수 있다. 제1 내지 제3 서브 화소 영역(PRA, PGA, PBA) 각각은 제1 내지 제3 서브 화소 각각의 발광 소자(EL)를 이용하여 광을 방출할 수 있다.
예를 들어, 제1 표시 영역(MDA)의 단위 면적 당 제1 화소들(SP1)의 개수는 제2 표시 영역(SDA)의 단위 면적 당 제2 화소들(SP2)의 개수보다 많을 수 있다. 제1 표시 영역(MDA)은 표시 장치(10)의 주된 기능인 영상을 표시하기 위한 영역으로서, 제1 화소들(SP1)이 밀집되어 배치될 수 있다. 제2 표시 영역(SDA)은 제2 화소들(SP2)이 배치된 화소부(PXA)와 광을 투과시키는 투과부(TA)를 포함할 수 있다. 따라서, 제2 표시 영역(SDA)의 투과 영역의 면적이 증가할수록, 단위 면적 당 제2 화소들(SP2)의 개수는 단위 면적 당 제1 화소들(SP1)의 개수보다 적을 수 있다.
도 8은 일 실시예에 따른 표시 장치에서, 화소부의 제1 서브 화소를 나타내는 평면도이고, 도 9는 도 8에 도시된 제1 서브 화소의 일부 레이어를 나타내는 평면도이며, 도 10은 도 8에 도시된 제1 서브 화소의 다른 일부 레이어를 나타내는 평면도이다. 예를 들어, 도 8은 금속층, 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스-드레인층, 및 제2 소스-드레인층이 순서대로 적층된 도면에 해당할 수 있다. 도 9는 금속층, 제1 액티브층, 제1 게이트층 및 제2 게이트층이 순서대로 적층된 도면에 해당할 수 있고, 도 10은 제2 액티브층, 제3 게이트층, 제1 소스-드레인층, 및 제2 소스-드레인층이 순서대로 적층된 도면에 해당할 수 있다. 도 8 내지 도 10의 레이어들의 적층 관계는 하기의 도 11에서 상세히 설명한다.
도 8 내지 도 10을 참조하면, 화소부(PXA)는 제1 내지 제3 서브 화소 영역(PRA, PGA, PBA)을 포함할 수 있다. 제1 서브 화소는 제1 서브 화소 영역(PRA)에 배치될 수 있다. 제1 서브 화소는 발광 소자(EL) 및 화소 회로를 포함할 수 있고, 화소 회로는 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 및 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(G1), 제1 전극(S1), 및 제2 전극(D1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 제1 트랜지스터(ST1)의 게이트 전극(G1)과 중첩될 수 있다. 예를 들어, 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(G1)은 제6 컨택홀(CNT6)을 통해 제3 연결 전극(BE3)에 접속될 수 있고, 제3 연결 전극(BE3)은 제5 컨택홀(CNT5)을 통해 제3 트랜지스터(ST3)의 제2 전극(S3) 및 제4 트랜지스터(ST4)의 제2 전극(S4)에 접속될 수 있다. 또한, 제1 트랜지스터(ST1)의 게이트 전극(G1) 중 커패시터(C1)의 제2 전극(CE2)과 중첩되는 영역은 커패시터(C1)의 제1 전극(CE1)에 해당할 수 있다.
제1 트랜지스터(ST1)의 제1 전극(S1)은 제2 트랜지스터(ST2)의 제2 전극(D2) 및 제5 트랜지스터(ST5)의 제2 전극(D5)에 접속될 수 있다.
제1 트랜지스터(ST1)의 제2 전극(D1)은 제3 트랜지스터(ST3)의 제1 전극(D3) 및 제6 트랜지스터(ST6)의 제1 전극(S6)에 접속될 수 있다. 제1 트랜지스터(ST1)의 제2 전극(D1)은 제3 컨택홀(CNT3)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제4 컨택홀(CNT4)을 통해 제3 트랜지스터(ST3)의 제1 전극(D3)에 접속될 수 있다.
제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 제2 트랜지스터(ST2)의 게이트 전극(G2)과 중첩될 수 있다. 예를 들어, 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제3 게이트 라인(GL3)의 일 부분으로서, 제3 게이트 라인(GL3) 중 액티브 영역(ACT2)과 중첩되는 영역에 해당할 수 있다.
제2 트랜지스터(ST2)의 제1 전극(S2)은 제1 컨택홀(CNT1)을 통해 제1 연결 전극(BE1)에 접속될 수 있고, 제1 연결 전극(BE1)은 제2 컨택홀(CNT2)을 통해 데이터 라인(DL)에 접속될 수 있다.
제2 트랜지스터(ST2)의 제2 전극(D2)은 제1 트랜지스터(ST1)의 제1 전극(S1) 및 제5 트랜지스터(ST5)의 제2 전극(D5)에 접속될 수 있다.
제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(G3), 제1 전극(D3), 및 제2 전극(S3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 제3 트랜지스터(ST3)의 게이트 전극(G3)과 중첩될 수 있다. 예를 들어, 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 산화물 기반의 액티브 영역을 포함할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(G3)은 제4 게이트 라인(GL4)의 일 부분으로서, 제4 게이트 라인(GL4) 중 액티브 영역(ACT3)과 중첩되는 영역에 해당할 수 있다.
제3 트랜지스터(ST3)의 제1 전극(D3)은 제4 컨택홀(CNT4)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제3 컨택홀(CNT3)을 통해 제1 트랜지스터(ST1)의 제2 전극(D1) 및 제6 트랜지스터(ST6)의 제1 전극(S6)에 접속될 수 있다.
제3 트랜지스터(ST3)의 제2 전극(S3)은 제4 트랜지스터(ST4)의 제2 전극(S4)에 접속될 수 있다. 제3 트랜지스터(ST3)의 제2 전극(S3)은 제5 컨택홀(CNT5)을 통해 제3 연결 전극(BE3)에 접속될 수 있고, 제3 연결 전극(BE3)은 제6 컨택홀(CNT6)을 통해 제1 트랜지스터(ST1)의 게이트 전극(G1)에 접속될 수 있다. 또한, 제1 트랜지스터(ST1)의 게이트 전극(G1) 중 커패시터(C1)의 제2 전극(CE2)과 중첩되는 영역은 커패시터(C1)의 제1 전극(CE1)에 해당할 수 있다.
제4 트랜지스터(ST4)는 액티브 영역(ACT4), 게이트 전극(G4), 제1 전극(D4), 및 제2 전극(S4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 액티브 영역(ACT4)은 제4 트랜지스터(ST4)의 게이트 전극(G4)과 중첩될 수 있다. 예를 들어, 제4 트랜지스터(ST4)의 액티브 영역(ACT4)은 산화물 기반의 액티브 영역을 포함할 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제1 게이트 라인(GL1)의 일 부분으로서, 제1 게이트 라인(GL1) 중 액티브 영역(ACT4)과 중첩되는 영역에 해당할 수 있다.
제4 트랜지스터(ST4)의 제1 전극(D4)은 제8 컨택홀(CNT8)을 통해 제4 연결 전극(BE4)에 접속될 수 있고, 제4 연결 전극(BE4)은 제7 컨택홀(CNT7)을 통해 제1 초기화 전압 라인(VIL1)에 접속될 수 있다.
제4 트랜지스터(ST4)의 제2 전극(S4)은 제3 트랜지스터(ST3)의 제2 전극(S3)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제2 전극(S4)은 제5 컨택홀(CNT5)을 통해 제3 연결 전극(BE3)에 접속될 수 있고, 제3 연결 전극(BE3)은 제6 컨택홀(CNT6)을 통해 제1 트랜지스터(ST1)의 게이트 전극(G1)에 접속될 수 있다. 또한, 제1 트랜지스터(ST1)의 게이트 전극(G1) 중 커패시터(C1)의 제2 전극(CE2)과 중첩되는 영역은 커패시터(C1)의 제1 전극(CE1)에 해당할 수 있다.
제5 트랜지스터(ST5)는 액티브 영역(ACT5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 액티브 영역(ACT5)은 제5 트랜지스터(ST5)의 게이트 전극(G5)과 중첩될 수 있다. 예를 들어, 제5 트랜지스터(ST5)의 액티브 영역(ACT5)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 발광 제어 라인(EML)의 일 부분으로서, 발광 제어 라인(EML) 중 액티브 영역(ACT5)과 중첩되는 영역에 해당할 수 있다.
제5 트랜지스터(ST5)의 제1 전극(S5)은 제10 컨택홀(CNT10)을 통해 구동 전압 라인(VDDL)에 접속될 수 있다.
제5 트랜지스터(ST5)의 제2 전극(D5)은 제1 트랜지스터(ST1)의 제1 전극(S1) 및 제2 트랜지스터(ST2)의 제2 전극(D2)에 접속될 수 있다.
제6 트랜지스터(ST6)는 액티브 영역(ACT6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 액티브 영역(ACT6)은 제6 트랜지스터(ST6)의 게이트 전극(G6)과 중첩될 수 있다. 예를 들어, 제6 트랜지스터(ST6)의 액티브 영역(ACT6)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 발광 제어 라인(EML)의 일 부분으로서, 발광 제어 라인(EML) 중 액티브 영역(ACT6)과 중첩되는 영역에 해당할 수 있다.
제6 트랜지스터(ST6)의 제1 전극(S6)은 제1 트랜지스터(ST1)의 제2 전극(D1)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제1 전극(S6)은 제3 컨택홀(CNT3)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제4 컨택홀(CNT4)을 통해 제3 트랜지스터(ST3)의 제1 전극(D3)에 접속될 수 있다.
제6 트랜지스터(ST6)의 제2 전극(D6)은 제7 트랜지스터(ST7)의 제2 전극(D7)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극(D6)은 제11 컨택홀(CNT11)을 통해 제6 연결 전극(BE6)에 접속될 수 있고, 제6 연결 전극(BE6)은 제12 컨택홀(CNT12)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다. 애노드 연결 전극(ANDE)은 직접 또는 간접적으로 발광 소자(EL)의 제1 전극에 접속될 수 있다.
제7 트랜지스터(ST7)는 액티브 영역(ACT7), 게이트 전극(G7), 제1 전극(S7), 및 제2 전극(D7)을 포함할 수 있다. 제7 트랜지스터(ST7)의 액티브 영역(ACT7)은 제7 트랜지스터(ST7)의 게이트 전극(G7)과 중첩될 수 있다. 예를 들어, 제7 트랜지스터(ST7)의 액티브 영역(ACT7)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제7 트랜지스터(ST7)의 게이트 전극(G7)은 제2 게이트 라인(GL2)의 일 부분으로서, 제2 게이트 라인(GL2) 중 액티브 영역(ACT7)과 중첩되는 영역에 해당할 수 있다.
제7 트랜지스터(ST7)의 제1 전극(S7)은 제14 컨택홀(CNT14)을 통해 제5 연결 전극(BE5)에 접속될 수 있고, 제5 연결 전극(BE5)은 제13 컨택홀(CNT13)을 통해 제2 초기화 전압 라인(VIL2)에 접속될 수 있다.
제7 트랜지스터(ST7)의 제2 전극(D7)은 제6 트랜지스터(ST6)의 제2 전극(D6)에 접속될 수 있다. 제7 트랜지스터(ST7)의 제2 전극(D7)은 제11 컨택홀(CNT11)을 통해 제6 연결 전극(BE6)에 접속될 수 있고, 제6 연결 전극(BE6)은 제12 컨택홀(CNT12)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다. 애노드 연결 전극(ANDE)은 직접 또는 간접적으로 발광 소자(EL)의 제1 전극에 접속될 수 있다.
커패시터(C1)는 제1 전극(CE1) 및 제2 전극(CE2)을 포함할 수 있다. 커패시터(C1)의 제1 전극(CE1)은 제1 트랜지스터(ST1)의 게이트 전극(G1)의 일 부분으로서, 제1 트랜지스터(ST1)의 게이트 전극(G1) 중 커패시터(C1)의 제2 전극(CE2)과 중첩되는 영역에 해당할 수 있다. 커패시터(C1)의 제2 전극(CE2)은 제9 컨택홀(CNT9)을 통해 구동 전압 라인(VDDL)에 접속될 수 있다.
금속층(BML)은 적어도 하나의 홀(BMH)을 포함할 수 있다. 적어도 하나의 홀(BMH)은 화소부(PXA)에 배치된 제1 액티브층의 적어도 일부와 두께 방향으로 중첩될 수 있다. 금속층(BML)은 제1 내지 제4 홀(BMH1, BMH2, BMH3, BMH4)를 포함할 수 있다. 제1 내지 제4 홀(BMH1, BMH2, BMH3, BMH4) 각각은 서로 이격될 수 있다.
제1 홀(BMH1)은 제1 트랜지스터(ST1)의 액티브 영역(ACT1) 및 제2 트랜지스터(ST2)의 액티브 영역(ACT2) 사이에 중첩될 수 있다. 예를 들어, 제1 홀(BMH1)은 제1 노드(N1)에 접속된 제2 트랜지스터(ST2)의 제2 전극(D2)에 중첩될 수 있다. 반전 리페어 공정에서, 특정 파장의 광(예를 들어, 레이저 광)은 제1 홀(BMH1)을 통과하여 제1 액티브층의 일부를 제거할 수 있고, 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2)의 접속을 차단할 수 있다.
제2 홀(BMH2)은 제1 트랜지스터(ST1)의 액티브 영역(ACT1) 및 제5 트랜지스터(ST5)의 액티브 영역(ACT5) 사이에 중첩될 수 있다. 예를 들어, 제2 홀(BMH2)은 제1 노드(N1)에 접속된 제5 트랜지스터(ST5)의 제2 전극(D5)에 중첩될 수 있다. 반전 리페어 공정에서, 특정 파장의 광(예를 들어, 레이저 광)은 제2 홀(BMH2)을 통과하여 제1 액티브층의 일부를 제거할 수 있고, 제1 트랜지스터(ST1)와 제5 트랜지스터(ST5)의 접속을 차단할 수 있다.
제3 홀(BMH3)은 제1 트랜지스터(ST1)의 액티브 영역(ACT1) 및 제6 트랜지스터(ST6)의 액티브 영역(ACT6) 사이에 중첩될 수 있다. 예를 들어, 제3 홀(BMH3)은 제2 노드(N2)에 접속된 제6 트랜지스터(ST6)의 제1 전극(S6)에 중첩될 수 있다. 반전 리페어 공정에서, 특정 파장의 광(예를 들어, 레이저 광)은 제3 홀(BMH3)을 통과하여 제1 액티브층의 일부를 제거할 수 있고, 제1 트랜지스터(ST1)와 제6 트랜지스터(ST6)의 접속을 차단할 수 있다.
제4 홀(BMH4)은 제6 트랜지스터(ST6)의 액티브 영역(ACT6) 및 제7 트랜지스터(ST7)의 액티브 영역(ACT7) 사이에 중첩될 수 있다. 예를 들어, 제4 홀(BMH4)은 제4 노드(N4)에 접속된 제7 트랜지스터(ST7)의 제2 전극(D7)에 중첩될 수 있다. 반전 리페어 공정에서, 특정 파장의 광(예를 들어, 레이저 광)은 제4 홀(BMH4)을 통과하여 제1 액티브층의 일부를 제거할 수 있고, 제6 트랜지스터(ST6)와 제7 트랜지스터(ST7)의 접속을 차단할 수 있다.
표시 장치(10)는 화소부(PXA)의 제2 화소들(SP2)을 형성한 이후, 제2 화소들(SP2) 중 불량 화소를 검출할 수 있다. 표시 장치(10)는 화소부(PXA)의 불량 화소가 검출된 경우 반전 리페어 공정을 통해 불량 화소의 액티브 배선 또는 화소 회로의 배선을 개방(Open)시킬 수 있다. 반전 리페어 공정은 특정 파장의 광(예를 들어, 레이저 광)을 베이스 부재의 하부에서 제1 액티브층의 일부를 향하여 조사할 수 있고, 특정 파장의 광은 금속층(BML)의 적어도 하나의 홀(BMH)을 통과하여 제1 액티브층의 일부에 도달할 수 있다. 또한, 금속층(BML)은 특정 파장의 광이 목표하지 않은 지점에 도달하는 것을 방지할 수 있다. 따라서, 광을 차단하는 금속층(BML)이 적어도 하나의 홀(BMH)을 포함함으로써, 표시 장치(10)는 불량 화소가 발생한 경우 반전 리페어 공정을 통해 불량 화소의 액티브 배선 또는 화소 회로의 배선을 개방시켜 불량 화소의 점등을 방지할 수 있다. 표시 장치(10)는 신뢰성을 향상시키고 화질을 개선할 수 있다.
도 11은 도 8 절단선 I-I'을 따라 자른 단면도이다.
도 11을 도 8 내지 도 10에 결부하면, 표시 패널(300)은 기판(SUB), 금속층(BML), 버퍼층(BF), 제1 액티브층(ACTL1), 제1 게이트 절연막(GI1), 제1 게이트층(GTL1), 제1 층간 절연막(ILD1), 제2 게이트층(GTL2), 제2 층간 절연막(ILD2), 제2 액티브층(ACT2), 제2 게이트 절연막(GI2), 제3 게이트층(GTL3), 제3 층간 절연막(ILD3), 제1 소스-드레인층(SDL1), 제4 층간 절연막(ILD4), 및 제2 소스-드레인층(SDL2)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다.
금속층(BML)은 기판(SUB) 상에 배치되어, 제2 표시 영역(SDA)의 화소부(PXA) 및 투과부(TA)를 정의할 수 있다. 금속층(BML)은 화소부(PXA)에 배치된 제1 액티브층(ACTL1)의 적어도 일부와 두께 방향으로 중첩될 수 있다. 금속층(BML)은 제2 표시 영역(SDA)의 화소부(PXA)와 중첩되어, 화소부(PXA)를 통과하는 광이 센서 장치들(740, 750, 760, 770)에 도달하는 것을 방지할 수 있다. 금속층(BML)은 제2 표시 영역(SDA)의 투과부(TA)와 중첩되지 않게 배치되어, 투과부(TA)는 표시 패널(300)로 입사되는 광을 거의 그대로 통과시킬 수 있다. 따라서, 센서 장치들(740, 750, 760, 770)은 표시 패널(300)의 하부에 배치되더라도, 표시 패널(300)의 상부로부터 입사되는 광을 감지할 수 있다.
금속층(BML)은 제1 홀(BMH1)을 포함할 수 있다. 제1 홀(BMH1)은 제1 트랜지스터(ST1)의 액티브 영역(ACT1) 및 제2 트랜지스터(ST2)의 액티브 영역(ACT2) 사이에 중첩될 수 있다. 예를 들어, 제1 홀(BMH1)은 제1 노드(N1)에 접속된 제2 트랜지스터(ST2)의 제2 전극(D2)에 중첩될 수 있다. 반전 리페어 공정에서, 특정 파장의 광(예를 들어, 레이저 광)은 제1 홀(BMH1)을 통과하여 제1 액티브층(ACTL1)의 일부를 제거할 수 있고, 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2)의 접속을 차단할 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치되어 금속층(BML)을 덮을 수 있다. 예를 들어, 버퍼층(BF)은 복수의 무기막을 포함할 수 있고, 기판(SUB)을 통해 발광 소자(EL)에 침투하는 수분을 차단하기 위하여, 기판(SUB)의 상면 전체에 형성될 수 있다.
제1 액티브층(ACTL1)은 버퍼층(BF) 상에 배치될 수 있다. 제1 액티브층(ACTL1)은 실리콘 기반의 물질로 이루어질 수 있다. 예를 들어, 제1 액티브층(ACTL1)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각의 액티브 영역(ACT1, ACT2, ACT5, ACT6, ACT7), 제1 전극(S1, S2, S5, S6, S7), 및 제2 전극(D1, D2, D5, D6, D7)은 제1 액티브층(ACTL1)의 일부일 수 있다.
제1 게이트 절연막(GI1)은 버퍼층(BF)과 제1 액티브층(ACTL1)을 덮을 수 있고, 제1 액티브층(ACTL1)과 제1 게이트층(GTL1)을 절연시킬 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연막(GI1) 상에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(G1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 및 발광 제어 라인(EML) 각각은 제1 게이트층(GTL1)의 일부일 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(G1)의 일부는 커패시터(C1)의 제2 전극(CE2)에 중첩되어 커패시터(C1)의 제1 전극(CE1)을 형성할 수 있다.
제2 게이트 라인(GL2)의 일부는 제7 트랜지스터(ST7)의 액티브 영역(ACT7)에 중첩되어 제7 트랜지스터(ST7)의 게이트 전극(G7)을 형성할 수 있다.
제3 게이트 라인(GL3)의 일부는 제2 트랜지스터(ST2)의 액티브 영역(ACT2)에 중첩되어 제2 트랜지스터(ST2)의 게이트 전극(G2)을 형성할 수 있다.
발광 제어 라인(EML)의 일부는 제5 트랜지스터(ST5)의 액티브 영역(ACT5)에 중첩되어 제5 트랜지스터(ST5)의 게이트 전극(G5)을 형성할 수 있다. 발광 제어 라인(EML)의 다른 일부는 제6 트랜지스터(ST6)의 액티브 영역(ACT6)에 중첩되어 제6 트랜지스터(ST6)의 게이트 전극(G6)을 형성할 수 있다.
제1 층간 절연막(ILD1)은 제1 게이트층(GTL1)과 제1 게이트 절연막(GI1)을 덮을 수 있다. 제1 층간 절연막(ILD1)은 제1 게이트층(GTL1)과 제2 게이트층(GTL2)을 절연시킬 수 있다.
제2 게이트층(GTL2)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제1 차광층(LS1), 제2 차광층(LS2), 커패시터(C1)의 제2 전극(CE2), 제1 초기화 전압 라인(VIL1), 및 제2 초기화 전압 라인(VIL2) 각각은 제2 게이트층(GTL2)의 일부일 수 있다.
제1 차광층(LS1)은 제3 트랜지스터(ST3)에 중첩되어, 제3 트랜지스터(ST3)에 입사되는 광을 차단할 수 있다. 제2 차광층(LS2)은 제4 트랜지스터(ST4)에 중첩되어, 제4 트랜지스터(ST4)에 입사되는 광을 차단할 수 있다.
커패시터(C1)의 제2 전극(CE12)은 제9 컨택홀(CNT9)을 통해 구동 전압 라인(VDDL)에 접속될 수 있다. 따라서, 커패시터(C1)는 구동 전압 라인(VDDL)과 제1 트랜지스터(ST1)의 게이트 전극(G1) 사이의 전위차를 유지할 수 있다.
제2 층간 절연막(ILD2)은 제2 게이트층(GTL2)과 제1 층간 절연막(ILD1)을 덮을 수 있다. 제2 층간 절연막(ILD2)은 제2 게이트층(GTL2)과 제2 액티브층(ACTL2)을 절연시킬 수 있다.
제2 액티브층(ACTL2)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 예를 들어, 제2 액티브층(ACTL2)은 산화물 기반의 물질로 이루어질 수 있다. 제3 및 제4 트랜지스터(ST3, ST4) 각각의 액티브 영역(ACT3, ACT4), 제1 전극(D3, D4), 및 제2 전극(S3, S4) 각각은 제2 액티브층(ACTL2)의 일부일 수 있다.
제2 게이트 절연막(GI2)은 제2 층간 절연막(ILD2)과 제2 액티브층(ACTL2)을 덮을 수 있고, 제2 액티브층(ACTL2)과 제3 게이트층(GTL3)을 절연시킬 수 있다.
제3 게이트층(GTL3)은 제2 게이트 절연막(GI2) 상에 배치될 수 있다. 제1 게이트 라인(GL1) 및 제4 게이트 라인(GL4) 각각은 제3 게이트층(GTL3)의 일부일 수 있다.
제1 게이트 라인(GL1)의 일부는 제4 트랜지스터(ST4)의 액티브 영역(ACT4)에 중첩되어 제4 트랜지스터(ST4)의 게이트 전극(G4)을 형성할 수 있다.
제4 게이트 라인(GL4)의 일부는 제3 트랜지스터(ST3)의 액티브 영역(ACT3)에 중첩되어 제3 트랜지스터(ST3)의 게이트 전극(G3)을 형성할 수 있다.
제3 층간 절연막(ILD3)은 제3 게이트층(GTL3)과 제2 게이트 절연막(GI2)을 덮을 수 있다. 제3 층간 절연막(ILD3)은 제3 게이트층(GTL3)과 제1 소스-드레인층(SDL1)을 절연시킬 수 있다.
제1 소스-드레인층(SDL1)은 제3 층간 절연막(ILD3) 상에 배치될 수 있다. 구동 전압 라인(VDDL), 제1 내지 제6 연결 전극(BE1, BE2, BE3, BE4, BE5, BE6) 각각은 제1 소스-드레인층(SDL1)의 일부일 수 있다.
제1 연결 전극(BE1)은 제1 컨택홀(CNT1)을 통해 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있고, 제2 컨택홀(CNT2)을 통해 데이터 라인(DL)에 접속될 수 있다.
제2 연결 전극(BE2)은 제3 컨택홀(CNT3)을 통해 제1 트랜지스터(ST1)의 제2 전극(D1) 및 제6 트랜지스터(ST6)의 제1 전극(S6)에 접속될 수 있고, 제4 컨택홀(CNT4)을 통해 제3 트랜지스터(ST3)의 제1 전극(D3)에 접속될 수 있다.
제3 연결 전극(BE3)은 제5 컨택홀(CNT5)을 통해 제3 트랜지스터(ST3)의 제2 전극(S3)에 접속될 수 있고, 제6 컨택홀(CNT6)을 통해 제1 트랜지스터(ST1)의 게이트 전극(G1)에 접속될 수 있다.
제4 연결 전극(BE4)은 제7 컨택홀(CNT7)을 통해 제1 초기화 전압 라인(VIL1)에 접속될 수 있고, 제8 컨택홀(CNT8)을 통해 제4 트랜지스터(ST4)의 제1 전극(D4)에 접속될 수 있다.
제5 연결 전극(BE5)은 제13 컨택홀(CNT13)을 통해 제2 초기화 전압 라인(VIL2)에 접속될 수 있고, 제14 컨택홀(CNT14)을 통해 제7 트랜지스터(ST7)의 제1 전극(S7)에 접속될 수 있다.
제6 연결 전극(BE6)은 제11 컨택홀(CNT11)을 통해 제6 트랜지스터(ST6)의 제2 전극(D6) 및 제7 트랜지스터(ST7)의 제2 전극(D7)에 접속될 수 있고, 제12 컨택홀(CNT12)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다.
제4 층간 절연막(ILD4)은 제1 소스-드레인층(SDL1)과 제3 층간 절연막(ILD3)을 덮을 수 있다. 제4 층간 절연막(ILD4)은 제1 소스-드레인층(SDL1)과 제2 소스-드레인층(SDL2)을 절연시킬 수 있다.
제2 소스-드레인층(SDL2)은 제4 층간 절연막(ILD4) 상에 배치될 수 있다. 데이터 라인(DL) 및 애노드 연결 전극(ANDE) 각각은 제2 소스-드레인층(SDL2)의 일부일 수 있다.
도 12는 다른 실시예에 따른 표시 장치의 금속층을 나타내는 평면도이고, 도 13은 다른 실시예에 따른 표시 장치에서, 제1 서브 화소의 일부 레이어를 나타내는 평면도이다. 도 12 및 도 13의 표시 장치는 도 7 내지 도 10의 표시 장치에서 금속층(BML)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 12 및 도 13을 참조하면, 금속층(BML)은 기판(SUB) 상에 배치되어, 제2 표시 영역(SDA)의 화소부(PXA) 및 투과부(TA)를 정의할 수 있다. 금속층(BML)은 제2 표시 영역(SDA)의 화소부(PXA)와 중첩되어, 화소부(PXA)를 통과하는 광이 센서 장치들(740, 750, 760, 770)에 도달하는 것을 방지할 수 있다. 금속층(BML)은 제2 표시 영역(SDA)의 투과부(TA)와 중첩되지 않게 배치되어, 투과부(TA)는 표시 패널(300)로 입사되는 광을 거의 그대로 통과시킬 수 있다. 따라서, 센서 장치들(740, 750, 760, 770)은 표시 패널(300)의 하부에 배치되더라도, 표시 패널(300)의 상부로부터 입사되는 광을 감지할 수 있다.
금속층(BML)은 적어도 하나의 홀(BMH)을 포함할 수 있다. 적어도 하나의 홀(BMH)은 화소부(PXA)에 배치된 제1 액티브층(ACTL1)의 적어도 일부와 두께 방향으로 중첩될 수 있다. 금속층(BML)은 제1 및 제2 홀(BMH1, BMH2)를 포함할 수 있다. 제1 및 제2 홀(BMH1, BMH2)은 제1 방향(X축 방향)으로 서로 이격되고, 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 홀(BMH1)은 제2 트랜지스터(ST2)의 액티브 영역(ACT2) 및 제5 트랜지스터(ST5)의 액티브 영역(ACT5) 사이에 중첩될 수 있다. 예를 들어, 제1 홀(BMH1)은 제1 노드(N1)에 접속된 제2 트랜지스터(ST2)의 제2 전극(D2) 및 제5 트랜지스터(ST5)의 제2 전극(D5) 각각에 중첩될 수 있다. 반전 리페어 공정에서, 특정 파장의 광(예를 들어, 레이저 광)은 제1 홀(BMH1)을 통과하여 제1 액티브층(ACTL1)의 일부를 제거할 수 있고, 제2 트랜지스터(ST2)와 제5 트랜지스터(ST5)의 접속을 차단할 수 있다. 또한, 제1 홀(BMH1)은 반전 리페어 공정에서, 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2)의 접속을 차단하고, 제1 트랜지스터(ST1)와 제5 트랜지스터(ST5)의 접속을 차단할 수 있다.
제2 홀(BMH2)은 제1 트랜지스터(ST1)의 액티브 영역(ACT1) 및 제7 트랜지스터(ST7)의 액티브 영역(ACT7) 사이에 중첩될 수 있다. 예를 들어, 제2 홀(BMH2)은 제6 트랜지스터(ST6)의 액티브 영역(ACT6)에 중첩될 수 있다. 제2 홀(BMH2)은 제2 노드(N2)에 접속된 제6 트랜지스터(ST6)의 제1 전극(S6)에 중첩될 수 있고, 제4 노드(N4)에 접속된 제7 트랜지스터(ST7)의 제2 전극(D7)에 중첩될 수 있다. 반전 리페어 공정에서, 특정 파장의 광(예를 들어, 레이저 광)은 제2 홀(BMH2)을 통과하여 제1 액티브층(ACTL1)의 일부를 제거할 수 있고, 제6 트랜지스터(ST6)와 제7 트랜지스터(ST7)의 접속을 차단할 수 있다. 또한, 제2 홀(BMH2)은 반전 리페어 공정에서, 제1 트랜지스터(ST1)와 제6 트랜지스터(ST6)의 접속을 차단하고, 제1 트랜지스터(ST1)와 제7 트랜지스터(ST7)의 접속을 차단할 수 있다.
따라서, 광을 차단하는 금속층(BML)이 적어도 하나의 홀(BMH)을 포함함으로써, 표시 장치(10)는 불량 화소가 발생한 경우 반전 리페어 공정을 통해 불량 화소의 액티브 배선 또는 화소 회로의 배선을 개방시켜 불량 화소의 점등을 방지할 수 있다. 표시 장치(10)는 신뢰성을 향상시키고 화질을 개선할 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치의 금속층을 나타내는 평면도이고, 도 15는 또 다른 실시예에 따른 표시 장치에서, 제1 서브 화소의 일부 레이어를 나타내는 평면도이다. 도 14 및 도 15의 표시 장치는 도 12 및 도 13의 표시 장치에서 금속층(BML)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 14 및 도 15를 참조하면, 금속층(BML)은 기판(SUB) 상에 배치되어, 제2 표시 영역(SDA)의 화소부(PXA) 및 투과부(TA)를 정의할 수 있다. 금속층(BML)은 제2 표시 영역(SDA)의 화소부(PXA)와 중첩되어, 화소부(PXA)를 통과하는 광이 센서 장치들(740, 750, 760, 770)에 도달하는 것을 방지할 수 있다. 금속층(BML)은 제2 표시 영역(SDA)의 투과부(TA)와 중첩되지 않게 배치되어, 투과부(TA)는 표시 패널(300)로 입사되는 광을 거의 그대로 통과시킬 수 있다. 따라서, 센서 장치들(740, 750, 760, 770)은 표시 패널(300)의 하부에 배치되더라도, 표시 패널(300)의 상부로부터 입사되는 광을 감지할 수 있다.
금속층(BML)은 홀(BMH)을 포함할 수 있다. 홀(BMH)은 화소부(PXA)에 배치된 제1 액티브층(ACTL1)의 적어도 일부와 두께 방향으로 중첩될 수 있다.
홀(BMH)은 제2 트랜지스터(ST2)의 액티브 영역(ACT2) 및 제7 트랜지스터(ST7)의 액티브 영역(ACT5) 사이에 중첩될 수 있다. 홀(BMH)은 제1 액티브층(ACTL1)을 따라 적어도 한번 절곡될 수 있다. 예를 들어, 제2 트랜지스터(ST2)의 제2 전극(D2)에 중첩되는 금속층(BML)의 일부는 제2 방향(Y축 방향)으로 연장될 수 있고, 제5 트랜지스터(ST5)의 제2 전극(D5)과 중첩되는 부분에서 제1 방향(X축 방향)의 반대 방향으로 절곡될 수 있다. 절곡된 금속층(BML)의 일부는 제1 방향(X축 방향)의 반대 방향으로 연장될 수 있고, 제6 트랜지스터(ST6)의 제1 전극(S6)과 중첩되는 부분에서 제2 방향(Y축 방향)으로 절곡될 수 있다. 절곡된 금속층(BML)의 다른 일부는 제7 트랜지스터(ST7)의 제2 전극(D7)에 중첩될 때까지 연장될 수 있다.
반전 리페어 공정에서, 특정 파장의 광(예를 들어, 레이저 광)은 홀(BMH)을 통과하여 제1 액티브층(ACTL1)의 일부를 제거할 수 있고, 제2 트랜지스터(ST2)와 제7 트랜지스터(ST7)의 접속을 차단할 수 있다. 또한, 홀(BMH)은 반전 리페어 공정에서, 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2)의 접속을 차단하고, 제1 트랜지스터(ST1)와 제5 트랜지스터(ST5)의 접속을 차단하며, 제1 트랜지스터(ST1)와 제6 트랜지스터(ST6)의 접속을 차단할 수 있다.
따라서, 광을 차단하는 금속층(BML)이 홀(BMH)을 포함함으로써, 표시 장치(10)는 불량 화소가 발생한 경우 반전 리페어 공정을 통해 불량 화소의 액티브 배선 또는 화소 회로의 배선을 개방시켜 불량 화소의 점등을 방지할 수 있다. 표시 장치(10)는 신뢰성을 향상시키고 화질을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 커버 윈도우
300: 표시 패널 600: 브라켓
700: 메인 회로 보드 900: 하부 커버
MDA: 제1 표시 영역 SDA: 제2 표시 영역
PXA: 화소부 TA: 투과부
SP1, SP2: 제1 및 제2 화소 EL: 발광 소자
GL1~GL4: 제1 내지 제4 게이트 라인
ST1~ST7: 제1 내지 제7 트랜지스터
C1: 커패시터 SUB: 기판
BML: 금속층 BMH1~BMH4: 제1 내지 제4 홀
ACTL1: 제1 액티브층 GTL1: 제1 게이트층
GTL2: 제2 게이트층 ACTL2: 제2 액티브층
GTL3: 제3 게이트층 SDL1: 제1 소스-드레인층
SDL2: 제2 소스-드레인층

Claims (20)

  1. 제1 화소들을 구비한 제1 표시 영역과, 제2 화소들이 배치된 화소부 및 광을 투과시키는 투과부를 구비한 제2 표시 영역을 갖는 표시 패널을 포함하고,
    상기 제2 표시 영역의 화소부는,
    베이스 부재;
    상기 베이스 부재 상에 배치되어 상기 투과부를 정의하는 금속층;
    상기 금속층 상에 배치되고 제1 물질로 이루어진 제1 액티브층; 및
    상기 제1 액티브층 상에 배치된 제1 게이트층을 포함하며,
    상기 금속층은 상기 제1 액티브층의 적어도 일부와 두께 방향으로 중첩되는 적어도 하나의 홀을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 화소들 각각은,
    발광 소자;
    상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터; 및
    데이터 전압을 상기 제1 트랜지스터의 제1 전극인 제1 노드에 선택적으로 공급하는 제2 트랜지스터를 포함하고,
    상기 금속층은 상기 제1 트랜지스터의 액티브 영역 및 상기 제2 트랜지스터의 액티브 영역 사이와 중첩되는 제1 홀을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 홀은 상기 제1 노드에 접속된 상기 제2 트랜지스터의 제2 전극에 중첩되는 표시 장치.
  4. 제2 항에 있어서,
    상기 제2 화소들 각각은,
    상기 제1 트랜지스터의 제2 전극인 제2 노드와 상기 제1 트랜지스터의 게이트 전극인 제3 노드를 선택적으로 접속시키는 제3 트랜지스터;
    제1 초기화 전압을 상기 제3 노드에 선택적으로 공급하는 제4 트랜지스터; 및
    구동 전압을 상기 제1 노드에 선택적으로 공급하는 제5 트랜지스터를 더 포함하고,
    상기 금속층은 상기 제1 트랜지스터의 액티브 영역 및 상기 제5 트랜지스터의 액티브 영역 사이와 중첩되는 제2 홀을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 홀은 상기 제1 노드에 접속된 상기 제5 트랜지스터의 제2 전극에 중첩되는 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 화소들 각각은,
    상기 제2 노드와 상기 발광 소자의 제1 전극인 제4 노드를 선택적으로 접속시키는 제6 트랜지스터를 더 포함하고,
    상기 금속층은 상기 제1 트랜지스터의 액티브 영역 및 상기 제6 트랜지스터의 액티브 영역 사이와 중첩되는 제3 홀을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 홀은 상기 제2 노드에 접속된 상기 제6 트랜지스터의 제1 전극에 중첩되는 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 화소들 각각은,
    제2 초기화 전압을 상기 제4 노드에 선택적으로 공급하는 제7 트랜지스터를 더 포함하고,
    상기 금속층은 상기 제6 트랜지스터의 액티브 영역 및 상기 제7 트랜지스터의 액티브 영역 사이와 중첩되는 제4 홀을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제4 홀은 상기 제4 노드에 접속된 상기 제7 트랜지스터의 제2 전극에 중첩되는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 및 상기 제7 트랜지스터 각각의 액티브 영역은 상기 제1 액티브층의 일부인 표시 장치.
  11. 제4 항에 있어서,
    상기 제2 표시 영역의 화소부는,
    상기 제1 게이트층 상에 배치된 제2 게이트층;
    상기 제2 게이트층 상에 배치되고 상기 제1 물질과 다른 제2 물질로 이루어진 제2 액티브층; 및
    상기 제2 액티브층 상에 배치된 제3 게이트층을 더 포함하고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 액티브 영역은 상기 제2 액티브층의 일부인 표시 장치.
  12. 제1 항에 있어서,
    상기 제2 화소들 각각은,
    발광 소자;
    상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터;
    데이터 전압을 상기 제1 트랜지스터의 제1 전극인 제1 노드에 선택적으로 공급하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극인 제2 노드와 상기 제1 트랜지스터의 게이트 전극인 제3 노드를 선택적으로 접속시키는 제3 트랜지스터;
    제1 초기화 전압을 상기 제3 노드에 선택적으로 공급하는 제4 트랜지스터; 및
    구동 전압을 상기 제1 노드에 선택적으로 공급하는 제5 트랜지스터를 포함하고,
    상기 금속층은 상기 제2 트랜지스터의 액티브 영역 및 상기 제5 트랜지스터의 액티브 영역 사이와 중첩되는 제1 홀을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 홀은 상기 제1 노드에 접속된 상기 제2 트랜지스터의 제2 전극 및 상기 제5 트랜지스터의 제2 전극 각각에 중첩되는 표시 장치.
  14. 제12 항에 있어서,
    상기 제2 화소들 각각은,
    상기 제2 노드와 상기 발광 소자의 제1 전극인 제4 노드를 선택적으로 접속시키는 제6 트랜지스터; 및
    제2 초기화 전압을 상기 제4 노드에 선택적으로 공급하는 제7 트랜지스터를 더 포함하고,
    상기 금속층은 상기 제1 트랜지스터의 액티브 영역 및 상기 제7 트랜지스터의 액티브 영역 사이와 중첩되는 제2 홀을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 홀은 상기 제6 트랜지스터의 액티브 영역에 중첩되는 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 홀은 상기 제2 노드에 접속된 상기 제6 트랜지스터의 제1 전극과 중첩되고, 상기 제4 노드에 접속된 상기 제7 트랜지스터의 제2 전극과 중첩되는 표시 장치.
  17. 제14 항에 있어서,
    상기 제1 홀 및 상기 제2 홀은 제1 방향으로 서로 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 표시 장치.
  18. 제1 항에 있어서,
    상기 제2 화소들 각각은,
    발광 소자;
    상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터;
    데이터 전압을 상기 제1 트랜지스터의 제1 전극인 제1 노드에 선택적으로 공급하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극인 제2 노드와 상기 제1 트랜지스터의 게이트 전극인 제3 노드를 선택적으로 접속시키는 제3 트랜지스터;
    제1 초기화 전압을 상기 제3 노드에 선택적으로 공급하는 제4 트랜지스터;
    구동 전압을 상기 제1 노드에 선택적으로 공급하는 제5 트랜지스터;
    상기 제2 노드와 상기 발광 소자의 제1 전극인 제4 노드를 선택적으로 접속시키는 제6 트랜지스터; 및
    제2 초기화 전압을 상기 제4 노드에 선택적으로 공급하는 제7 트랜지스터를 포함하고,
    상기 금속층은 상기 제2 트랜지스터의 액티브 영역 및 상기 제7 트랜지스터의 액티브 영역 사이와 중첩되는 홀을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 홀은 상기 제1 액티브층을 따라 적어도 한번 절곡되는 표시 장치.
  20. 제18 항에 있어서,
    상기 홀은 상기 제1 노드에 접속된 상기 제2 트랜지스터의 제2 전극, 상기 제1 노드에 접속된 상기 제5 트랜지스터의 제2 전극, 상기 제2 노드에 접속된 상기 제6 트랜지스터의 제1 전극, 및 제4 노드에 접속된 상기 제7 트랜지스터의 제2 전극 각각에 중첩되는 표시 장치.
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