KR20210151272A - 표시 장치 - Google Patents

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KR20210151272A
KR20210151272A KR1020200067541A KR20200067541A KR20210151272A KR 20210151272 A KR20210151272 A KR 20210151272A KR 1020200067541 A KR1020200067541 A KR 1020200067541A KR 20200067541 A KR20200067541 A KR 20200067541A KR 20210151272 A KR20210151272 A KR 20210151272A
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장진원
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Abstract

표시 장치가 제공된다. 표시 장치는 기판 상에 배치되어, 복수의 발광 소자 및 상기 복수의 발광 소자를 구동하는 화소 회로를 구비한 복수의 화소를 포함하고, 상기 복수의 화소 각각의 화소 회로는 상기 복수의 발광 소자의 제1 전극에 구동 전류를 공급하는 제1 트랜지스터, 및 상기 복수의 발광 소자 중 일부의 발광 소자 및 상기 일부의 발광 소자의 제1 전극 및 제2 전극 사이에 연결되어 상기 구동 전류의 일부를 선택적으로 우회시키는 바이패스부를 구비한 복수의 발광 그룹을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 패널의 복수의 화소 각각은 복수의 발광 소자를 포함할 수 있다. 복수의 발광 소자는 화소의 화소 회로로부터 공급되는 구동 전류에 의해 광을 방출할 수 있다. 이 경우, 복수의 발광 소자 중 일부 발광 소자들이 도통되지 않는 경우, 구동 전류가 나머지 발광 소자들에 집중될 수 있고, 나머지 발광 소자들에 핫 스팟(Hot Spot) 현상이 발생하거나 열화가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 발광 소자에 과전류가 흐르는 것을 방지함으로써, 발광 소자의 핫 스팟(Hot Spot) 현상을 방지하고, 발광 소자의 열화를 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판 상에 배치되어, 복수의 발광 소자 및 상기 복수의 발광 소자를 구동하는 화소 회로를 구비한 복수의 화소를 포함하고, 상기 복수의 화소 각각의 화소 회로는 상기 복수의 발광 소자의 제1 전극에 구동 전류를 공급하는 제1 트랜지스터, 및 상기 복수의 발광 소자 중 일부의 발광 소자, 및 상기 일부의 발광 소자의 제1 전극 및 제2 전극 사이에 연결되어 상기 구동 전류의 일부를 선택적으로 우회시키는 바이패스부를 구비한 복수의 발광 그룹을 포함한다.
상기 바이패스부는 상기 일부의 발광 소자의 제2 전극의 전압을 기초로 상기 구동 전류의 일부를 통과시킬 수 있다.
상기 복수의 발광 그룹 중 일부의 발광 그룹이 전기적으로 개방되어 상기 구동 전류가 통과하지 못하는 경우, 상기 복수의 발광 그룹 중 다른 일부의 발광 그룹의 바이패스부가 상기 구동 전류의 일부를 통과시킬 수 있다.
상기 바이패스부는 상기 일부의 발광 소자의 제2 전극의 전압을 기준 전압과 비교하여 출력 전압을 공급하는 증폭기, 및 상기 일부의 발광 소자의 제1 전극과 접속되고, 상기 증폭기의 출력 전압을 기초로 상기 구동 전류의 일부를 통과시키는 보상 트랜지스터를 포함할 수 있다.
상기 증폭기는 상기 일부의 발광 소자의 제2 전극의 전압이 상기 기준 전압보다 큰 경우, 상기 보상 트랜지스터를 턴-온시킬 수 있는 게이트 온 전압을 출력할 수 있다.
상기 바이패스부는 상기 일부의 발광 소자의 제1 전극과 접속되고, 상기 일부의 발광 소자의 제2 전극의 전압을 기초로 턴-온되는 보상 트랜지스터, 및 상기 보상 트랜지스터와 상기 일부의 발광 소자의 제2 전극 사이에 접속된 보상 다이오드를 포함할 수 있다.
상기 보상 트랜지스터는 상기 일부의 발광 소자의 제2 전극의 전압이 게이트 온 전압보다 큰 경우, 상기 구동 전류의 일부를 상기 보상 다이오드에 공급할 수 있다.
상기 바이패스부는 상기 일부의 발광 소자의 제1 전극과 접속되고, 상기 일부의 발광 소자의 제2 전극의 전압을 기초로 턴-온되어 상기 구동 전류의 일부를 통과시키는 보상 트랜지스터를 포함할 수 있다.
상기 바이패스부는 상기 보상 트랜지스터와 상기 일부의 발광 소자의 제2 전극 사이에 접속된 제1 도전 패턴을 더 포함하고, 상기 보상 트랜지스터는 상기 일부의 발광 소자의 제2 전극의 전압이 게이트 온 전압보다 큰 경우, 상기 구동 전류의 일부를 상기 제1 도전 패턴에 공급할 수 있다.
상기 표시 장치는 상기 기판 상에 배치된 반도체층을 더 포함하고, 상기 제1 트랜지스터의 반도체 영역, 상기 보상 트랜지스터의 반도체 영역, 및 상기 제1 도전 패턴은 상기 반도체층에 배치될 수 있다.
상기 복수의 화소 각각의 화소 회로는 상기 발광 소자의 제1 전극과 상기 보상 트랜지스터의 제1 전극을 접속시키는 제1 연결 전극, 상기 보상 트랜지스터의 제2 전극과 상기 제1 도전 패턴을 접속시키는 제2 연결 전극, 및 상기 제1 도전 패턴과 상기 발광 소자의 제2 전극을 접속시키는 제3 연결 전극을 더 포함할 수 있다.
상기 복수의 화소 각각의 화소 회로는 상기 제1 내지 제3 연결 전극 중 적어도 하나와 동일 층에 배치되어 상기 제1 트랜지스터의 제2 전극에 접속되는 제1 애노드 연결 전극, 상기 제1 애노드 연결 전극 상에 배치되어 상기 제1 애노드 연결 전극과 상기 발광 소자의 제1 전극을 접속시키는 제2 애노드 연결 전극, 상기 반도체층에 배치되고 상기 제3 연결 전극에 접속되는 제2 도전 패턴, 및 상기 제2 애노드 연결 전극과 동일 층에 배치되어 상기 제2 도전 패턴에 접속되는 저전위 라인을 더 포함할 수 있다.
상기 복수의 화소 각각의 상기 화소 회로는 상기 제1 트랜지스터와 접속되는 상기 복수의 발광 소자의 제1 전극, 및 상기 복수의 발광 그룹 각각에 대응되는 복수의 제2 전극을 포함할 수 있다.
상기 제1 전극은 제1 방향으로 연장되는 제1 부분, 및 상기 제1 부분으로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출된 제2 부분을 포함할 수 있다.
상기 복수의 제2 전극 각각은 상기 제1 전극의 제1 부분과 인접하게 배치된 제1 부분, 및 상기 복수의 제2 전극 각각의 제1 부분으로부터 상기 제1 전극의 제1 부분과 반대 방향으로 돌출된 제2 부분을 포함할 수 있다.
상기 바이패스부는 상기 일부의 발광 소자의 제1 전극 및 제2 전극 사이에 접속된 보상 트랜지스터를 더 포함하고, 상기 일부의 발광 소자의 제1 전극은 상기 제1 전극의 제2 부분에 배치된 제1 컨택홀을 통해 상기 보상 트랜지스터에 접속되며, 상기 일부의 발광 소자의 제2 전극은 상기 제2 전극의 제2 부분에 배치된 제2 컨택홀을 통해 상기 보상 트랜지스터에 접속될 수 있다.
상기 복수의 화소 각각의 상기 화소 회로는 상기 제1 전극의 제1 부분 상에 배치되어 상기 복수의 발광 소자 각각의 제1 반도체부와 직접 접촉되는 제1 접촉 전극, 및 상기 복수의 제2 전극 각각의 제1 부분 상에 배치되어 상기 복수의 발광 소자 각각의 제2 반도체부와 직접 접촉되는 복수의 제2 접촉 전극을 더 포함할 수 있다.
상기 복수의 제2 전극 각각은 대응되는 복수의 제2 도전 패턴 각각에 접속되고, 상기 복수의 제2 도전 패턴은 하나의 저전위 라인에 접속될 수 있다.
상기 복수의 화소 각각의 화소 회로는 상기 제1 트랜지스터의 제1 전극인 제1 노드에 데이터 전압을 선택적으로 공급하는 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극인 제2 노드와 상기 제1 트랜지스터의 게이트 전극인 제3 노드를 선택적으로 접속시키는 제3 트랜지스터, 초기화 전압을 상기 제3 노드에 선택적으로 공급하는 제4 트랜지스터, 구동 전압을 상기 제1 노드에 선택적으로 공급하는 제5 트랜지스터, 상기 제2 노드와 상기 복수의 발광 소자의 제1 전극인 제4 노드를 선택적으로 접속시키는 제6 트랜지스터, 및 상기 초기화 전압을 상기 제4 노드에 선택적으로 공급하는 제7 트랜지스터를 더 포함할 수 있다.
상기 복수의 화소 각각의 화소 회로는 데이터 전압을 상기 제1 트랜지스터의 게이트 전극인 제1 노드에 선택적으로 공급하는 제2 트랜지스터, 초기화 전압을 상기 발광 소자의 제1 전극인 제2 노드에 선택적으로 공급하는 제3 트랜지스터, 및 상기 제1 노드와 제2 노드 사이에 접속된 커패시터를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 복수의 발광 그룹 각각의 복수의 발광 소자에 연결된 바이패스부를 포함함으로써, 복수의 발광 그룹 중 일부 발광 그룹이 구동 전류를 통과시키지 못하는 경우에도, 나머지 발광 그룹의 발광 소자에 흐르는 구동 전류를 분산시킬 수 있다. 따라서, 표시 장치는 발광 소자에 과전류가 흐르는 것을 방지함으로써, 발광 소자의 핫 스팟(Hot Spot) 현상을 방지하고, 발광 소자의 열화를 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 분해 사시도이다.
도 3은 일 실시예에 따른 표시 패널을 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 5는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 6은 일 실시예에 따른 표시 장치에서, 화소의 복수의 발광 그룹을 나타내는 회로도이다.
도 7은 도 6의 복수의 발광 그룹의 동작을 나타내는 회로도이다.
도 8은 다른 실시예에 따른 표시 장치에서, 화소의 복수의 발광 그룹을 나타내는 회로도이다.
도 9는 도 8의 복수의 발광 그룹의 동작을 나타내는 회로도이다.
도 10은 또 다른 실시예에 따른 표시 장치에서, 화소의 복수의 발광 그룹을 나타내는 회로도이다.
도 11은 도 10의 복수의 발광 그룹의 동작을 나타내는 회로도이다.
도 12는 또 다른 실시예에 따른 표시 장치에서, 화소의 복수의 발광 그룹을 나타내는 회로도이다.
도 13은 도 12의 복수의 발광 그룹을 나타내는 평면도이다.
도 14는 도 13의 절단선 I-I'을 따라 자른 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치에서, 복수의 발광 그룹을 나타내는 평면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이고, 도 2는 일 실시예에 따른 표시 장치를 나타내는 분해 사시도이다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 커버 윈도우(100), 표시 패널(300), 브라켓(600), 메인 회로 보드(700), 및 하부 커버(900)를 포함한다.
본 명세서에서, "상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치(10)를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 장치(10)는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1 및 도 2와 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(Corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
커버 윈도우(100)는 표시 패널(300)의 상부에 배치되어 표시 패널(300)의 상면을 커버할 수 있다. 커버 윈도우(100)는 표시 패널(300)의 상면을 보호할 수 있다.
커버 윈도우(100)는 표시 패널(300)의 표시 영역(DA)에 대응되는 투과 영역(TA) 및 표시 패널(300)의 비표시 영역(NDA)에 대응되는 비투과 영역(NTA)을 포함할 수 있다. 예를 들어, 비투과 영역(NTA)은 불투명하게 형성될 수 있다. 다른 예를 들어, 비투과 영역(NTA)은 화상을 표시하지 않는 경우 사용자에게 보여줄 수 있는 패턴이 형성된 데코층으로 형성될 수 있다.
표시 패널(300)은 커버 윈도우(100)의 하부에 배치될 수 있다. 따라서, 표시 패널(300)이 표시하는 영상은 커버 윈도우(100)를 통해 표시 장치(10)의 상면에서 시인될 수 있다.
표시 패널(300)은 발광 소자(Light Emitting Element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)를 이용하는 유기 발광 표시 패널, 초소형 발광 다이오드(Micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다.
표시 패널(300)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 커버 윈도우(100)의 투과 영역(TA)과 중첩되게 배치될 수 있다. 표시 영역(DA)은 영상을 표시하는 복수의 화소를 포함할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)의 주변 영역으로서, 영상을 표시하지 않을 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있으나, 이에 한정되지 않는다. 표시 영역(DA)은 표시 패널(300)의 대부분의 영역을 차지할 수 있다.
예를 들어, 표시 패널(300)은 사람의 손가락 또는 펜 등의 물체를 감지할 수 있는 터치 전극층을 포함할 수 있다. 터치 전극층은 복수의 터치 전극을 포함할 수 있고, 복수의 화소들이 배치되는 표시층 상에 배치될 수 있다.
표시 패널(300)은 표시 구동부(310), 회로 보드(320), 전원 공급부(330), 및 터치 구동부(340)를 포함할 수 있다.
표시 구동부(310)는 표시 패널(300)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 예를 들어, 표시 구동부(310)는 데이터 라인에 데이터 전압을 공급할 수 있다. 표시 구동부(310)는 구동 전압 라인에 구동 전압 또는 전원 전압을 공급할 수 있고, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다.
회로 보드(320)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 패드부 상에 부착될 수 있다. 회로 보드(320)의 리드 라인들은 표시 패널(300)의 패드부에 전기적으로 연결될 수 있다. 예를 들어, 회로 보드(320)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board, FPCB), 인쇄 회로 보드(Printed Circuit Board, PCB) 또는 칩 온 필름(Chip on Film, COF)과 같은 연성 필름(Flexible Film)일 수 있다.
전원 공급부(330)는 회로 보드(320) 상에 배치되어 표시 구동부(310)와 표시 패널(300)에 구동 전압을 공급할 수 있다. 구체적으로, 전원 공급부(330)는 구동 전압을 생성하여 구동 전압 라인에 공급할 수 있고, 전원 공급부(330)는 공통 전압을 생성하여 저전위 라인에 공급할 수 있다. 예를 들어, 구동 전압은 발광 소자의 구동을 위한 고전위 전압일 수 있고, 공통 전압은 발광 소자의 구동을 위한 저전위 전압일 수 있다.
터치 구동부(340)는 회로 보드(320) 상에 배치되어 터치 전극들의 정전 용량을 측정할 수 있다. 예를 들어, 터치 구동부(340)는 터치 전극들의 정전 용량 변화를 기초로, 사용자의 터치 여부와 사용자 터치 위치 등을 판단할 수 있다. 여기에서, 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 터치 전극층 상에 배치되는 표시 장치(10)의 일면에 직접 접촉하는 것을 의미한다. 터치 구동부(340)는 복수의 터치 전극 중 사용자 터치가 발생한 부분과, 사용자 터치가 발생하지 않은 부분을 구별하여, 사용자 터치 위치를 판단할 수 있다.
브라켓(600)은 표시 패널(300)의 하부에 배치될 수 있다. 브라켓(600)은 플라스틱, 금속, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 브라켓(600)은 제1 카메라 센서(720)가 삽입되는 제1 카메라 홀(CMH1), 배터리가 배치되는 배터리 홀(BH), 및 표시 구동부(310) 또는 회로 보드(320)에 연결된 케이블(415)이 통과하는 케이블 홀(CAH)을 포함할 수 있다.
메인 회로 보드(700)와 배터리(790)는 브라켓(600)의 하부에 배치될 수 있다. 메인 회로 보드(700)는 인쇄 회로 기판(Printed Circuit Board) 또는 연성 인쇄 회로 기판일 수 있다.
메인 회로 보드(700)는 메인 프로세서(710), 제1 카메라 센서(720), 및 메인 커넥터(730)를 포함할 수 있다. 제1 카메라 센서(720)는 메인 회로 보드(700)의 상면과 하면 모두에 배치되고, 메인 프로세서(710)는 메인 회로 보드(700)의 상면에 배치되며, 메인 커넥터(730)는 메인 회로 보드(700)의 하면에 배치될 수 있다.
메인 프로세서(710)는 표시 장치(10)의 모든 기능을 제어할 수 있다. 예를 들어, 메인 프로세서(710)는 표시 패널(300)이 영상을 표시하도록 디지털 비디오 데이터를 표시 구동부(310)에 공급할 수 있다. 메인 프로세서(710)는 터치 구동부(340)로부터 터치 데이터를 입력 받아 사용자의 터치 좌표를 판단한 후, 사용자의 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행할 수 있다.
메인 프로세서(710)는 제1 카메라 센서(720)로부터 입력되는 제1 영상 데이터를 디지털 비디오 데이터로 변환하여 회로 보드(320)를 통해 표시 구동부(310)로 출력함으로써, 제1 카메라 센서(720)에 의해 촬영된 이미지를 표시 패널(300)에 표시할 수 있다.
제1 카메라 센서(720)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)에 출력할 수 있다. 예를 들어, 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있으나, 이에 한정되지 않는다. 제1 카메라 센서(720)는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 하면으로 노출될 수 있고, 표시 장치(10)의 하부에 배치된 사물이나 배경을 촬영할 수 있다.
메인 커넥터(730)는 브라켓(600)의 케이블 홀(CAH)을 통과한 케이블(415)에 연결될 수 있다. 이로 인해, 메인 회로 보드(700)는 표시 구동부(310) 또는 회로 보드(320)에 전기적으로 연결될 수 있다.
배터리(790)는 제3 방향(Z축 방향)에서 메인 회로 보드(700)와 중첩되지 않도록 배치될 수 있다. 배터리(790)는 브라켓(600)의 배터리 홀(BH)과 중첩될 수 있다.
메인 회로 보드(700)는 이동 통신망 상에서 기지국, 외부 단말기, 서버 중 적어도 하나와 무선 신호를 송수신할 수 있는 이동 통신 모듈을 더 포함할 수 있다. 무선 신호는 음성 신호, 화상 통화 신호, 또는 문자/멀티미디어 메시지 송수신에 따른 다양한 형태의 데이터를 포함할 수 있다.
하부 커버(900)는 메인 회로 보드(700)와 배터리(790)의 하부에 배치될 수 있다. 하부 커버(900)는 브라켓(600)과 체결되어 고정될 수 있다. 하부 커버(900)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(900)는 플라스틱, 금속, 또는 이들의 조합으로 이루어질 수 있다.
하부 커버(900)는 제1 카메라 센서(720)의 하면이 노출되는 제2 카메라 홀(CMH2)을 포함할 수 있다. 제1 카메라 센서(720)의 위치와 제1 카메라 센서(720)에 대응되는 제1 및 제2 카메라 홀들(CMH1, CMH2)의 위치는 도 2에 도시된 실시예에 한정되지 않는다.
도 3은 일 실시예에 따른 표시 패널을 나타내는 평면도이고, 도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 3 및 도 4를 참조하면, 표시 패널(300)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 복수의 화소(SP), 복수의 화소(SP)에 접속되는 구동 전압 라인들(VDDL), 스캔 라인들(SL), 발광 제어 라인들(EML), 및 데이터 라인들(DL)을 포함할 수 있다.
화소들(SP)은 적어도 하나의 스캔 라인(SL), 적어도 하나의 데이터 라인(DL), 적어도 하나의 발광 제어 라인(EML), 및 적어도 하나의 구동 전압 라인(VDDL)과 접속될 수 있다. 도 3 및 도 4에서, 화소들(SP) 각각은 두 개의 스캔 라인(SL), 한 개의 데이터 라인(DL), 한 개의 발광 제어 라인(EML), 및 한 개의 구동 전압 라인(VDDL)에 접속될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 화소들(SP) 각각은 세 개 이상의 스캔 라인들(SL)에 접속될 수도 있다.
화소들(SP) 각각은 적어도 하나의 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다.
화소들(SP)은 구동 전압 라인(VDDL)을 통해 구동 전압(VDD)을 공급받을 수 있다. 여기에서, 구동 전압(VDD)은 화소들(SP)의 발광 소자를 구동하기 위한 고전위 전압일 수 있다.
스캔 라인들(SL)과 발광 제어 라인들(EML)은 제1 방향(X축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 서로 이격될 수 있다.
데이터 라인들(DL)과 구동 전압 라인들(VDDL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다.
비표시 영역(NDA)은 표시 패널(300)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 비표시 영역(NDA)은 스캔 라인들(SL)에 스캔 신호들을 인가하기 위한 스캔 구동부(410), 발광 제어 라인들(EML)에 발광 신호들을 인가하기 위한 발광 제어 구동부(420), 데이터 라인들(DL)과 표시 구동부(310)를 연결하는 팬 아웃 라인들(FL), 및 회로 보드(320)와 접속되는 패드들(DP)을 포함할 수 있다. 표시 구동부(310)와 패드들(DP)은 표시 패널(300)의 패드 영역에 배치될 수 있다. 패드들(DP)은 표시 구동부(310)보다 패드 영역의 일측 가장자리에 인접하게 배치될 수 있다.
도 4에서, 표시 구동부(310)는 타이밍 제어부(311)와 데이터 구동부(312)를 포함할 수 있다.
타이밍 제어부(311)는 회로 보드(320)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 수신할 수 있다. 타이밍 제어부(311)는 타이밍 신호들을 기초로 스캔 제어 신호(SCS)를 생성하여 스캔 구동부(410)의 동작 타이밍을 제어할 수 있고, 발광 제어 신호(ECS)를 생성하여 발광 제어 구동부(420)의 동작 타이밍을 제어할 수 있으며, 데이터 제어 신호(DCS)를 생성하여 데이터 구동부(312)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(311)는 제1 스캔 제어 라인(SCL1)을 통해 스캔 제어 신호(SCS)를 스캔 구동부(410)에 출력할 수 있다. 타이밍 제어부(311)는 제2 스캔 제어 라인(SCL2)을 통해 발광 제어 신호(ECS)를 발광 제어 구동부(420)에 출력할 수 있다. 타이밍 제어부(311)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(312)에 출력할 수 있다.
데이터 구동부(312)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 팬 아웃 라인들(FL)을 통해 데이터 라인들(DL)에 출력할 수 있다. 스캔 구동부(410)의 스캔 신호들은 데이터 전압이 공급되는 화소들(SP)을 선택할 수 있고, 선택된 화소들(SP)은 데이터 라인들(DL)을 통해 데이터 전압을 수신할 수 있다.
도 3에서, 스캔 구동부(410)는 표시 영역(DA)의 일측 바깥쪽 또는 비표시 영역(NDA)의 일측에 배치될 수 있다. 발광 제어 구동부(420)는 표시 영역(DA)의 타측 바깥쪽 또는 비표시 영역(NDA)의 타측에 배치될 수 있다. 다른 예를 들어, 스캔 구동부(410)와 발광 제어 구동부(420) 모두 표시 영역(DA)의 일측 바깥쪽에 배치될 수도 있다.
스캔 구동부(410)는 스캔 제어 신호(SCS)를 기초로 스캔 신호들을 생성하기 위한 복수의 트랜지스터를 포함하고, 발광 제어 구동부(420)는 발광 제어 신호(ECS)를 기초로 발광 신호들을 생성하기 위한 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 스캔 구동부(410)의 트랜지스터들과 발광 제어 구동부(420)의 트랜지스터들은 화소들(SP) 각각의 트랜지스터들과 동일한 층에 형성될 수 있다.
도 5는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 5를 참조하면, 표시 패널(300)은 k행(k는 자연수)과 j열(j는 자연수)을 따라 배열된 복수의 화소(SP)를 포함할 수 있다. 복수의 화소(SP) 각각은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 발광 제어 라인(EML), 데이터 라인(DL), 구동 전압 라인(VDDL), 및 초기화 전압 라인(VIL)에 접속될 수 있다.
복수의 화소(SP) 각각은 복수의 스위칭 소자, 커패시터(C1), 및 복수의 발광 그룹(EDG)을 포함할 수 있다. 스위칭 소자들은 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)를 포함할 수 있다.
제1 트랜지스터(ST1)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속되며, 게이트 전극은 제3 노드(N3)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압(이하, "Vdata"로 표시함)에 따라 소스-드레인 간 전류(Isd, 이하 "구동 전류"라 칭함)를 제어할 수 있다. 예를 들어, 제1 전극은 소스 전극일 수 있고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
복수의 발광 그룹(EDG) 각각은 복수의 발광 소자(ED)를 포함할 수 있다. 복수의 발광 소자(ED)는 구동 전류(Isd)를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류(Isd)의 크기에 비례할 수 있다. 발광 소자(ED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 복수의 발광 소자(ED)의 제1 전극은 제4 노드(N4)에 접속될 수 있다. 복수의 발광 소자(ED)의 제1 전극은 제4 노드(N4)를 통해 제6 트랜지스터(ST6)의 제2 전극과 제7 트랜지스터(ST7)의 제2 전극에 접속될 수 있다.
제2 트랜지스터(ST2)는 제1 게이트 라인(GL1)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 제1 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압(Vdata)을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제1 게이트 라인(GL1)에 접속되고, 제1 전극은 데이터 라인(DL)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 제1 전극 및 제5 트랜지스터(ST5)의 제2 전극에 접속될 수 있다. 예를 들어, 제1 전극은 소스 전극일 수 있고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제3 트랜지스터(ST3)는 제1 게이트 라인(GL1)의 게이트 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제2 전극인 제2 노드(N2)와 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)를 접속시킬 수 있다. 예를 들어, 제3 트랜지스터(ST3)는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제3-1 트랜지스터(ST3-1)의 게이트 전극은 제1 게이트 라인(GL1)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제3-2 트랜지스터(ST3-2)의 제1 전극에 접속될 수 있다. 제3-2 트랜지스터(ST3-2)의 게이트 전극은 제1 게이트 라인(GL1)에 접속되고, 제1 전극은 제3-1 트랜지스터(ST3-1)의 제2 전극에 접속되며, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 예를 들어, 제1 전극은 소스 전극일 수 있고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제4 트랜지스터(ST4)는 제2 게이트 라인(GL2)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)를 접속시킬 수 있다. 예를 들어, 제4 트랜지스터(ST4)는 제4-1 트랜지스터(ST4-1)와 제4-2 트랜지스터(ST4-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제4-1 트랜지스터(ST4-1)와 제4-2 트랜지스터(ST4-2)는 제2 게이트 라인(GL2)의 게이트 신호를 기초로 턴-온됨으로써, 제1 트랜지스터(ST1)의 게이트 전극을 초기화 전압(VI)으로 방전시킬 수 있다. 제4-1 트랜지스터(ST4-1)의 게이트 전극은 제2 게이트 라인(GL2)에 접속되고, 제1 전극은 초기화 전압 라인(VIL)에 접속되며, 제2 전극은 제4-2 트랜지스터(ST4-2)의 제1 전극에 접속될 수 있다. 제4-2 트랜지스터(ST4-2)의 게이트 전극은 제2 게이트 라인(GL2)에 접속되고, 제1 전극은 제4-1 트랜지스터(ST4-1)의 제2 전극에 접속되며, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 예를 들어, 제1 전극은 소스 전극일 수 있고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제5 트랜지스터(ST5)는 발광 제어 라인(EML)의 발광 신호에 의해 턴-온되어 구동 전압 라인(VDDL)과 제1 트랜지스터(ST1)의 제1 전극인 제1 노드(N1)를 접속시킬 수 있다. 제5 트랜지스터(ST5)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 구동 전압 라인(VDDL)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 제1 전극 및 제2 트랜지스터(ST2)의 제2 전극에 접속될 수 있다. 예를 들어, 제1 전극은 소스 전극일 수 있고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제6 트랜지스터(ST6)는 발광 제어 라인(EML)의 발광 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제2 전극인 제2 노드(N2)와 복수의 발광 소자(ED)의 제1 전극인 제4 노드(N4)를 접속시킬 수 있다. 제6 트랜지스터(ST6)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 제2 전극 및 제3-1 트랜지스터(ST3-1)의 제1 전극에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극은 제4 노드(N4)를 통해 복수의 발광 소자(ED)의 제1 전극 및 제7 트랜지스터(ST7)의 제2 전극에 접속될 수 있다. 예를 들어, 제1 전극은 소스 전극일 수 있고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제5 트랜지스터(ST5), 제1 트랜지스터(ST1), 및 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 전류는 복수의 발광 소자(ED)에 공급될 수 있다.
제7 트랜지스터(ST7)는 제3 게이트 라인(GL3)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 복수의 발광 소자(ED)의 제1 전극인 제4 노드(N4)를 접속시킬 수 있다. 제7 트랜지스터(ST7)는 게이트 신호를 기초로 턴-온됨으로써, 발광 소자(ED)의 제1 전극을 초기화 전압(VI)으로 방전시킬 수 있다. 제7 트랜지스터(ST7)의 게이트 전극은 제3 게이트 라인(GL3)에 접속되고, 제1 전극은 초기화 전압 라인(VIL)에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다. 제7 트랜지스터(ST7)의 제2 전극은 제4 노드(N4)를 통해 복수의 발광 소자(ED)의 제1 전극 및 제6 트랜지스터(ST6)의 제2 전극에 접속될 수 있다. 예를 들어, 제1 전극은 소스 전극일 수 있고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제1 내지 제7 트랜지스터(ST1~ST7) 각각은 실리콘 기반의 액티브층을 포함할 수 있다. 예를 들어, 제1 내지 제7 트랜지스터(ST1~ST7) 각각은 저온 다결정 실리콘(LTPS)으로 이루어진 액티브층을 포함할 수 있다. 저온 다결정 실리콘으로 이루어진 액티브층은 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 표시 장치(10)는 턴-온 특성이 우수한 제1 내지 제7 트랜지스터(ST1~ST7)를 포함함으로써, 복수의 화소(SP)를 안정적이고 효율적으로 구동할 수 있다.
제1 내지 제7 트랜지스터(ST1~ST7) 각각은 p-타입 트랜지스터에 해당할 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 내지 제7 트랜지스터(ST1~ST7) 각각은 게이트 전극에 인가되는 게이트 로우 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다. 다른 예를 들어, 제1 내지 제7 트랜지스터(ST1~ST7) 중 적어도 하나는 n-타입 트랜지스터에 해당할 수 있다.
커패시터(C1)는 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)와 구동 전압 라인(VDDL) 사이에 접속될 수 있다. 예를 들어, 커패시터(C1)의 제1 전극은 제3 노드(N3)에 접속되고, 커패시터(C1)의 제2 전극은 구동 전압 라인(VDDL)에 접속됨으로써, 구동 전압 라인(VDDL)과 제1 트랜지스터(ST1)의 게이트 전극 사이의 전위 차를 유지할 수 있다.
복수의 발광 그룹(EDG) 각각은 복수의 발광 소자(ED) 및 바이패스부(CP)를 포함할 수 있다. 복수의 발광 그룹(EDG)의 복수의 발광 소자(ED)는 하나의 제1 전극을 공유할 수 있고, 복수의 발광 그룹(EDG) 각각은 대응되는 제2 전극을 포함할 수 있다. 하나의 발광 그룹(EDG)의 복수의 발광 소자(ED)는 하나의 제2 전극을 공유할 수 있다. 바이패스부(CP)의 일단은 제4 노드(N4)에 접속될 수 있고, 바이패스부(CP)의 타단은 해당 발광 그룹(EDG)의 제2 전극에 접속될 수 있다. 따라서, 하나의 발광 그룹(EDG)의 복수의 발광 소자(ED)와 바이패스부(CP)는 병렬로 연결될 수 있다. 복수의 발광 그룹(EDG) 각각의 제2 전극은 캐소드 저항 소자(RS)를 통해 저전위 라인(VSSL)에 접속될 수 있다.
복수의 발광 그룹(EDG)은 제1 내지 제n 발광 그룹(EDG1~EDGn, n은 2 이상의 자연수)을 포함할 수 있다. 제1 발광 그룹(EDG1)은 제1 내지 제m 발광 소자(ED11~ED1m) 및 제1 바이패스부(CP1)를 포함할 수 있다. 제1 발광 그룹(EDG1)의 제1 내지 제m 발광 소자(ED11~ED1m)와 제1 바이패스부(CP1)는 병렬로 연결될 수 있다. 제n 발광 그룹(EDGn)은 제1 내지 제m 발광 소자(EDn1~EDnm) 및 바이패스부(CPn)를 포함할 수 있다. 제n 발광 그룹(EDGn)의 제1 내지 제m 발광 소자(EDn1~EDnm)와 바이패스부(CPn)는 병렬로 연결될 수 있다. 여기에서, 제1 내지 제n 발광 그룹(EDG1~EDGn) 각각의 발광 소자(ED)의 개수는 무작위로 설정될 수 있다.
제1 발광 그룹(EDG1) 및 제n 발광 그룹(EDGn)은 하나의 제1 전극을 공유하여 제4 노드(N4)에 접속될 수 있다. 제1 발광 그룹(EDG1) 및 제n 발광 그룹(EDGn)은 서로 다른 제2 전극을 포함할 수 있고, 제1 발광 그룹(EDG1) 및 제n 발광 그룹(EDGn) 각각은 대응되는 캐소드 저항 소자(RS1, RSn)를 통해 저전위 라인(VSSL)에 접속될 수 있다.
도 6은 일 실시예에 따른 표시 장치에서, 화소의 복수의 발광 그룹을 나타내는 회로도이고, 도 7은 도 6의 복수의 발광 그룹의 동작을 나타내는 회로도이다.
도 6 및 도 7을 참조하면, 복수의 발광 그룹(EDG)은 제1 내지 제n 발광 그룹(EDG1~EDGn, n은 2 이상의 자연수)을 포함할 수 있다. 이하에서, 복수의 발광 그룹(EDG) 각각은 세 개의 발광 소자(ED)를 포함하는 것을 예시로 들었으나, 복수의 발광 그룹(EDG) 각각의 발광 소자(ED)의 개수는 이에 한정되지 않는다. 복수의 발광 그룹(EDG)의 복수의 발광 소자(ED)는 하나의 제1 전극을 공유할 수 있고, 복수의 발광 그룹(EDG) 각각은 대응되는 제2 전극을 포함할 수 있다.
제1 발광 그룹(EDG1)은 제1 내지 제3 발광 소자(ED11~ED13) 및 제1 바이패스부(CP1)를 포함할 수 있다. 제1 발광 그룹(EDG1)의 제1 내지 제3 발광 소자(ED11~ED13)와 제1 바이패스부(CP1)는 병렬로 연결될 수 있다. 제1 바이패스부(CP1)의 일단은 제1 내지 제3 발광 소자(ED11~ED13)의 제1 전극에 접속될 수 있고, 제1 바이패스부(CP1)의 타단은 제1 내지 제3 발광 소자(ED11~ED13)의 제2 전극에 접속될 수 있다.
제1 바이패스부(CP1)는 증폭기(AMP1), 보상 트랜지스터(TC1), 및 바이패스 저항 소자(RC1)를 포함할 수 있다.
증폭기(AMP1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)을 기준 전압(VREF)과 비교하여, 출력 전압(VO)을 보상 트랜지스터(TC1)의 게이트 전극에 공급할 수 있다. 예를 들어, 구동 전류(Isd)의 일부는 제4 노드(N4)를 통해 제1 내지 제3 발광 소자(ED11~ED13)의 제1 전극에 공급될 수 있고, 제1 내지 제3 발광 소자(ED11~ED13)는 구동 전류(Isd)의 일부를 공급받아 광을 방출할 수 있다. 구동 전류(Isd)의 일부가 제1 내지 제3 발광 소자(ED11~ED13)를 통과한 경우, 제1 발광 그룹(EDG1)의 제2 전극은 소정의 전압(VS1)을 가질 수 있다. 제1 발광 그룹(EDG1)의 제2 전극은 증폭기(AMP1)의 제1 입력 단자에 공급될 수 있고, 기준 전압(VREF)은 증폭기(AMP1)의 제2 입력 단자에 공급될 수 있다. 증폭기(AMP1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)이 기준 전압(VREF)보다 큰 경우, 제2 전극의 전압(VS1)과 기준 전압(VREF)의 차 전압을 증폭하여 출력할 수 있다. 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)이 기준 전압(VREF)보다 큰 경우, 증폭기(AMP1)의 출력 전압(VO1)은 보상 트랜지스터(TC1)를 턴-온시킬 수 있는 게이트 온 전압에 해당할 수 있다.
보상 트랜지스터(TC1)는 증폭기(AMP1)의 출력 전압(VO1)을 기초로 구동 전류(Isd)의 일부를 통과시킬 수 있다. 보상 트랜지스터(TC1)의 게이트 전극은 증폭기(AMP1)의 출력 단자에 접속되고, 보상 트랜지스터(TC1)의 제1 전극은 제1 발광 그룹(EDG1)의 제1 전극에 접속되며, 보상 트랜지스터(TC1)의 제2 전극은 바이패스 저항 소자(RC1)의 일단에 접속될 수 있다. 보상 트랜지스터(TC1)는 증폭기(AMP1)의 출력 전압(VO1)이 게이트 온 전압보다 큰 경우, 턴-온되어 구동 전류(Isd)의 일부를 통과시킬 수 있다. 보상 트랜지스터(TC1)는 증폭기(AMP1)의 출력 전압(VO1)이 게이트 온 전압에 도달하지 못한 경우, 턴-오프되어 구동 전류(Isd)의 흐름을 차단할 수 있다. 보상 트랜지스터(TC1)를 통과한 구동 전류(Isd)의 일부는 바이패스 저항 소자(RC1)에 공급될 수 있다.
바이패스 저항 소자(RC1)는 보상 트랜지스터(TC1)와 직렬로 연결될 수 있다. 바이패스 저항 소자(RC1)의 일단은 보상 트랜지스터(TC1)의 제2 전극과 접속될 수 있고, 바이패스 저항 소자(RC1)의 타단은 제1 발광 그룹(EDG1)의 제2 전극에 접속될 수 있다. 바이패스 저항 소자(RC1)는 소정의 저항 값을 갖는 도전 패턴에 해당할 수 있다. 구동 전류(Isd)의 일부가 보상 트랜지스터(TC1)에 흐르는 경우, 바이패스 저항 소자(RC1)는 보상 트랜지스터(TC1)의 제2 전극의 전압을 강하시킬 수 있다.
선택적으로, 바이패스 저항 소자(RC1)는 생략될 수 있다. 바이패스 저항 소자(RC1)가 생략되는 경우, 보상 트랜지스터(TC1)의 제2 전극과 제1 발광 그룹(EDG1)의 제2 전극 사이의 연결 전극이 바이패스 저항 소자의 역할을 수행할 수 있다.
제1 발광 그룹(EDG1)의 제2 전극은 캐소드 저항 소자(RS1)를 통해 저전위 라인(VSSL)에 접속될 수 있다. 캐소드 저항 소자(RS1)는 소정의 저항 값을 갖는 도전 패턴에 해당할 수 있다. 따라서, 제1 내지 제3 발광 소자(ED11~ED13) 또는 제1 바이패스부(CP1)를 통과한 구동 전류(Isd)의 일부는 캐소드 저항 소자(RS1)를 통해 저전위 라인(VSSL)까지 흐를 수 있다.
제2 발광 그룹(EDG2)은 제1 내지 제3 발광 소자(ED21~ED23) 및 제2 바이패스부(CP2)를 포함할 수 있고, 제n 발광 그룹(EDG2~EDGn)은 제1 내지 제3 발광 소자(EDn1~EDn3) 및 제n 바이패스부(CPn)를 포함할 수 있다. 여기에서, 제1 내지 제n 발광 그룹(EDG1~EDGn) 각각의 발광 소자(ED)의 개수는 동일할 수도 있고, 서로 다를 수도 있다. 제1 내지 제n 발광 그룹(EDG1~EDGn) 각각의 제1 내지 제n 바이패스부(CP1~CPn)는 서로 동일한 구성을 가질 수 있다. 따라서, 제1 내지 제n 발광 그룹(EDG1~EDGn)은 발광 소자(ED)의 개수를 제외하고, 동일한 구성을 가질 수 있다.
도 7에서, 제1 발광 그룹(EDG1)의 제1 발광 소자(ED11)는 도통되어 구동 전류(Isd)를 통과시킬 수 있고, 제2 및 제3 발광 소자(ED12, ED13)는 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 여기에서, 발광 소자(ED)의 제1 및 제2 반도체부 각각이 발광 그룹(EDG)의 제1 전극 및 제2 전극 각각에 정상적으로 접속된 경우, 발광 소자(ED)는 도통되어 구동 전류(Isd)를 통과시킬 수 있다. 또한, 도 7에 도시된 발광 소자(ED)의 도통 여부는 실시예의 설명을 위한 것으로서, 이에 한정되지 않는다.
제2 발광 그룹(EDG2)의 제1 및 제2 발광 소자(ED21, ED22)는 도통되어 구동 전류(Isd)를 통과시킬 수 있고, 제3 발광 소자(ED23)는 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 제n 발광 그룹(EDGn)의 제1 내지 제3 발광 소자(EDn1~EDn3)는 모두 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 이 경우, 제n 발광 그룹(EDGn)의 제1 내지 제3 발광 소자(EDn1~EDn3)가 모두 구동 전류(Isd)를 통과시킬 수 없으므로, 제n 발광 그룹(EDGn)의 제2 전극의 전압(VSn)은 기준 전압(VREF)보다 작을 수 있고, 보상 트랜지스터(TCn)가 턴-오프될 수 있다. 따라서, 구동 전류(Isd)는 제n 발광 그룹(EDGn)을 제외한 제1 및 제2 발광 그룹(EDG1, EDG2)에 흐를 수 있다.
제n 발광 그룹(EDGn)이 전기적으로 개방(Open)되어 구동 전류(Isd)를 통과시키지 못하는 경우, 제1 및 제2 발광 그룹(EDG1, EDG2)은 제n 발광 그룹(EDGn)이 구동 전류(Isd)를 통과시키는 경우보다 더 많은 구동 전류(Isd)를 수신할 수 있다. 이 경우, 제1 발광 그룹(EDG1)의 제1 바이패스부(CP1)와 제2 발광 그룹(EDG2)의 제2 바이패스부(CP2)는 구동 전류(Isd)의 일부를 우회시켜, 발광 소자들(ED)에 흐르는 전류(Isd)를 분산시킬 수 있다. 따라서, 제1 및 제2 바이패스부(CP1, CP2) 각각은 제1 및 제2 발광 그룹(EDG1, EDG2) 각각의 캐소드 전압(VS1, VS2)을 기초로 발광 소자들(ED)에 흐르는 구동 전류(Isd)를 분산시킬 수 있다.
표시 장치(10)는 복수의 발광 그룹(EDG) 각각의 복수의 발광 소자(ED)에 연결된 바이패스부(CP)를 포함함으로써, 복수의 발광 그룹(EDG) 중 일부 발광 그룹(EDG)이 구동 전류(Isd)를 통과시키지 못하는 경우에도, 나머지 발광 그룹(EDG)의 발광 소자(ED)에 흐르는 구동 전류(Isd)를 분산시킬 수 있다. 따라서, 표시 장치(10)는 발광 소자(ED)에 과전류가 흐르는 것을 방지함으로써, 발광 소자(ED)의 핫 스팟(Hot Spot) 현상을 방지하고, 발광 소자(ED)의 열화를 방지할 수 있다.
도 8은 다른 실시예에 따른 표시 장치에서, 화소의 복수의 발광 그룹을 나타내는 회로도이고, 도 9는 도 8의 복수의 발광 그룹의 동작을 나타내는 회로도이다. 도 8 및 도 9의 표시 장치는 도 6 및 도 7의 표시 장치에서 바이패스부(CP)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 8 및 도 9를 참조하면, 복수의 발광 그룹(EDG)은 제1 내지 제n 발광 그룹(EDG1~EDGn, n은 2 이상의 자연수)을 포함할 수 있다. 복수의 발광 그룹(EDG)의 복수의 발광 소자(ED)는 하나의 제1 전극을 공유할 수 있고, 복수의 발광 그룹(EDG) 각각은 대응되는 제2 전극을 포함할 수 있다.
제1 발광 그룹(EDG1)은 제1 내지 제3 발광 소자(ED11~ED13) 및 제1 바이패스부(CP1)를 포함할 수 있다. 제1 발광 그룹(EDG1)의 제1 내지 제3 발광 소자(ED11~ED13)와 제1 바이패스부(CP1)는 병렬로 연결될 수 있다. 제1 바이패스부(CP1)의 일단은 제1 내지 제3 발광 소자(ED11~ED13)의 제1 전극에 접속될 수 있고, 제1 바이패스부(CP1)의 타단은 제1 내지 제3 발광 소자(ED11~ED13)의 제2 전극에 접속될 수 있다.
제1 바이패스부(CP1)는 보상 트랜지스터(TC1) 및 보상 다이오드(CD1)를 포함할 수 있다.
보상 트랜지스터(TC1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)을 기초로 구동 전류(Isd)의 일부를 통과시킬 수 있다. 보상 트랜지스터(TC1)의 게이트 전극은 제1 발광 그룹(EDG1)의 제2 전극에 접속되고, 보상 트랜지스터(TC1)의 제1 전극은 제1 발광 그룹(EDG1)의 제1 전극에 접속되며, 보상 트랜지스터(TC1)의 제2 전극은 보상 다이오드(CD1)의 일단에 접속될 수 있다. 보상 트랜지스터(TC1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)이 게이트 온 전압보다 큰 경우, 턴-온되어 구동 전류(Isd)의 일부를 통과시킬 수 있다. 보상 트랜지스터(TC1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)이 게이트 온 전압에 도달하지 못한 경우, 턴-오프되어 구동 전류(Isd)의 흐름을 차단할 수 있다. 보상 트랜지스터(TC1)를 통과한 구동 전류(Isd)의 일부는 바이패스 저항 소자(RC1)에 공급될 수 있다.
보상 다이오드(CD1)는 보상 트랜지스터(TC1)와 직렬로 연결될 수 있다. 보상 다이오드(CD1)의 일단은 보상 트랜지스터(TC1)의 제2 전극과 접속될 수 있고, 보상 다이오드(CD1)의 타단은 제1 발광 그룹(EDG1)의 제2 전극에 접속될 수 있다. 구동 전류(Isd)의 일부가 보상 트랜지스터(TC1)에 흐르는 경우, 보상 다이오드(CD1)는 보상 트랜지스터(TC1)의 제2 전극의 전압을 강하시킬 수 있다. 예를 들어, 보상 다이오드(CD1)는 비발광 다이오드일 수 있다. 따라서, 구동 전류(Isd)의 일부가 보상 다이오드(CD1)에 흐르는 경우, 보상 다이오드(CD1)는 광을 방출하지 않을 수 있다.
제1 발광 그룹(EDG1)의 제2 전극은 캐소드 저항 소자(RS1)를 통해 저전위 라인(VSSL)에 접속될 수 있다. 캐소드 저항 소자(RS1)는 소정의 저항 값을 갖는 도전 패턴에 해당할 수 있다. 따라서, 제1 내지 제3 발광 소자(ED11~ED13) 또는 제1 바이패스부(CP1)를 통과한 구동 전류(Isd)의 일부는 캐소드 저항 소자(RS1)를 통해 저전위 라인(VSSL)까지 흐를 수 있다.
제2 발광 그룹(EDG2)은 제1 내지 제3 발광 소자(ED21~ED23) 및 제2 바이패스부(CP2)를 포함할 수 있고, 제n 발광 그룹(EDG2~EDGn)은 제1 내지 제3 발광 소자(EDn1~EDn3) 및 제n 바이패스부(CPn)를 포함할 수 있다.
도 9에서, 제1 발광 그룹(EDG1)의 제1 발광 소자(ED11)는 도통되어 구동 전류(Isd)를 통과시킬 수 있고, 제2 및 제3 발광 소자(ED12, ED13)는 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 도 9에 도시된 발광 소자(ED)의 도통 여부는 실시예의 설명을 위한 것으로서, 이에 한정되지 않는다.
제2 발광 그룹(EDG2)의 제1 및 제2 발광 소자(ED21, ED22)는 도통되어 구동 전류(Isd)를 통과시킬 수 있고, 제3 발광 소자(ED23)는 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 제n 발광 그룹(EDGn)의 제1 내지 제3 발광 소자(EDn1~EDn3)는 모두 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 이 경우, 제n 발광 그룹(EDGn)의 제1 내지 제3 발광 소자(EDn1~EDn3)가 모두 구동 전류(Isd)를 통과시킬 수 없으므로, 제n 발광 그룹(EDGn)의 제2 전극의 전압(VSn)은 게이트 온 전압보다 작을 수 있고, 보상 트랜지스터(TCn)가 턴-오프될 수 있다. 따라서, 구동 전류(Isd)는 제n 발광 그룹(EDGn)을 제외한 제1 및 제2 발광 그룹(EDG1, EDG2)에 흐를 수 있다.
제n 발광 그룹(EDGn)이 전기적으로 개방(Open)되어 구동 전류(Isd)를 통과시키지 못하는 경우, 제1 및 제2 발광 그룹(EDG1, EDG2)은 제n 발광 그룹(EDGn)이 구동 전류(Isd)를 통과시키는 경우보다 더 많은 구동 전류(Isd)를 수신할 수 있다. 이 경우, 제1 발광 그룹(EDG1)의 제1 바이패스부(CP1)와 제2 발광 그룹(EDG2)의 제2 바이패스부(CP2)는 구동 전류(Isd)의 일부를 우회시켜, 발광 소자들(ED)에 흐르는 전류(Isd)를 분산시킬 수 있다. 따라서, 제1 및 제2 바이패스부(CP1, CP2) 각각은 제1 및 제2 발광 그룹(EDG1, EDG2) 각각의 캐소드 전압(VS1, VS2)을 기초로 발광 소자들(ED)에 흐르는 구동 전류(Isd)를 분산시킬 수 있다.
표시 장치(10)는 복수의 발광 그룹(EDG) 각각의 복수의 발광 소자(ED)에 연결된 바이패스부(CP)를 포함함으로써, 복수의 발광 그룹(EDG) 중 일부 발광 그룹(EDG)이 구동 전류(Isd)를 통과시키지 못하는 경우에도, 나머지 발광 그룹(EDG)의 발광 소자(ED)에 흐르는 구동 전류(Isd)를 분산시킬 수 있다. 따라서, 표시 장치(10)는 발광 소자(ED)에 과전류가 흐르는 것을 방지함으로써, 발광 소자(ED)의 핫 스팟(Hot Spot) 현상을 방지하고, 발광 소자(ED)의 열화를 방지할 수 있다.
도 10은 또 다른 실시예에 따른 표시 장치에서, 화소의 복수의 발광 그룹을 나타내는 회로도이고, 도 11은 도 10의 복수의 발광 그룹의 동작을 나타내는 회로도이다.
도 10 및 도 11을 참조하면, 복수의 발광 그룹(EDG)은 제1 내지 제n 발광 그룹(EDG1~EDGn, n은 2 이상의 자연수)을 포함할 수 있다. 복수의 발광 그룹(EDG)의 복수의 발광 소자(ED)는 하나의 제1 전극을 공유할 수 있고, 복수의 발광 그룹(EDG) 각각은 대응되는 제2 전극을 포함할 수 있다.
제1 발광 그룹(EDG1)은 제1 내지 제3 발광 소자(ED11~ED13) 및 제1 바이패스부(CP1)를 포함할 수 있다. 제1 발광 그룹(EDG1)의 제1 내지 제3 발광 소자(ED11~ED13)와 제1 바이패스부(CP1)는 병렬로 연결될 수 있다. 제1 바이패스부(CP1)의 일단은 제1 내지 제3 발광 소자(ED11~ED13)의 제1 전극에 접속될 수 있고, 제1 바이패스부(CP1)의 타단은 제1 내지 제3 발광 소자(ED11~ED13)의 제2 전극에 접속될 수 있다.
제1 바이패스부(CP1)는 보상 트랜지스터(TC1) 및 바이패스 저항 소자(RC1)를 포함할 수 있다.
보상 트랜지스터(TC1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)을 기초로 구동 전류(Isd)의 일부를 통과시킬 수 있다. 보상 트랜지스터(TC1)의 게이트 전극은 제1 발광 그룹(EDG1)의 제2 전극에 접속되고, 보상 트랜지스터(TC1)의 제1 전극은 제1 발광 그룹(EDG1)의 제1 전극에 접속되며, 보상 트랜지스터(TC1)의 제2 전극은 바이패스 저항 소자(RC1)의 일단에 접속될 수 있다. 보상 트랜지스터(TC1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)이 게이트 온 전압보다 큰 경우, 턴-온되어 구동 전류(Isd)의 일부를 통과시킬 수 있다. 보상 트랜지스터(TC1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)이 게이트 온 전압에 도달하지 못한 경우, 턴-오프되어 구동 전류(Isd)의 흐름을 차단할 수 있다. 보상 트랜지스터(TC1)를 통과한 구동 전류(Isd)의 일부는 바이패스 저항 소자(RC1)에 공급될 수 있다.
바이패스 저항 소자(RC1)는 보상 트랜지스터(TC1)와 직렬로 연결될 수 있다. 바이패스 저항 소자(RC1)의 일단은 보상 트랜지스터(TC1)의 제2 전극과 접속될 수 있고, 바이패스 저항 소자(RC1)의 타단은 제1 발광 그룹(EDG1)의 제2 전극에 접속될 수 있다. 바이패스 저항 소자(RC1)는 소정의 저항 값을 갖는 도전 패턴에 해당할 수 있다. 구동 전류(Isd)의 일부가 보상 트랜지스터(TC1)에 흐르는 경우, 바이패스 저항 소자(RC1)는 보상 트랜지스터(TC1)의 제2 전극의 전압을 강하시킬 수 있다.
선택적으로, 바이패스 저항 소자(RC1)는 생략될 수 있다. 바이패스 저항 소자(RC1)가 생략되는 경우, 보상 트랜지스터(TC1)의 제2 전극과 제1 발광 그룹(EDG1)의 제2 전극 사이의 연결 전극이 바이패스 저항 소자의 역할을 수행할 수 있다.
제1 발광 그룹(EDG1)의 제2 전극은 캐소드 저항 소자(RS1)를 통해 저전위 라인(VSSL)에 접속될 수 있다. 캐소드 저항 소자(RS1)는 소정의 저항 값을 갖는 도전 패턴에 해당할 수 있다. 따라서, 제1 내지 제3 발광 소자(ED11~ED13) 또는 제1 바이패스부(CP1)를 통과한 구동 전류(Isd)의 일부는 캐소드 저항 소자(RS1)를 통해 저전위 라인(VSSL)까지 흐를 수 있다.
제2 발광 그룹(EDG2)은 제1 내지 제3 발광 소자(ED21~ED23) 및 제2 바이패스부(CP2)를 포함할 수 있고, 제n 발광 그룹(EDG2~EDGn)은 제1 내지 제3 발광 소자(EDn1~EDn3) 및 제n 바이패스부(CPn)를 포함할 수 있다.
도 11에서, 제1 발광 그룹(EDG1)의 제1 발광 소자(ED11)는 도통되어 구동 전류(Isd)를 통과시킬 수 있고, 제2 및 제3 발광 소자(ED12, ED13)는 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 여기에서, 발광 소자(ED)의 제1 및 제2 반도체부 각각이 발광 그룹(EDG)의 제1 전극 및 제2 전극 각각에 정상적으로 접속된 경우, 발광 소자(ED)는 도통되어 구동 전류(Isd)를 통과시킬 수 있다. 또한, 도 11에 도시된 발광 소자(ED)의 도통 여부는 실시예의 설명을 위한 것으로서, 이에 한정되지 않는다.
제2 발광 그룹(EDG2)의 제1 및 제2 발광 소자(ED21, ED22)는 도통되어 구동 전류(Isd)를 통과시킬 수 있고, 제3 발광 소자(ED23)는 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 제n 발광 그룹(EDGn)의 제1 내지 제3 발광 소자(EDn1~EDn3)는 모두 도통되지 않아 구동 전류(Isd)를 통과시킬 수 없다. 이 경우, 제n 발광 그룹(EDGn)의 제1 내지 제3 발광 소자(EDn1~EDn3)가 모두 구동 전류(Isd)를 통과시킬 수 없으므로, 제n 발광 그룹(EDGn)의 제2 전극의 전압(VSn)은 게이트 온 전압보다 작을 수 있고, 보상 트랜지스터(TCn)가 턴-오프될 수 있다. 따라서, 구동 전류(Isd)는 제n 발광 그룹(EDGn)을 제외한 제1 및 제2 발광 그룹(EDG1, EDG2)에 흐를 수 있다.
제n 발광 그룹(EDGn)이 전기적으로 개방(Open)되어 구동 전류(Isd)를 통과시키지 못하는 경우, 제1 및 제2 발광 그룹(EDG1, EDG2)은 제n 발광 그룹(EDGn)이 구동 전류(Isd)를 통과시키는 경우보다 더 많은 구동 전류(Isd)를 수신할 수 있다. 이 경우, 제1 발광 그룹(EDG1)의 제1 바이패스부(CP1)와 제2 발광 그룹(EDG2)의 제2 바이패스부(CP2)는 구동 전류(Isd)의 일부를 우회시켜, 발광 소자들(ED)에 흐르는 전류(Isd)를 분산시킬 수 있다. 따라서, 제1 및 제2 바이패스부(CP1, CP2) 각각은 제1 및 제2 발광 그룹(EDG1, EDG2) 각각의 캐소드 전압(VS1, VS2)을 기초로 발광 소자들(ED)에 흐르는 구동 전류(Isd)를 분산시킬 수 있다.
표시 장치(10)는 복수의 발광 그룹(EDG) 각각의 복수의 발광 소자(ED)에 연결된 바이패스부(CP)를 포함함으로써, 복수의 발광 그룹(EDG) 중 일부 발광 그룹(EDG)이 구동 전류(Isd)를 통과시키지 못하는 경우에도, 나머지 발광 그룹(EDG)의 발광 소자(ED)에 흐르는 구동 전류(Isd)를 분산시킬 수 있다. 따라서, 표시 장치(10)는 발광 소자(ED)에 과전류가 흐르는 것을 방지함으로써, 발광 소자(ED)의 핫 스팟(Hot Spot) 현상을 방지하고, 발광 소자(ED)의 열화를 방지할 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치에서, 화소의 복수의 발광 그룹을 나타내는 회로도이다.
도 12를 참조하면, 복수의 발광 그룹(EDG)은 제1 및 제2 발광 그룹(EDG1, EDG2)을 포함할 수 있다. 제1 및 제2 발광 그룹(EDG1, EDG2)의 복수의 발광 소자(ED)는 하나의 제1 전극을 공유할 수 있고, 제1 및 제2 발광 그룹(EDG1, EDG2) 각각은 대응되는 제2 전극을 포함할 수 있다.
제1 발광 그룹(EDG1)은 제1 내지 제6 발광 소자(ED11~ED16) 및 제1 바이패스부(CP1)를 포함할 수 있다. 제1 발광 그룹(EDG1)의 제1 내지 제6 발광 소자(ED11~ED16)와 제1 바이패스부(CP1)는 병렬로 연결될 수 있다. 제1 바이패스부(CP1)의 일단은 제1 내지 제6 발광 소자(ED11~ED16)의 제1 전극에 접속될 수 있고, 제1 바이패스부(CP1)의 타단은 제1 내지 제6 발광 소자(ED11~ED16)의 제2 전극에 접속될 수 있다.
제1 바이패스부(CP1)는 보상 트랜지스터(TC1) 및 바이패스 저항 소자(RC1)를 포함할 수 있다.
보상 트랜지스터(TC1)는 제1 발광 그룹(EDG1)의 제2 전극의 전압(VS1)을 기초로 구동 전류(Isd)의 일부를 통과시킬 수 있다. 보상 트랜지스터(TC1)의 게이트 전극은 제1 발광 그룹(EDG1)의 제2 전극에 접속되고, 보상 트랜지스터(TC1)의 제1 전극은 제1 발광 그룹(EDG1)의 제1 전극에 접속되며, 보상 트랜지스터(TC1)의 제2 전극은 바이패스 저항 소자(RC1)의 일단에 접속될 수 있다. 보상 트랜지스터(TC1)를 통과한 구동 전류(Isd)의 일부는 바이패스 저항 소자(RC1)에 공급될 수 있다.
바이패스 저항 소자(RC1)는 보상 트랜지스터(TC1)와 직렬로 연결될 수 있다. 바이패스 저항 소자(RC1)의 일단은 보상 트랜지스터(TC1)의 제2 전극과 접속될 수 있고, 바이패스 저항 소자(RC1)의 타단은 제1 발광 그룹(EDG1)의 제2 전극에 접속될 수 있다. 구동 전류(Isd)의 일부가 보상 트랜지스터(TC1)에 흐르는 경우, 바이패스 저항 소자(RC1)는 보상 트랜지스터(TC1)의 제2 전극의 전압을 강하시킬 수 있다.
제1 발광 그룹(EDG1)의 제2 전극은 캐소드 저항 소자(RS1)를 통해 저전위 라인(VSSL)에 접속될 수 있다. 캐소드 저항 소자(RS1)는 소정의 저항 값을 갖는 도전 패턴에 해당할 수 있다. 따라서, 제1 내지 제6 발광 소자(ED11~ED16) 또는 제1 바이패스부(CP1)를 통과한 구동 전류(Isd)의 일부는 캐소드 저항 소자(RS1)를 통해 저전위 라인(VSSL)까지 흐를 수 있다.
제2 발광 그룹(EDG2)은 제1 내지 제6 발광 소자(ED21~ED26) 및 제2 바이패스부(CP2)를 포함할 수 있다.
도 13은 도 12의 복수의 발광 그룹을 나타내는 평면도이다.
도 13을 참조하면, 화소(SP)는 복수의 발광 소자(ED)의 제1 전극(AE), 제2-1 전극(CE1), 제2-2 전극(CE2), 제1 발광 그룹(EDG1), 제2 발광 그룹(EDG2), 제1 접촉 전극(ATE), 제2-1 접촉 전극(CTE1), 및 제2 제2 접촉 전극(CTE2)을 포함할 수 있다.
제1 전극(AE)은 제1 및 제2 발광 그룹(EDG1, EDG2)의 복수의 발광 소자(ED)에 접속될 수 있다. 제1 및 제2 발광 그룹(EDG1, EDG2)의 복수의 발광 소자(ED)는 제1 전극(AE)을 공유할 수 있다. 제1 전극(AE)은 제1 컨택홀(CNT1)을 통해 도 5에 도시된 제4 노드(N4)에 접속될 수 있다. 제1 전극(AE)은 화소(SP)의 화소 회로로부터 소정의 전압을 인가받을 수 있고, 복수의 발광 소자(ED)는 특정 파장대의 광을 방출할 수 있다. 예를 들어, 제1 전극(AE)은 복수의 화소(SP) 마다 분리된 화소 전극일 수 있다. 복수의 화소(SP) 각각의 제1 전극(AE)은 서로 다른 신호를 인가받을 수 있고, 독립적으로 구동될 수 있다.
제1 전극(AE)은 제1 방향(X축 방향)으로 연장되는 제1 부분(AE1), 제1 부분(AE1)로부터 분지되어 제2 방향(Y축 방향)으로 연장된 제2 부분(AE2), 및 제2 부분(AE2)으로부터 제1 방향(X축 방향) 또는 제1 방향(X축 방향)의 반대 방향으로 돌출된 제3 부분(AE3)을 포함할 수 있다.
복수의 화소(SP) 각각의 제1 전극(AE)의 제1 부분(AE1)는 인접한 화소의 제1 전극(AE)의 제1 부분(AE1)와 이격될 수 있다. 제1 전극(AE)의 제1 부분(AE1)은 제1 방향(X축 방향)으로 인접한 화소의 제1 전극(AE)의 제1 부분(AE1)과 가상의 연장 선 상에 배치될 수 있다. 제1 전극(AE)의 제1 부분(AE1)은 제1 컨택홀(CNT1)을 통해 화소(SP)의 화소 회로와 전기적으로 연결될 수 있다.
제1 전극(AE)의 제2 부분(AE2)은 제1 부분(AE1)으로부터 분지되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 부분(AE2)의 일단은 제1 부분(AE1)에 연결될 수 있고, 제2 부분(AE2)의 타단은 제2-1 및 제2-2 전극(CE1, CE2) 사이에 배치될 수 있다. 제1 전극(AE)의 제2 부분(AE2)은 제2-1 및 제2-2 전극(CE1, CE2) 각각의 제1 부분(CE11, CE21)과 나란하게 배치될 수 있고, 서로 이격될 수 있다.
제1 전극(AE)의 제3 부분(AE3)은 제2 부분(AE2)으로부터 제1 방향(X축 방향) 또는 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있다. 예를 들어, 제1 전극(AE)의 제3 부분(AE3)은 제2 부분(AE2)의 좌측으로 돌출되어 제2-1 전극(CE1)에 대응될 수 있다. 또한, 제1 전극(AE)의 제3 부분(AE3)은 제2 부분(AE2)의 우측으로 돌출되어 제2-2 전극(CE2)에 대응될 수 있다. 제1 전극(AE)의 제3 부분(AE3)은 제2 컨택홀(CNT2)을 통해 보상 트랜지스터(TC)의 제1 전극에 접속될 수 있다.
제1 전극(AE)의 제3 부분(AE3)은 제2 부분(AE2)으로부터 돌출된 돌출부, 및 돌출부로부터 절곡된 절곡부를 포함할 수 있다. 제3 부분(AE3)의 돌출부는 제2 부분(AE2)으로부터 제1 방향(X축 방향) 또는 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있고, 제3 부분(AE3)의 절곡부는 돌출부로부터 절곡되어 제2 부분(AE2)과 나란하게 배치될 수 있다. 제3 부분(AE3)의 절곡부는 제2 컨택홀(CNT2)을 수용할 수 있는 면적을 가질 수 있다.
제2-1 및 제2-2 전극(CE1, CE2) 각각은 제1 및 제2 발광 그룹(EDG1, EDG2) 각각에 대응될 수 있다. 제2-1 전극(CE1)은 제1 발광 그룹(EDG1)의 제1 내지 제6 발광 소자(ED11~ED16)에 접속될 수 있고, 제2-2 전극(CE2)은 제2 발광 그룹(EDG2)의 제1 내지 제6 발광 소자(ED21~ED26)에 접속될 수 있다.
제2-1 전극(CE1)의 제1 부분(CE11)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2-1 전극(CE1)의 제1 부분(CE11)은 제1 전극(AE)의 제2 부분(AE2)과 나란하게 배치될 수 있고, 제1 전극(AE)의 제2 부분(AE2)과 서로 절연될 수 있다. 예를 들어, 제2-1 전극(CE1)의 제1 부분(CE11)은 제1 전극(AE)의 제3 부분(AE3)과 동일 선 상에 배치될 수 있으나, 이에 한정되지 않는다.
제2-1 전극(CE1)의 제2 부분(CE12)은 제1 부분(CE11)으로부터 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있다. 예를 들어, 제2-1 전극(CE1)의 제2 부분(CE12)은 제1 부분(CE11)의 좌측으로 돌출될 수 있다. 제2-1 전극(CE1)의 제2 부분(CE12) 제3 컨택홀(CNT3)을 통해 보상 트랜지스터(TC)의 제2 전극에 접속될 수 있다.
제2-1 전극(CE1)의 제2 부분(CE12)은 제1 부분(CE11)으로부터 돌출된 돌출부, 및 돌출부로부터 절곡된 절곡부를 포함할 수 있다. 제2 부분(CE12)의 돌출부는 제1 부분(CE11)으로부터 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있고, 제2 부분(CE12)의 절곡부는 돌출부로부터 절곡되어 제1 부분(CE11)과 나란하게 배치될 수 있다. 제2 부분(CE12)의 절곡부는 제3 컨택홀(CNT3)을 수용할 수 있는 면적을 가질 수 있다.
제2-2 전극(CE2)의 제1 부분(CE21) 및 제2 부분(CE22)은 제1 전극(AE)의 제2 부분(AE2)을 기준으로 제2-1 전극(CE1)의 제1 부분(CE11) 및 제2 부분(CE12)과 대칭되게 배치될 수 있다.
제1 및 제2 발광 그룹(EDG1, EDG2)의 복수의 발광 소자(ED)는 제1 전극(AE)과 제2-1 및 제2-2 전극(CE1, CE2) 사이에 형성된 전기장에 의해 정렬될 수 있다. 제1 발광 그룹(EDG1)은 제1 전극(AE) 및 제2-1 전극(CE1) 사이에 정렬된 제1 내지 제6 발광 소자(ED11~ED16)를 포함할 수 있다. 제2 발광 그룹(EDG2)은 제1 전극(AE) 및 제2-2 전극(CE2) 사이에 정렬된 제1 내지 제6 발광 소자(ED21~ED26)를 포함할 수 있다.
도 13을 도 12에 결부하면, 제1 발광 그룹(EDG1)은 제1 전극(AE)과 제2-1 전극(CE1) 사이에 접속된 보상 트랜지스터(TC1) 및 바이패스 저항 소자(RC1)를 포함할 수 있다. 제1 전극(AE)의 제3 부분(AE3)은 제2 컨택홀(CNT2)을 통해 보상 트랜지스터(TC1)의 제1 전극에 접속될 수 있고, 제2-1 전극(CE1)의 제2 부분(CE12)은 제3 컨택홀(CNT3)을 통해 바이패스 저항 소자(RC1)의 타단에 접속될 수 있다. 제2 발광 그룹(EDG2)은 제1 전극(AE)과 제2-2 전극(CE2) 사이에 접속된 보상 트랜지스터(TC2) 및 바이패스 저항 소자(RC2)를 포함할 수 있다. 제1 전극(AE)의 제3 부분(AE3)은 제2 컨택홀(CNT2)을 통해 보상 트랜지스터(TC2)의 제1 전극에 접속될 수 있고, 제2-2 전극(CE2)의 제2 부분(CE22)은 제3 컨택홀(CNT3)을 통해 바이패스 저항 소자(RC2)의 타단에 접속될 수 있다.
복수의 발광 소자(ED)는 서로 이격되게 배치될 수 있고, 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(ED)이 이격되는 간격은 특별히 제한되지 않는다. 복수의 발광 소자(ED) 중 일부의 발광 소자(ED)은 인접하게 배치될 수 있고, 다른 일부의 발광 소자(ED)은 일정 간격으로 이격될 수 있으며, 또 다른 일부의 발광 소자(ED)은 불균일한 밀집도를 가지되 특정 방향으로 정렬될 수 있다. 예를 들어, 복수의 발광 소자(ED) 각각은 제1 전극(AE)의 제2 부분(AE2), 제2-1 전극(CE1)의 제1 부분(CE11), 또는 제2-2 전극(CE2)의 제1 부분(CE21)이 연장된 방향과 수직한 방향으로 배치될 수 있다. 다른 예를 들어, 복수의 발광 소자(ED) 각각은 제1 전극(AE)의 제2 부분(AE2), 제2-1 전극(CE1)의 제1 부분(CE11), 또는 제2-2 전극(CE2)의 제1 부분(CE21)이 연장된 방향과 비스듬한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광 또는 동일 색의 광을 방출할 수 있다. 복수의 화소(SP)는 동일 색의 광을 방출할 있다. 예를 들어, 복수의 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 광 또는 청색 광을 방출할 수 있다. 따라서, 표시 장치(10)의 발광 소자층은 청색 광을 방출할 수 있다. 다른 예를 들어, 복수의 화소(SP) 각각은 서로 다른 활성층을 갖는 발광 소자(ED)를 포함하여 서로 다른 색의 광을 방출할 수 있다.
제1 접촉 전극(ATE)은 제1 전극(AE)의 제2 부분(AE2)의 일부를 덮을 수 있다. 제1 접촉 전극(ATE)은 제1 전극(AE)의 제2 부분(AE2)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제1 접촉 전극(ATE)은 발광 소자(ED)의 제1 반도체부와 직접 접촉될 수 있다.
제2-1 접촉 전극(CTE1)은 제2-1 전극(CE1)의 제1 부분(CE11)의 일부를 덮을 수 있다. 제2-1 접촉 전극(CTE1)은 제2-1 전극(CE1)의 제1 부분(CE11)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 예를 들어, 제2-1 접촉 전극(CTE1)은 제1 발광 그룹(EDG1)의 제1 내지 제6 발광 소자(ED11~ED16) 각각의 제2 반도체부와 직접 접촉될 수 있다.
제2 제2 접촉 전극(CTE2)은 제2-2 전극(CE2)의 제1 부분(CE21)의 일부를 덮을 수 있다. 제2 제2 접촉 전극(CTE2)은 제2-2 전극(CE2)의 제1 부분(CE21)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 예를 들어, 제2 제2 접촉 전극(CTE2)은 제2 발광 그룹(EDG2)의 제1 내지 제6 발광 소자(ED21~ED26) 각각의 제2 반도체부와 직접 접촉될 수 있다.
도 14는 도 13의 절단선 I-I'을 따라 자른 단면도이다.
도 14를 참조하면, 표시 장치(10)는 기판(SUB), 버퍼층(BF), 박막 트랜지스터층(TFTL), 및 발광 소자층(EML)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 리지드(Rigid) 기판일 수 있다. 기판(SUB)가 리지드 기판인 경우, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 기판(SUB)가 플렉서블 기판인 경우, 기판(SUB)은 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기막으로 이루어질 수 있다. 예를 들어, 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 박막 트랜지스터(ST), 보상 트랜지스터(TC1), 바이패스 저항 소자(RC1), 캐소드 저항 소자(RS1), 게이트 절연막(GI), 층간 절연막(ILD), 제1 보호층(PAS1), 제1 및 제2 애노드 연결 전극(ANDE1, ANDE2), 제1 내지 제4 연결 전극(BE1~BE4), 저전위 라인(VSSL), 제2 보호층(PAS2), 및 평탄화층(OC)을 포함할 수 있다
박막 트랜지스터(ST)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(ST)는 화소 회로의 스위칭 트랜지스터일 수 있다. 도 14를 도 5에 결부하면, 박막 트랜지스터(ST)는 복수의 발광 소자(ED)의 제1 전극인 제4 노드(N4)에 접속된 제6 트랜지스터(ST6) 또는 제7 트랜지스터(ST7)일 수 있다. 박막 트랜지스터(ST)는 반도체 영역(ACT), 게이트 전극(GE), 제1 전극(SE), 및 제2 전극(DE)을 포함할 수 있다.
반도체층은 버퍼층(BF) 상에 마련될 수 있다. 반도체 영역(ACT)은 반도체층에 배치될 수 있다. 반도체 영역(ACT)은 게이트 전극(GE)과 중첩될 수 있다. 반도체 영역(ACT)은 제1 전극(SE)과 제2 전극(DE) 사이에 배치될 수 있고, 게이트 전극(GE)과 두께 방향으로 중첩될 수 있다.
제1 전극(SE) 및 제2 전극(DE)은 반도체층에 배치될 수 있다. 제1 전극(SE) 및 제2 전극(DE)은 반도체층의 일부를 도체화시켜 형성될 수 있다. 제1 전극(SE)은 제4 연결 전극(BE4)에 접속될 수 있고, 제2 전극(DE)은 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)의 상부에 배치될 수 있다. 게이트 전극(GE)은 반도체 영역(ACT)과 두께 방향으로 중첩될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)에 의해 반도체 영역(ACT)과 절연될 수 있다.
보상 트랜지스터(TC1) 버퍼층(BF) 상에 배치될 수 있다. 보상 트랜지스터(TC1)는 반도체 영역(ACT1), 게이트 전극(GE1), 제1 전극(DE1), 및 제2 전극(SE1)을 포함할 수 있다.
보상 트랜지스터(TC1)의 반도체 영역(ACT1)은 반도체층에 배치될 수 있다. 반도체 영역(ACT1)은 게이트 전극(GE1)과 중첩될 수 있다. 반도체 영역(ACT1)은 제1 전극(DE1)과 제2 전극(SE1) 사이에 배치될 수 있고, 게이트 전극(GE1)과 두께 방향으로 중첩될 수 있다.
보상 트랜지스터(TC1)의 제1 전극(DE1) 및 제2 전극(SE1)은 반도체층에 배치될 수 있다. 제1 전극(DE1) 및 제2 전극(SE1)은 반도체층의 일부를 도체화시켜 형성될 수 있다. 제1 전극(DE1)은 제1 연결 전극(BE1)을 통해 복수의 발광 소자(ED)의 제1 전극(AE)에 접속될 수 있고, 제2 전극(SE1)은 제2 연결 전극(BE2)을 통해 바이패스 저항 소자(RC1)에 접속될 수 있다.
보상 트랜지스터(TC1)의 게이트 전극(GE1)은 게이트 절연막(GI)의 상부에 배치될 수 있다. 게이트 전극(GE1)은 반도체 영역(ACT1)과 두께 방향으로 중첩될 수 있다. 게이트 전극(GE1)은 게이트 절연막(GI)에 의해 반도체 영역(ACT1)과 절연될 수 있다.
바이패스 저항 소자(RC1)는 반도체층에 배치될 수 있다. 바이패스 저항 소자(RC1)는 반도체층의 일부를 도체화시켜 형성될 수 있다. 바이패스 저항 소자(RC1)는 소정의 저항 값을 갖는 도전 패턴에 해당할 수 있다. 바이패스 저항 소자(RC1)는 구동 전류(Isd)가 보상 트랜지스터(TC1)에 흐르는 경우 보상 트랜지스터(TC1)의 제2 전극(SE1)의 전압을 강하시킬 수 있다. 바이패스 저항 소자(RC1)의 일단은 제2 연결 전극(BE2)을 통해 보상 트랜지스터(TC1)의 제2 전극(SE1)에 접속될 수 있다. 바이패스 저항 소자(RC1)의 타단은 제3 연결 전극(BE3)을 통해 제2-1 전극(CE1) 및 캐소드 저항 소자(RS1)에 접속될 수 있다.
캐소드 저항 소자(RS1)는 반도체층에 배치될 수 있다. 캐소드 저항 소자(RS1)는 반도체층의 일부를 도체화시켜 형성될 수 있다. 캐소드 저항 소자(RS1)는 소정의 저항 값을 갖는 도전 패턴에 해당할 수 있다. 캐소드 저항 소자(RS1)는 복수의 발광 소자(ED)에 흐르는 전류를 저전위 라인(VSSL)으로 유도할 수 있다. 캐소드 저항 소자(RS1)의 일단은 제3 연결 전극(BE3)을 통해 바이패스 저항 소자(RC1) 및 제2-1 전극(CE1)에 접속될 수 있다. 캐소드 저항 소자(RS1)의 타단은 저전위 라인(VSSL)에 접속될 수 있다.
게이트 절연막(GI)은 반도체층 상에 마련될 수 있다. 예를 들어, 게이트 절연막(GI)은 박막 트랜지스터(ST)의 반도체 영역(ACT), 제1 전극(SE), 및 제2 전극(DE)을 덮을 수 있다. 게이트 절연막(GI)은 박막 트랜지스터(ST)의 반도체 영역(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(GI)은 보상 트랜지스터(TC1)의 반도체 영역(ACT1), 제1 전극(DE1), 및 제2 전극(SE1)을 덮을 수 있다. 게이트 절연막(GI)은 보상 트랜지스터(TC1)의 반도체 영역(ACT1)과 게이트 전극(GE1)을 절연시킬 수 있다. 게이트 절연막(GI)은 바이패스 저항 소자(RC1) 및 캐소드 저항 소자(RS1)를 덮을 수 있다. 예를 들어, 게이트 절연막(GI)은 제1 애노드 연결 전극(ANDE1)이 관통하는 컨택홀, 제1 내지 제4 연결 전극(BE1~BE4) 각각이 관통하는 컨택홀, 및 저전위 라인(VSSL)이 관통하는 컨택홀을 포함할 수 있다.
층간 절연막(ILD)은 박막 트랜지스터(ST)의 게이트 전극(GE) 및 보상 트랜지스터(TC1) 게이트 전극(GE1) 상에 배치될 수 있다. 예를 들어, 층간 절연막(ILD)은 제1 애노드 연결 전극(ANDE1)이 관통하는 컨택홀, 제1 내지 제4 연결 전극(BE1~BE4) 각각이 관통하는 컨택홀, 및 저전위 라인(VSSL)이 관통하는 컨택홀을 포함할 수 있다. 여기에서, 층간 절연막(ILD)의 컨택홀은 게이트 절연막(GI)의 컨택홀과 연결될 수 있다.
제1 도전층은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)과 제1 내지 제4 연결 전극(BE1~BE4)은 제1 도전층에 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)과 제1 내지 제4 연결 전극(BE1~BE4)은 층간 절연막(ILD) 상에서 서로 이격되어 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)은 박막 트랜지스터(ST)의 제2 전극(DE)과 제2 애노드 연결 전극(ANDE2)을 접속시킬 수 있다. 제1 연결 전극(BE1)은 제1 전극(AE)과 보상 트랜지스터(TC1)의 제1 전극(DE1)을 접속시킬 수 있다. 제2 연결 전극(BE2)은 보상 트랜지스터(TC1)의 제2 전극(SE1)과 바이패스 저항 소자(RC1)를 접속시킬 수 있다. 제3 연결 전극(BE3)은 제2-1 전극(CE1), 바이패스 저항 소자(RC1), 및 캐소드 저항 소자(RS1)를 접속시킬 수 있다. 제4 연결 전극(BE4)은 박막 트랜지스터(ST)의 제1 전극(SE)에 접속될 수 있다.
제1 보호층(PAS1)은 제1 도전층 상에 마련되어, 박막 트랜지스터(ST) 및 보상 트랜지스터(TC1)를 보호할 수 있다. 제1 보호층(PAS1)은 제1 애노드 연결 전극(ANDE1)과 제1 내지 제4 연결 전극(BE1~BE4)을 덮을 수 있다. 예를 들어, 제1 보호층(PAS1)은 제2 애노드 연결 전극(ANDE2)이 관통하는 컨택홀, 및 저전위 라인(VSSL)이 관통하는 컨택홀을 포함할 수 있다.
제2 도전층은 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 애노드 연결 전극(ANDE2) 및 저전위 라인(VSSL)은 제2 도전층에 배치될 수 있다. 제2 애노드 연결 전극(ANDE2) 및 저전위 라인(VSSL)은 제1 보호층(PAS1) 상에서 서로 이격되게 배치될 수 있다. 제2 애노드 연결 전극(ANDE2)은 제1 전극(AE)과 제1 애노드 연결 전극(ANDE1)을 접속시킬 수 있다. 저전위 라인(VSSL)은 캐소드 저항 소자(RS1)에 접속될 수 있다.
제2 보호층(PAS2)은 제2 도전층 상에 마련되어, 제2 애노드 연결 전극(ANDE2) 및 저전위 라인(VSSL)를 보호할 수 있다. 예를 들어, 제2 보호층(PAS2)은 제1 전극(AE)이 관통하는 제1 및 제2 컨택홀(CNT1, CNT2), 및 제2-1 전극(CE1)이 관통하는 제3 컨택홀(CNT3)을 포함할 수 있다.
평탄화층(OC)은 제2 보호층(PAS2)의 상부에 마련되어, 박막 트랜지스터(ST) 및 보상 트랜지스터(TC1)의 상단을 평탄화시킬 수 있다. 예를 들어, 평탄화층(OC)은 제1 전극(AE)이 관통하는 제1 및 제2 컨택홀(CNT1, CNT2), 및 제2-1 전극(CE1)이 관통하는 제3 컨택홀(CNT3)을 포함할 수 있다. 평탄화층(OC)의 컨택홀은 제2 보호층(PAS2)의 컨택홀과 연결될 수 있다.
발광 소자층(EML)은 제1 뱅크(BNK1), 제1 전극(AE), 제2-1 전극(CE1), 발광 소자(ED), 제1 내지 제3 절연층(IL1, IL2, IL3), 제2 뱅크(BNK2), 및 제3 보호층(PAS3)을 포함할 수 있다.
제1 뱅크(BNK1)는 화소(SP)의 발광 영역 또는 개구 영역에 배치될 수 있다. 복수의 제1 뱅크(BNK1) 각각은 제1 전극(AE) 또는 제2-1 전극(CE)에 대응될 수 있다. 제1 전극(AE)과 제2-1 전극(CE1) 각각은 대응되는 제1 뱅크(BNK1) 상에 배치될 수 있다. 제1 뱅크(BNK1)는 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다.
복수의 제1 뱅크(BNK1)는 평탄화층(OC) 상에 배치될 수 있고, 복수의 제1 뱅크(BNK1) 각각의 측면은 평탄화층(OC)으로부터 경사질 수 있다. 제1 뱅크(BNK1)의 경사면은 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 예를 들어, 제1 전극(AE)과 제2-1 전극(CE1) 각각은 반사율이 높은 물질을 포함할 수 있고, 제1 뱅크(BNK1)의 경사면 상에 배치되어 발광 소자(ED)에서 방출된 광을 표시 장치(10)의 상부 방향으로 반사시킬 수 있다.
복수의 발광 소자(ED)의 제1 전극(AE)은 평탄화층(OC)과 제1 뱅크(BNK1) 상에 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)의 제1 전극(AE)은 평탄화층(OC) 상에 배치된 제1 뱅크(BNK1)를 덮을 수 있다. 복수의 발광 소자(ED)의 제1 전극(AE)은 제2 뱅크(BNK2)에 의해 정의되는 발광 영역 또는 개구 영역과 중첩되게 배치될 수 있다. 제1 전극(AE)은 제1 컨택홀(CNT1)을 통해 제2 애노드 연결 전극(ANDE2)에 접속될 수 있다. 제1 전극(AE)은 제1 및 제2 애노드 연결 전극(ANDE1, ANDE2)을 통해 박막 트랜지스터(ST)의 제2 전극(DE)에 접속될 수 있다. 제1 전극(AE)은 제2 컨택홀(CNT2)을 통해 제1 연결 전극(BE1)에 접속될 수 있다. 제1 전극(AE)은 제1 연결 전극(BE1)을 통해 보상 트랜지스터(TC1)의 제2 전극(SE1)에 접속될 수 있다.
제2-1 전극(CE1)은 평탄화층(OC)과 제1 뱅크(BNK1) 상에 배치될 수 있다. 예를 들어, 제2-1 전극(CE1)은 평탄화층(OC) 상에 배치된 제1 뱅크(BNK1)를 덮을 수 있다. 제2-1 전극(CE1)은 제2 뱅크(BNK2)에 의해 정의되는 발광 영역 또는 개구 영역과 중첩되게 배치될 수 있다. 제2-1 전극(CE1)은 제3 컨택홀(CNT3)을 통해 제3 연결 전극(BE3)에 접속될 수 있다. 제2-1 전극(CE1)은 제3 연결 전극(BE3)을 통해 바이패스 저항 소자(RC1) 및 캐소드 저항 소자(RS1)에 접속될 수 있다.
제1 절연층(IL1)은 서로 인접한 제1 전극(AE)의 일부와 제2-1 전극(CE1)의 일부를 덮을 수 있고, 제1 전극(AE)과 제2-1 전극(CE1)을 절연시킬 수 있다. 예를 들어, 제1 절연층(IL1)은 무기 절연성 물질을 포함할 수 있고, 제1 전극(AE)과 제2-1 전극(CE1) 사이에서 함몰된 단차를 포함할 수 있다. 제2 절연층(IL2)은 제1 절연층(IL1)의 함몰된 단차를 채울 수 있다. 따라서, 제2 절연층(IL2)은 제1 절연층(IL1)의 상면을 평탄화시킬 수 있고, 발광 소자(ED)는 제1 및 제2 절연층(IL1, IL2) 상에 배치될 수 있다.
발광 소자(ED)는 평탄화층(OC)의 상부에서 제1 전극(AE) 및 제2-1 전극(CE1) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 및 제2 절연층(IL1, IL2) 상에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2-1 전극(CE1)에 접속될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 동일 물질을 갖는 활성층(EDb)을 포함하여, 동일 파장대의 광, 또는 동일 색의 광을 방출할 수 있다. 예를 들어, 복수의 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 광 또는 청색 광을 방출할 수 있다. 따라서, 발광 소자층(EML)은 청색 광을 방출할 수 있다.
발광 소자(ED)는 제1 반도체부(EDa), 활성층(EDb), 및 제2 반도체부(EDc)를 포함할 수 있다.
제1 반도체부(EDa)는 제1 접촉 전극(ATE)을 통해 제1 전극(AE)에 접속될 수 있다. 제1 반도체부(EDa)는 p형 반도체일 수 있다. 발광 소자(ED)가 청색 또는 녹색 광을 방출하는 경우, 제1 반도체부(EDa)는 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체부(EDa)는 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 하나의 반도체 물질을 포함할 수 있다. 제1 반도체부(EDa)는 Mg, Zn, Ca, Se, Ba 등의 p형 도펀트가 도핑될 수 있다. 제1 반도체부(EDa)는 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체부(EDa)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 한정되지 않는다.
활성층(EDb)은 제1 및 제2 반도체부(EDa, EDc) 사이에 배치될 수 있다. 활성층(EDb)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(EDb)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층될 수 있다. 활성층(EDb)은 제1 및 제2 반도체부(EDa, EDc)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 발광할 수 있다. 예를 들어, 활성층(EDb)이 청색 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 활성층(EDb)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN 등의 물질을 포함할 수 있고, 우물층은 GaN 또는 AlInN 등의 물질을 포함할 수 있다. 활성층(EDb)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함함으로써, 청색 광을 방출할 수 있다.
제2 반도체부(EDc)는 제2-1 접촉 전극(CTE1)을 통해 제2-1 전극(CE1)에 접속될 수 있다. 제2 반도체부(EDc)는 n형 반도체일 수 있다. 발광 소자(ED)가 청색 광을 방출하는 경우, 제2 반도체부(EDc)는 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체부(EDc)는 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 하나의 반도체 물질을 포함할 수 있다. 제2 반도체부(EDc)는 Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다. 제2 반도체부(EDc)는 n형 Si로 도핑된 n-GaN일 수 있다.
제3 절연층(IL3)은 제1 전극(AE)과 제2-1 전극(CE1) 사이에 배치된 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제3 절연층(IL3)은 발광 소자(ED)의 외면을 부분적으로 감쌀 수 있다. 제3 절연층(IL3)은 발광 소자(ED)를 보호할 수 있다. 제3 절연층(IL3)은 발광 소자(ED)의 외면을 감쌀 수 있다.
제1 접촉 전극(ATE)은 제1 전극(AE)의 일부와 발광 소자(ED)의 제1 반도체부(EDa)를 덮을 수 있고, 제1 전극(AE)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다.
제2-1 접촉 전극(CTE1)은 제2-1 전극(CE1)의 일부와 발광 소자(ED)의 제2 반도체부(EDc)를 덮을 수 있고, 제2-1 전극(CE1)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다.
제3 보호층(PAS3)은 제1 전극(AE), 제2-1 전극(CE1), 제1 접촉 전극(ATE), 제2-1 접촉 전극(CTE1), 및 평탄화층(OC)을 덮을 수 있다. 제3 보호층(PAS3)은 외부로부터 수분 또는 공기 등 불순물의 침투를 방지하여 복수의 발광 소자(ED)의 손상을 방지할 수 있다.
제2 뱅크(BNK2)는 제3 보호층(PAS3) 상에 배치되어 발광 영역 또는 개구 영역을 정의할 수 있다. 예를 들어, 제2 뱅크(BNK2)는 복수의 발광 영역 또는 복수의 개구 영역을 둘러쌀 수 있다. 제2 뱅크(BNK2)은 복수의 제1 전극(AE)을 서로 이격시킬 수 있고, 복수의 제2-1 전극(CE1)을 서로 이격시킬 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치에서, 복수의 발광 그룹을 나타내는 평면도이다.
도 15를 참조하면, 화소(SP)는 제1 전극(AE), 제2-1 내지 제2-6 전극(CE1~CE6), 제1 내지 제6 발광 그룹(EDG1~EDG6), 제1 접촉 전극(ATE), 제2-1 내지 제2-6 접촉 전극(CTE1~CTE6)을 포함할 수 있다. 여기에서, 복수의 발광 그룹(EDG)과, 복수의 발광 그룹(EDG)에 대응되는 복수의 제2 전극(CE) 및 복수의 제2 접촉 전극의 개수는 설계 조건에 따라 자유롭게 설계 변경될 수 있으며, 도 15의 도시에 한정되지 않는다.
제1 전극(AE)은 제1 내지 제6 발광 그룹(EDG1~EDG6)의 복수의 발광 소자(ED)에 접속될 수 있다. 제1 내지 제6 발광 그룹(EDG1~EDG6)의 복수의 발광 소자(ED)는 제1 전극(AE)을 공유할 수 있다. 제1 전극(AE)은 제1 컨택홀(CNT1)을 통해 도 5에 도시된 제4 노드(N4)에 접속될 수 있다. 제1 전극(AE)은 화소(SP)의 화소 회로로부터 소정의 전압을 인가받을 수 있고, 복수의 발광 소자(ED)는 특정 파장대의 광을 방출할 수 있다. 예를 들어, 제1 전극(AE)은 복수의 화소(SP) 마다 분리된 화소 전극일 수 있다. 복수의 화소(SP) 각각의 제1 전극(AE)은 서로 다른 신호를 인가받을 수 있고, 독립적으로 구동될 수 있다.
제1 전극(AE)은 제1 방향(X축 방향)으로 연장되는 제1 부분(AE1), 제1 부분(AE1)로부터 분지되어 제2 방향(Y축 방향)으로 연장된 제2 부분(AE2), 및 제2 부분(AE2)으로부터 제1 방향(X축 방향) 또는 제1 방향(X축 방향)의 반대 방향으로 돌출된 제3 부분(AE3)을 포함할 수 있다.
복수의 화소(SP) 각각의 제1 전극(AE)의 제1 부분(AE1)는 인접한 화소의 제1 전극(AE)의 제1 부분(AE1)와 이격될 수 있다. 제1 전극(AE)의 제1 부분(AE1)은 제1 방향(X축 방향)으로 인접한 화소의 제1 전극(AE)의 제1 부분(AE1)과 가상의 연장 선 상에 배치될 수 있다. 제1 전극(AE)의 제1 부분(AE1)은 제1 컨택홀(CNT1)을 통해 화소(SP)의 화소 회로와 전기적으로 연결될 수 있다.
제1 전극(AE)의 제2 부분(AE2)은 제1 부분(AE1)으로부터 분지되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 부분(AE2)의 일단은 제1 부분(AE1)에 연결될 수 있고, 제2 부분(AE2)의 타단은 제2-1 내지 제2-6 전극(CE1~CE6) 사이에 배치될 수 있다. 제1 전극(AE)의 제2 부분(AE2)은 제2-1 내지 제2-6 전극(CE1~CE6) 각각의 제1 부분(CE11, CE21, CE31, CE41, CE51, CE61))과 나란하게 배치될 수 있고, 서로 이격될 수 있다.
제1 전극(AE)의 제3 부분(AE3)은 제2 부분(AE2)으로부터 제1 방향(X축 방향) 또는 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있다. 예를 들어, 제1 전극(AE)의 제3 부분(AE3)은 제2 부분(AE2)의 좌측으로 돌출되어 제2-1 전극(CE1), 제2-3 전극(CE3), 또는 제2-5 전극(CE5)에 대응될 수 있다. 또한, 제1 전극(AE)의 제3 부분(AE3)은 제2 부분(AE2)의 우측으로 돌출되어 제2-2 전극(CE2), 제2-4 전극(CE4), 또는 제2-6 전극(CE6)에 대응될 수 있다. 제1 전극(AE)의 제3 부분(AE3)은 제2 컨택홀(CNT2)을 통해 보상 트랜지스터(TC)의 제1 전극에 접속될 수 있다.
제1 전극(AE)의 제3 부분(AE3)은 제2 부분(AE2)으로부터 돌출된 돌출부, 및 돌출부로부터 절곡된 절곡부를 포함할 수 있다. 제3 부분(AE3)의 돌출부는 제2 부분(AE2)으로부터 제1 방향(X축 방향) 또는 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있고, 제3 부분(AE3)의 절곡부는 돌출부로부터 절곡되어 제2 부분(AE2)과 나란하게 배치될 수 있다. 제3 부분(AE3)의 절곡부는 제2 컨택홀(CNT2)을 수용할 수 있는 면적을 가질 수 있다.
제2-1 내지 제2-6 전극(CE1~CE6) 각각은 제1 내지 제6 발광 그룹(EDG1~EDG6) 각각에 대응될 수 있다. 제2-1 내지 제2-6 전극(CE1~CE6) 각각은 제1 내지 제6 발광 그룹(EDG1~EDG6) 각각의 발광 소자(ED)에 접속될 수 있다.
제2-1 전극(CE1)의 제1 부분(CE11)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2-1 전극(CE1)의 제1 부분(CE11)은 제1 전극(AE)의 제2 부분(AE2)과 나란하게 배치될 수 있고, 제1 전극(AE)의 제2 부분(AE2)과 서로 절연될 수 있다. 예를 들어, 제2-1 전극(CE1)의 제1 부분(CE11)은 제1 전극(AE)의 제3 부분(AE3)과 동일 선 상에 배치될 수 있으나, 이에 한정되지 않는다.
제2-1 전극(CE1)의 제2 부분(CE12)은 제1 부분(CE11)으로부터 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있다. 예를 들어, 제2-1 전극(CE1)의 제2 부분(CE12)은 제1 부분(CE11)의 좌측으로 돌출될 수 있다. 제2-1 전극(CE1)의 제2 부분(CE12) 제3 컨택홀(CNT3)을 통해 보상 트랜지스터(TC)의 제2 전극에 접속될 수 있다.
제2-1 전극(CE1)의 제2 부분(CE12)은 제1 부분(CE11)으로부터 돌출된 돌출부, 및 돌출부로부터 절곡된 절곡부를 포함할 수 있다. 제2 부분(CE12)의 돌출부는 제1 부분(CE11)으로부터 제1 방향(X축 방향)의 반대 방향으로 돌출될 수 있고, 제2 부분(CE12)의 절곡부는 돌출부로부터 절곡되어 제1 부분(CE11)과 나란하게 배치될 수 있다. 제2 부분(CE12)의 절곡부는 제3 컨택홀(CNT3)을 수용할 수 있는 면적을 가질 수 있다.
제2-1, 제2-3 및 제2-5 전극(CE1, CE3, CE5)은 동일 열에 배치될 수 있다. 제2-1, 제2-3 및 제2-5 전극(CE1, CE3, CE5)은 제1 전극(AE)의 제2 부분(AE2)의 연장 방향을 따라 나열될 수 있다. 제2-1 및 제2-3 전극(CE1, CE3)은 제1 전극(AE)의 제3 부분(AE3)을 사이에 두고 서로 이격될 수 있고, 제2-3 및 제2-5 전극(CE3, CE5)은 제1 전극(AE)의 제3 부분(AE3)을 사이에 두고 서로 이격될 수 있다.
제2-2, 제2-4 및 제2-6 전극(CE2, CE4, CE6)은 동일 열에 배치될 수 있다. 제2-2, 제2-4 및 제2-6 전극(CE2, CE4, CE6)은 제1 전극(AE)의 제2 부분(AE2)을 기준으로 제2-1, 제2-3 및 제2-5 전극(CE1, CE3, CE5)과 대칭되게 배치될 수 있다.
제1 내지 제6 발광 그룹(EDG1~EDG6)의 복수의 발광 소자(ED)는 제2-1 내지 제2-6 접촉 전극(CTE1~CTE6) 각각과 제1 전극(AE)과 사이에 형성된 전기장에 의해 정렬될 수 있다. 제1 발광 그룹(EDG1)은 제1 전극(AE) 및 제2-1 전극(CE1) 사이에 정렬된 발광 소자(ED)를 포함할 수 있다. 제2 내지 제6 발광 그룹(EDG2~EDG6) 각각은 제2 내지 제6 제2 접촉 전극(CTE2~CTE6) 각각과 제1 전극(AE) 사이에 정렬된 발광 소자(ED)를 포함할 수 있다.
복수의 발광 소자(ED)는 서로 이격되게 배치될 수 있고, 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(ED)이 이격되는 간격은 특별히 제한되지 않는다. 복수의 발광 소자(ED) 중 일부의 발광 소자(ED)은 인접하게 배치될 수 있고, 다른 일부의 발광 소자(ED)은 일정 간격으로 이격될 수 있으며, 또 다른 일부의 발광 소자(ED)은 불균일한 밀집도를 가지되 특정 방향으로 정렬될 수 있다.
제1 접촉 전극(ATE)은 제1 전극(AE)의 제2 부분(AE2)의 일부를 덮을 수 있다. 제1 접촉 전극(ATE)은 제1 전극(AE)의 제2 부분(AE2)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제1 접촉 전극(ATE)은 발광 소자(ED)의 제1 반도체부(EDa)와 직접 접촉될 수 있다.
제2-1 접촉 전극(CTE1)은 제2-1 전극(CE1)의 제1 부분(CE11)의 일부를 덮을 수 있다. 제2-1 접촉 전극(CTE1)은 제2-1 전극(CE1)의 제1 부분(CE11)과 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 예를 들어, 제2-1 접촉 전극(CTE1)은 제1 발광 그룹(EDG1)의 발광 소자(ED)의 제2 반도체부(EDc)와 직접 접촉될 수 있다.
제2-2 내지 제2-6 접촉 전극(CTE2~CTE6) 각각은 제2-2 내지 제2-6 전극(CE2~CE6) 각각의 제1 부분(CE21, CE31, CE41, CE51, CE61)의 일부를 덮을 수 있다. 제2-2 내지 제2-6 접촉 전극(CTE2~CTE6) 각각은 제2-2 내지 제2-6 전극(CE2~CE6) 각각과 발광 소자(ED)의 제2 반도체부(EDc)를 접속시킬 수 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 16을 참조하면, 복수의 화소(SP) 각각은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 데이터 라인(DL), 구동 전압 라인(VDDL), 및 초기화 전압 라인(VIL)에 접속될 수 있다.
복수의 화소(SP) 각각은 복수의 스위칭 소자, 커패시터(C1), 및 복수의 발광 그룹(EDG)을 포함할 수 있다. 스위칭 소자들은 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다.
제1 트랜지스터(ST1)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 구동 전압 라인(VDDL)에 접속되며, 제2 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압(이하, "Vdata"로 표시함)에 따라 소스-드레인 간 전류(또는, 구동 전류)(Isd)를 제어할 수 있다.
복수의 발광 그룹(EDG) 각각은 복수의 발광 소자(ED)를 포함할 수 있다. 복수의 발광 소자(ED)는 구동 전류(Isd)를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류(Isd)의 크기에 비례할 수 있다. 발광 소자(ED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 복수의 발광 소자(ED)의 제1 전극은 제2 노드(N2)에 접속될 수 있다. 복수의 발광 소자(ED)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 제2 전극과 제3 트랜지스터(ST3)의 제2 전극에 접속될 수 있다.
제2 트랜지스터(ST2)는 제1 게이트 라인(GL1)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압(Vdata)을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제1 게이트 라인(GL1)에 접속되고, 제1 전극은 데이터 라인(DL)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 커패시터(C1)의 제1 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 제2 게이트 라인(GL2)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 제1 트랜지스터(ST1)의 제2 전극인 제2 노드(N2)를 접속시킬 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압(VI)을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제2 게이트 라인(GL2)에 접속되고, 제1 전극은 초기화 전압 라인(VIL)에 접속되며, 제2 전극은 제2 노드(N2)에 접속될 수 있다. 제3 트랜지스터(ST3)의 제2 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 제2 전극, 커패시터(C1)의 제2 전극, 및 복수의 발광 그룹(EDG)의 제1 전극에 접속될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 커버 윈도우
300: 표시 패널 600: 브라켓
700: 메인 회로 보드 900: 하부 커버
SP: 화소 C1: 커패시터
GL1~GL3: 제1 내지 제3 게이트 라인
ST1~ST7: 제1 내지 제7 트랜지스터
EDG: 복수의 발광 그룹 ED: 복수의 발광 소자
CP: 바이패스부 RS: 캐소드 저항 소자

Claims (20)

  1. 기판 상에 배치되어, 복수의 발광 소자 및 상기 복수의 발광 소자를 구동하는 화소 회로를 구비한 복수의 화소를 포함하고,
    상기 복수의 화소 각각의 화소 회로는,
    상기 복수의 발광 소자의 제1 전극에 구동 전류를 공급하는 제1 트랜지스터; 및
    상기 복수의 발광 소자 중 일부의 발광 소자, 및 상기 일부의 발광 소자의 제1 전극 및 제2 전극 사이에 연결되어 상기 구동 전류의 일부를 선택적으로 우회시키는 바이패스부를 구비한 복수의 발광 그룹을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 바이패스부는 상기 일부의 발광 소자의 제2 전극의 전압을 기초로 상기 구동 전류의 일부를 통과시키는 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 발광 그룹 중 일부의 발광 그룹이 전기적으로 개방되어 상기 구동 전류가 통과하지 못하는 경우, 상기 복수의 발광 그룹 중 다른 일부의 발광 그룹의 바이패스부가 상기 구동 전류의 일부를 통과시키는 표시 장치.
  4. 제1 항에 있어서,
    상기 바이패스부는,
    상기 일부의 발광 소자의 제2 전극의 전압을 기준 전압과 비교하여 출력 전압을 공급하는 증폭기; 및
    상기 일부의 발광 소자의 제1 전극과 접속되고, 상기 증폭기의 출력 전압을 기초로 상기 구동 전류의 일부를 통과시키는 보상 트랜지스터를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 증폭기는 상기 일부의 발광 소자의 제2 전극의 전압이 상기 기준 전압보다 큰 경우, 상기 보상 트랜지스터를 턴-온시킬 수 있는 게이트 온 전압을 출력하는 표시 장치.
  6. 제1 항에 있어서,
    상기 바이패스부는,
    상기 일부의 발광 소자의 제1 전극과 접속되고, 상기 일부의 발광 소자의 제2 전극의 전압을 기초로 턴-온되는 보상 트랜지스터; 및
    상기 보상 트랜지스터와 상기 일부의 발광 소자의 제2 전극 사이에 접속된 보상 다이오드를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 보상 트랜지스터는 상기 일부의 발광 소자의 제2 전극의 전압이 게이트 온 전압보다 큰 경우, 상기 구동 전류의 일부를 상기 보상 다이오드에 공급하는 표시 장치.
  8. 제1 항에 있어서,
    상기 바이패스부는 상기 일부의 발광 소자의 제1 전극과 접속되고, 상기 일부의 발광 소자의 제2 전극의 전압을 기초로 턴-온되어 상기 구동 전류의 일부를 통과시키는 보상 트랜지스터를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 바이패스부는 상기 보상 트랜지스터와 상기 일부의 발광 소자의 제2 전극 사이에 접속된 제1 도전 패턴을 더 포함하고,
    상기 보상 트랜지스터는 상기 일부의 발광 소자의 제2 전극의 전압이 게이트 온 전압보다 큰 경우, 상기 구동 전류의 일부를 상기 제1 도전 패턴에 공급하는 표시 장치.
  10. 제9 항에 있어서,
    상기 기판 상에 배치된 반도체층을 더 포함하고,
    상기 제1 트랜지스터의 반도체 영역, 상기 보상 트랜지스터의 반도체 영역, 및 상기 제1 도전 패턴은 상기 반도체층에 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 화소 각각의 화소 회로는,
    상기 발광 소자의 제1 전극과 상기 보상 트랜지스터의 제1 전극을 접속시키는 제1 연결 전극;
    상기 보상 트랜지스터의 제2 전극과 상기 제1 도전 패턴을 접속시키는 제2 연결 전극; 및
    상기 제1 도전 패턴과 상기 발광 소자의 제2 전극을 접속시키는 제3 연결 전극을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 복수의 화소 각각의 화소 회로는,
    상기 제1 내지 제3 연결 전극 중 적어도 하나와 동일 층에 배치되어 상기 제1 트랜지스터의 제2 전극에 접속되는 제1 애노드 연결 전극;
    상기 제1 애노드 연결 전극 상에 배치되어 상기 제1 애노드 연결 전극과 상기 발광 소자의 제1 전극을 접속시키는 제2 애노드 연결 전극;
    상기 반도체층에 배치되고 상기 제3 연결 전극에 접속되는 제2 도전 패턴; 및
    상기 제2 애노드 연결 전극과 동일 층에 배치되어 상기 제2 도전 패턴에 접속되는 저전위 라인을 더 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 복수의 화소 각각의 상기 화소 회로는,
    상기 제1 트랜지스터와 접속되는 상기 복수의 발광 소자의 제1 전극; 및
    상기 복수의 발광 그룹 각각에 대응되는 복수의 제2 전극을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극은,
    제1 방향으로 연장되는 제1 부분; 및
    상기 제1 부분으로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출된 제2 부분을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 제2 전극 각각은,
    상기 제1 전극의 제1 부분과 인접하게 배치된 제1 부분; 및
    상기 복수의 제2 전극 각각의 제1 부분으로부터 상기 제1 전극의 제1 부분과 반대 방향으로 돌출된 제2 부분을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 바이패스부는 상기 일부의 발광 소자의 제1 전극 및 제2 전극 사이에 접속된 보상 트랜지스터를 더 포함하고,
    상기 일부의 발광 소자의 제1 전극은 상기 제1 전극의 제2 부분에 배치된 제1 컨택홀을 통해 상기 보상 트랜지스터에 접속되며,
    상기 일부의 발광 소자의 제2 전극은 상기 제2 전극의 제2 부분에 배치된 제2 컨택홀을 통해 상기 보상 트랜지스터에 접속되는 표시 장치.
  17. 제15 항에 있어서,
    상기 복수의 화소 각각의 상기 화소 회로는,
    상기 제1 전극의 제1 부분 상에 배치되어 상기 복수의 발광 소자 각각의 제1 반도체부와 직접 접촉되는 제1 접촉 전극; 및
    상기 복수의 제2 전극 각각의 제1 부분 상에 배치되어 상기 복수의 발광 소자 각각의 제2 반도체부와 직접 접촉되는 복수의 제2 접촉 전극을 더 포함하는 표시 장치.
  18. 제13 항에 있어서,
    상기 복수의 제2 전극 각각은 대응되는 복수의 제2 도전 패턴 각각에 접속되고,
    상기 복수의 제2 도전 패턴은 하나의 저전위 라인에 접속되는 표시 장치.
  19. 제1 항에 있어서,
    상기 복수의 화소 각각의 화소 회로는,
    상기 제1 트랜지스터의 제1 전극인 제1 노드에 데이터 전압을 선택적으로 공급하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극인 제2 노드와 상기 제1 트랜지스터의 게이트 전극인 제3 노드를 선택적으로 접속시키는 제3 트랜지스터;
    초기화 전압을 상기 제3 노드에 선택적으로 공급하는 제4 트랜지스터;
    구동 전압을 상기 제1 노드에 선택적으로 공급하는 제5 트랜지스터;
    상기 제2 노드와 상기 복수의 발광 소자의 제1 전극인 제4 노드를 선택적으로 접속시키는 제6 트랜지스터; 및
    상기 초기화 전압을 상기 제4 노드에 선택적으로 공급하는 제7 트랜지스터를 더 포함하는 표시 장치.
  20. 제1 항에 있어서,
    상기 복수의 화소 각각의 화소 회로는,
    데이터 전압을 상기 제1 트랜지스터의 게이트 전극인 제1 노드에 선택적으로 공급하는 제2 트랜지스터;
    초기화 전압을 상기 발광 소자의 제1 전극인 제2 노드에 선택적으로 공급하는 제3 트랜지스터; 및
    상기 제1 노드와 제2 노드 사이에 접속된 커패시터를 더 포함하는 표시 장치.
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