KR20210086054A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

실시 예들은, 화소가 배치되고, 발광 영역 및 상기 발광 영역에 인접한 배선 영역을 포함하는 기판, 상기 배선 영역에서 상기 기판 상에 형성되는 적어도 하나의 배선, 상기 적어도 하나의 배선 상에 형성되는 복수의 절연층들, 상기 발광 영역에서 상기 복수의 절연층들 상에 형성되는 애노드 전극, 상기 애노드 전극 상에 형성되고 상기 애노드 전극을 커버하는 발광층 및 상기 발광층 상에 형성되는 캐소드 전극을 포함하되, 상기 기판 상에 형성된 적어도 하나의 배선은 상기 화소로 신호를 인가하고, 상기 복수의 절연층들은 상기 적어도 하나의 배선을 커버하고, 상기 복수의 절연층들 중 적어도 하나는, 상기 발광 영역의 적어도 일 영역 또는 전체 영역을 제외한 상기 기판의 나머지 영역에 형성되는 표시 장치 및 그의 제조 방법에 관한 것이다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
유기 발광 표시 장치를 구성하는 유기 발광 소자(이하, 발광 소자)는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 소자는 애노드 전극, 애노드 전극의 가장자리 영역을 둘러싸는 뱅크, 뱅크 내에서 애노드 전극 상에 형성되는 발광층 및 발광층과 뱅크를 커버하는 캐소드 전극이 적층된 구조를 갖는다. 이러한 발광 소자는 구동 트랜지스터에 의해 발광 소자를 흐르는 전류량이 제어되어 요구되는 휘도로 발광한다.
실시 예들은, 공정 단계를 감소시키고 제조 비용을 절감할 수 있도록 유기 발광 소자의 뱅크를 생략한 뱅크리스(bankless) 구조의 표시 장치를 제공하기 위한 것이다.
실시 예들은, 뱅크리스 구조의 표시 장치에 있어서 애노드 전극의 가장자리 영역에서의 과발광 및 광추출 효율 저하 문제를 해결하는 표시 장치를 제공하기 위한 것이다.
일 실시 예에 따른 표시 장치는, 화소가 배치되고, 발광 영역 및 상기 발광 영역에 인접한 배선 영역을 포함하는 기판, 상기 배선 영역에서 상기 기판 상에 형성되는 적어도 하나의 배선, 상기 적어도 하나의 배선 상에 형성되는 복수의 절연층들, 상기 발광 영역에서 상기 복수의 절연층들 상에 형성되는 애노드 전극, 상기 애노드 전극 상에 형성되고 상기 애노드 전극을 커버하는 발광층 및 상기 발광층 상에 형성되는 캐소드 전극을 포함하되, 상기 기판 상에 형성된 적어도 하나의 배선은 상기 화소로 신호를 인가하고, 상기 복수의 절연층들은 상기 적어도 하나의 배선을 커버하고, 상기 복수의 절연층들 중 적어도 하나는, 상기 발광 영역의 적어도 일 영역 또는 전체 영역을 제외한 상기 기판의 나머지 영역에 형성될 수 있다.
상기 복수의 절연층들은, 상기 적어도 하나의 배선을 커버하는 버퍼층, 상기 버퍼층 상에 형성되는 패시베이션층 및 상기 버퍼층 상에 형성되는 오버코트층을 포함할 수 있다.
상기 버퍼층은, 상기 발광 영역의 상기 적어도 일 영역 또는 상기 전체 영역을 제외한 상기 기판의 나머지 영역에 형성되고, 상기 패시베이션층 및 상기 오버코트층은, 상기 발광 영역 및 상기 배선 영역의 전체에 형성될 수 있다.
상기 적어도 일 영역은, 상기 발광 영역의 가장자리 영역을 포함하고, 상기 버퍼층은, 상기 발광 영역의 중심 영역 및 상기 배선 영역에 형성될 수 있다.
상기 오버코트층은, 상기 버퍼층이 형성된 영역에서 상부 표면이 높고, 상기 버퍼층이 형성되지 않은 영역에서 상부 표면이 낮은 형태를 가질 수 있다.
상기 애노드 전극은, 상기 오버코트층의 상부 표면 프로파일을 따르는 형태를 가질 수 있다.
상기 버퍼층이 상기 발광 영역의 상기 가장자리 영역을 제외하고 상기 발광 영역의 중심 영역 및 상기 배선 영역에 형성될 때, 상기 애노드 전극은 볼록하게 형성될 수 있다.
상기 버퍼층이 상기 발광 영역의 상기 전체 영역을 제외하고 상기 배선 영역에 형성될 때, 상기 애노드 전극은 오목하게 형성될 수 있다.
상기 표시 장치는, 상기 발광 영역에서 상기 패시베이션층 및 상기 오버코트층 사이에 배치되는 컬러 필터를 더 포함할 수 있다.
상기 기판은, 상기 화소를 구동하기 위한 회로 소자들이 형성되는 비발광 영역을 더 포함하고, 상기 비발광 영역에서 상기 버퍼층 상에 형성되는 액티브층,
상기 액티브층을 상에 패터닝되는 게이트 절연층 및 상기 게이트 절연층 상에 형성되는 도전층을 더 포함할 수 있다.
상기 버퍼층은, 상기 게이트 절연층의 패터닝 공정 시에 상기 적어도 일 영역 또는 상기 전체 영역을 제외한 상기 기판의 나머지 영역에 형성되도록 패터닝될 수 있다.
상기 표시 장치는, 상기 비발광 영역에서 상기 패시베이션층 상에 배치되고, 색제(colorant)를 포함하는 광 흡수층을 더 포함할 수 있다.
일 실시 예에 따른 표시 장치의 제조 방법은, 발광 영역, 비발광 영역 및 배선 영역을 포함하는 기판 상의 상기 배선 영역에 적어도 하나의 배선을 형성하는 단계, 상기 적어도 하나의 배선을 커버하는 버퍼층을 형성하는 단계, 상기 발광 영역에서 상기 버퍼층 상에 액티브층을 형성하는 단계, 상기 액티브층에 게이트 절연층을 패터닝하는 단계, 상기 게이트 절연층 상에 도전층을 형성하는 단계, 상기 기판 상에 오버코트층을 형성하는 단계, 상기 발광 영역에서 상기 오버코트층 상에 애노드 전극을 형성하는 단계, 상기 애노드 전극을 커버하는 발광층을 형성하는 단계 및 상기 발광층 상에 캐소드 전극을 형성하는 단계를 포함하되, 상기 버퍼층은, 사익 게이트 절연층을 패터닝하는 단계에 의해 상기 발광 영역의 적어도 일 영역 또는 전체 영역에서 식각될 수 있다.
상기 적어도 일 영역은, 상기 발광 영역의 가장자리 영역을 포함하고, 상기 버퍼층은, 상기 발광 영역의 중심 영역 및 상기 배선 영역에 형성될 수 있다.
상기 오버코트층은, 상기 버퍼층이 형성된 영역에서 상부 표면이 높고, 상기 버퍼층이 형성되지 않은 영역에서 상부 표면이 낮은 형태를 가질 수 있다.
상기 애노드 전극은, 상기 오버코트층의 상부 표면 프로파일을 따르는 형태를 가질 수 있다.
상기 표시 장치의 제조 방법은, 상기 도전층을 형성하는 단계 이후에, 상기 기판 상에 패시베이션층을 형성하는 단계 및 상기 발광 영역에서 상기 패시베이션층 상에 컬러 필터를 형성하는 단계를 더 포함할 수 있다.
실시 예들은 뱅크리스 구조에서 발광 소자의 가장자리 영역의 과발광 문제를 해결하여 발광 소자의 수명을 증가시키며, 광추출 효율을 향상시킨다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3a 및 도 3b는 일 실시 예에 따른 화소의 평면 레이아웃을 나타낸 도면들이다.
도 4는 일 실시 예에 따른 화소의 단면도이다.
도 5는 다른 실시 예에 따른 스토리지 커패시터의 단면도이다.
도 6은 뱅크리스 구조의 표시 장치에서 발생할 수 있는 발광 소자의 쇼트 문제를 설명하기 위한 도면이다.
도 7은 일 실시 예에 따른 제1 비아홀의 형성 방법을 설명하기 위한 도면이다.
도 8 및 도 9는 일 실시 예에 따른 표시 장치의 리페어 방법을 설명하기 위한 도면들이다.
도 10 및 도 11은 리페어 공정에서 발생할 수 있는 발광 소자의 쇼트 문제를 설명하기 위한 도면들이다.
도 12는 도 4 및 도 5에 도시된 화소의 리페어 방법을 설명하기 위한 도면이다.
도 13은 다른 실시 예에 따른 표시 장치의 리페어 방법을 설명하기 위한 도면이다.
도 14는 도 4 및 도 5에 도시된 화소의 리페어 방법을 설명하기 위한 도면이다.
도 15는 도 3a의 II-II' 선에 따른 단면도이다.
도 16은 다른 실시 예에 따른 화이트 화소의 평면 레이아웃을 나타낸 도면이다.
도 17은 도 16의 III-III' 선에 따른 단면도이다.
도 18은 도 3a의 IV-IV' 선에 따른 단면도이다.
도 19는 도 3a의 V-V' 선에 따른 단면도이다.
도 20은 도 19의 AA 영역을 확대한 일 예이다.
도 21은 도 19의 AA 영역을 확대한 다른 예이다.
도 22는 실시 예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
이하, 도면을 참조하여 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 표시 패널(50)의 화소(또는, 서브 화소, PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광 소자의 특정을 측정하기 위해 공급될 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 데이터 구동부(30)는 복수의 센싱 라인들(또는, 레퍼런스 라인들)(SL1~SLm)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다.
각각의 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 제1 게이트 라인(GL1i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극(예를 들어, 소스 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 제1 게이트 라인(GL1i)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 고전위 구동 전압(ELVDD) 사이의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극(예를 들어, 소스 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압, 즉 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1 전극(예를 들어, 소스 전극)은 j번째 센싱 라인(SLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 i번째 제2 게이트 라인(GL2i)에 전기적으로 연결된다. 센싱 트랜지스터(SST)는 i번째 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, j번째 센싱 라인(SLj)으로 인가되는 기준 전압을 발광 소자(LD)의 애노드 전극으로 전달한다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 레드, 그린 및 블루 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성될 때의 실시 예들을 설명한다.
본 발명에서 화소(PX)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PX)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 애노드 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3a 및 도 3b는 일 실시 예에 따른 화소의 평면 레이아웃을 나타낸 도면이다.
도 2, 도 3a 및 도 3b를 함께 참조하면, 표시 패널(50)은 제1 방향(예를 들어, 화소 열 방향, DR1)으로 연장되는 데이터 라인(DL)들과 제2 방향(예를 들어, 화소 행 방향, DR2)으로 연장되는 제1 및 제2 게이트 라인들(GL1, GL2)의 교차 영역에 정의된 화소 영역(PXA)들을 포함한다. 화소 영역(PXA)들에 각각의 화소(PX)가 배치된다.
각각의 화소 영역(PXA)은 화소(PX)의 발광 소자(LD)가 배치되는 발광 영역(EA)과, 발광 소자(LD)를 구동하기 위한 회로 소자들(예를 들어, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST) 및 스토리지 커패시터(Cst))이 배치되는 비발광 영역(NEA)을 포함할 수 있다. 발광 소자(LD)는 비발광 영역(NEA)에 배치되는 회로 소자들에 의해 구동되어 특정한 색상으로 발광할 수 있다.
화소 열들의 사이에는 배선 영역(WA)들이 정의될 수 있다. 각각의 배선 영역(WA)에는 제1 방향(DR1)으로 연장되는 데이터 라인(DL)과 센싱 라인(SL)이 배치된다. 데이터 라인(DL)은 데이터 구동부(30)로부터 데이터 신호를 인가받을 수 있다. 센싱 라인(SL)은 데이터 구동부(30)로부터 기준 전압을 인가받거나, 대응되는 화소(PX)로부터 출력되는 전기적 신호를 데이터 구동부(30)로 전달할 수 있다.
일 실시 예에서, 배선 영역(WA)들 중 일부에는 화소(PX)들로 고전위 구동 전압(ELVDD)을 인가하기 위한 제1 전원 라인(PL1)이 더 형성될 수 있다. 제1 전원 라인(PL1)은 데이터 라인(DL) 및 센싱 라인(SL)과 대체로 평행하게 제1 방향(DR1)으로 연장될 수 있다.
제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 제2 방향(DR2)으로 비발광 영역(NEA)을 가로질러 연장된다. 이때, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 제1 방향(DR1)을 따라 일정한 간격으로 나열될 수 있다.
데이터 라인(DL), 센싱 라인(SL), 제1 전원 라인(PL1), 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 컨택홀을 통해 회로 소자들과 전기적으로 연결된다. 구체적으로, 데이터 라인(DL)은 스위칭 트랜지스터(ST)의 일 전극(예를 들어, 소스 전극)에 전기적으로 연결되고, 센싱 라인(SL)은 센싱 트랜지스터(SST)의 일 전극(예를 들어, 소스 전극)에 전기적으로 연결될 수 있다. 제1 게이트 라인(GL1)은 스위칭 트랜지스터(ST)의 게이트 전극들에 전기적으로 연결되고, 제2 게이트 라인(GL2)은 센싱 트랜지스터(SST)의 게이트 전극에 전기적으로 연결된다.
화소(PX)는 도 2를 참조하여 설명한 바와 같이, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 액티브층(ACT)에 형성된 제1 채널(CH1)과 중첩하여 배치될 수 있다. 제1 채널(CH1)은 액티브층(ACT) 내에서 불순물이 도핑되지 않은 반도체 패턴일 수 있다. 제1 게이트 전극(GE1)은 제1 게이트 라인(GL1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 게이트 전극(GE1)은 제1 게이트 라인(GL1) 상에서 제1 채널(CH1)과 중첩되는 일 영역일 수 있다.
제1 소스 전극(SE1)은 액티브층(ACT)의 제1 채널(CH1)의 일측에 형성된 제1 소스 영역(SA1)에 연결될 수 있다. 이러한 제1 소스 전극(SE1)은 제1 컨택홀(CT1)을 통해 데이터 라인(DL)에 더 연결될 수 있다.
제1 드레인 전극(DE1)은 액티브층(ACT)의 제1 채널(CH1)의 타측에 형성된 제1 드레인 영역(DA1)에 연결될 수 있다. 이러한 제1 드레인 전극(DE1)은 제2 컨택홀(CT2)을 통해 스토리지 커패시터(Cst)의 하부 전극(BE)과 전기적으로 연결될 수 있다.
구동 트랜지스터(DT)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 액티브층(ACT)에 형성된 제2 채널(CH2)과 중첩하여 배치될 수 있다. 제2 게이트 전극(GE2)은 제3 컨택홀(CT3)을 통하여 스토리지 커패시터(Cst)의 하부 전극(BE)과 전기적으로 연결될 수 있다.
제2 소스 전극(SE2)은 액티브층(ACT)의 제2 채널(CH2)의 일측에 형성된 제2 소스 영역(SA2)에 연결될 수 있다. 이러한 제2 소스 전극(SE2)은 제4 컨택홀(CT4)을 통하여 고전위 구동 전압(ELVDD)이 인가되는 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다. 이러한 실시 예에서, 제2 소스 전극(SE2)은 실질적으로 배선 영역(WA)에 마련되는 도전 패턴으로 구성될 수 있다.
제2 드레인 전극(DE2)은 액티브층(ACT)의 제2 채널(CH2)의 타측에 형성된 제2 드레인 영역(DA2)에 연결될 수 있다. 이러한 제2 드레인 전극(DE2)은 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 전기적으로 연결될 수 있다. 예를 들어, 제2 드레인 전극(DE2)은 스토리지 커패시터(Cst)의 상부 전극(UE)과 일체로 형성되어 하나의 패턴을 구성할 수 있다. 후술되는 바와 같이, 스토리지 커패시터(Cst)의 상부 전극(UE2)이 제1 비아홀(VIA1)을 통해 발광 소자(LD)의 애노드 전극(AE)과 연결되므로, 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)은 스토리지 커패시터(Cst)의 상부 전극(UE)을 경유하여 발광 소자(LD)의 애노드 전극(AE)과 전기적으로 연결된다.
또한, 제2 드레인 전극(DE2)은 제5 컨택홀(CT5)을 통해 광 차단층(LS)과 연결될 수 있다. 이는, 후술되는 리페어 패턴(RP)을 이용하여 화소(PX) 불량을 리페어할 때, 레이저 웰딩을 통해 리페어 패턴(RP)과 광 차단층(LS)을 연결시킴으로써, 인접 화소(PX(i+1)j)의 애노드 전극(AE)과 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)이 전기적으로 연결될 수 있게 한다.
센싱 트랜지스터(SST)는 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 액티브층(ACT)에 형성된 제3 채널(CH3)과 중첩하여 배치될 수 있다. 제3 게이트 전극(GE3)은 제2 게이트 라인(GL2)에 전기적으로 연결될 수 있다. 예를 들어, 제3 게이트 전극(GE3)은 제2 게이트 라인(GL2) 상에서 제3 채널(CH3)과 중첩되는 일 영역일 수 있다.
제3 소스 전극(SE3)은 액티브층(ACT)의 제3 채널(CH3)의 일측에 형성된 제3 소스 영역(SA3)에 연결될 수 있다. 이러한 제3 소스 전극(SE3)은 제6 컨택홀(CT6)을 통해 브릿지 패턴(BRP)에 전기적으로 연결될 수 있다. 브릿지 패턴(BRP)은 제8 컨택홀(CT8)을 통해 센싱 라인(SL)에 전기적으로 연결된다. 따라서, 제3 소스 전극(SE3)은 브릿지 패턴(BRP)을 경유하여 센싱 라인(SL)과 전기적으로 연결될 수 있다.
제3 드레인 전극(DE3)은 액티브층(ACT)의 제3 채널(CH3)의 타측에 형성된 제3 드레인 영역(DA3)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 제7 컨택홀(CT7)을 통해 광 차단층(LS)과 연결될 수 있다. 본 실시 예에서, 광 차단층(LS)이 제5 컨택홀(CT5)을 통하여 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 연결되므로, 제3 드레인 전극(DE3)은 광 차단층(LS)을 경유하여 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 전기적으로 연결된다.
스토리지 커패시터(Cst)는 하부 전극(BE) 및 상부 전극(UE)을 포함할 수 있다.
하부 전극(BE)은 제2 컨택홀(CT2)을 통해 스위칭 트랜지스터(ST)의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 또한, 하부 전극(BE)은 제3 컨택홀(CT3)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)에 전기적으로 연결될 수 있다.
일 실시 예에서, 하부 전극(BE)은 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결되기 위한 연장부(EXT)를 포함할 수 있다. 연장부(EXT)의 일 영역에서 하부 전극(BE)은 제2 게이트 전극(GE2)과 중첩되며, 제3 컨택홀(CT3)을 통해 제2 게이트 전극(GE2)과 전기적으로 연결된다. 연장부(EXT)의 다른 영역은 후술되는 제2 도전층 및 발광 소자(LD)의 애노드 전극(AE)과 중첩되지 않도록 배치된다. 이는, 연장부(EXT)를 레이저 빔으로 커팅하여 제2 게이트 전극(GE2)과 애노드 전극(AE)을 전기적으로 분리하고, 화소(PX) 불량을 리페어할 때, 도전층들 사이 및/또는 발광 소자(LD)의 애노드 전극(AE)과 캐소드 전극(CE) 사이의 전기적 쇼트를 방지할 수 있게 한다.
상부 전극(UE)은 적어도 일 영역이 하부 전극(BE)을 커버하도록 형성된다. 상부 전극(UE)과 하부 전극(BE) 사이에 양 전극의 전위차에 대응하는 전하가 저장됨으로써, 상부 전극(UE)과 하부 전극(BE)이 스토리지 커패시터(Cst)로 동작할 수 있다.
상부 전극(UE)과 하부 전극(BE)이 중첩되는 면적은 스토리지 커패시터(Cst)의 용량이 결정될 수 있다. 따라서, 상부 전극(UE)과 하부 전극(BE)은 스토리지 커패시터(Cst)의 요구되는 용량을 만족시키기 위한 면적(크기)을 가질 수 있다.
일 실시 예에서, 화소(PX)가 화이트 색상의 광을 방출하는 경우, 스토리지 커패시터(Cst)의 용량보다 화소(PX)의 개구 영역을 확보하는 것이 중요할 수 있다. 이러한 실시 예에서, 화이트 색상의 광을 방출하는 화소(PX)의 상부 전극(UE)과 하부 전극(BE)의 면적은 다른 색상의 광을 방출하는 화소보다 작게 설정될 수 있다. 그에 따라, 스토리지 커패시터(Cst)와 구동 트랜지스터(DT) 사이의 개구 영역의 크기가 증가할 수 있다. 비발광 영역(NEA)의 개구 영역들로 발광 소자(LD)의 애노드 전극(AE)이 확장되는 경우, 발광 소자(LD)에서 생성된 광이 확장된 개구 영역을 통해 외부로 방출될 수 있다.
상부 전극(UE)은 제5 컨택홀(CT5)을 통해 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다. 또한, 상부 전극(UE)은 제1 비아홀(VIA1)을 통해 발광 소자(LD)의 애노드 전극(AE)과 전기적으로 연결될 수 있다.
상기와 같은 스토리지 커패시터(Cst)는 하부 전극(BE)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결된다. 구동 트랜지스터(DT)의 상부에는 후술되는 발광 소자(LD)의 캐소드 전극(CE)이 형성될 수 있다. 이때, 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 캐소드 전극(CE) 사이에 전계가 형성될 수 있으며, 이는 제2 게이트 전극(GE2)과 전기적으로 연결되는 스토리지 커패시터(Cst)의 충전율을 저하시킬 수 있다. 다시 말해, 제2 게이트 전극(GE2)을 일 전극으로 갖고 캐소드 전극(CE)을 타 전극으로 갖는 기생 커패시터가 형성될 수 있다. 본 실시 예에서와 같이, 제2 게이트 전극(GE2)이 스토리지 커패시터(Cst)의 상부 전극(UE)이 아닌 하부 전극(BE)과 전기적으로 연결되는 경우, 기생 커패시터로부터 스토리지 커패시터(Cst)로의 전기적 경로는 상대적으로 멀어지므로, 기생 커패시터의 영향이 감소할 수 있다. 또한, 스토리지 커패시터(Cst)의 하부 전극(BE)은 표시 패널(50)의 기판 상에 형성되므로, 제2 게이트 전극(GE2)과 캐소드 전극(CE) 사이의 전계 형성이 방지되어, 기생 커패시터를 제거할 수 있다.
발광 소자(LD)는 애노드 전극(AE), 캐소드 전극(CE) 및 애노드 전극(AE)과 캐소드 전극(CE) 사이에 배치되는 발광층(EML)을 포함할 수 있다. 일 실시 예에서, 애노드 전극(AE), 발광층(EML) 및 캐소드 전극(CE)은 발광 영역(EA)에서 서로 중첩되도록 배치될 수 있다.
애노드 전극(AE)은 제1 비아홀(VIA1)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 연결될 수 있다. 애노드 전극(AE) 상에는 발광층(EML) 및 캐소드 전극(CE)이 배치될 수 있다. 애노드 전극(AE)은 대체로 발광 영역(EA)에 형성된다. 다만, 애노드 전극(AE)은 스토리지 커패시터(Cst)의 상부 전극(UE)과 컨택되기 위해 적어도 일 영역이 비발광 영역(NEA)까지 연장될 수 있다.
일 실시 예에서, 화소(PX)가 화이트 색상을 표시하는 경우, 애노드 전극(AE)은 비발광 영역(NEA)으로 넓게 확장될 수 있다. 이때, 후면 발광형으로 구현되는 발광 소자(LD)로부터 생성된 광은, 비발광 영역(NEA)에 배치된 회로 소자들 사이의 개구 영역들을 통해 외부로 방출될 수 있다.
발광층(EML) 및 캐소드 전극(CE)은 발광 영역(EA)과 비발광 영역(NEA)에 넓게 형성되며, 이때 캐소드 전극(CE)은 애노드 전극(AE)을 직접 커버한다.
일 실시 예에서, 화소(PX)는 리페어 패턴(RP)을 더 포함할 수 있다. 리페어 패턴(RP)은 일 영역이 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 중첩하지 않고, 광 차단층(LS)과 중첩하도록 배치된다.
이때, 리페어 패턴(RP)은 상기 일 영역을 제외한 다른 영역에서 제2 비아홀(VIA2)을 통해 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 전기적으로 연결된다. 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 전기적으로 연결되기 위해, 리페어 패턴(RP)은 비발광 영역(NEA) 내에서 인접한 화소(PX(i+1)j)의 애노드 전극(AE)에 가깝게 배치될 수 있다.
리페어 패턴(RP)이 비발광 영역(NEA) 내에서 인접한 화소(PX(i+1)j)의 애노드 전극(AE)에 가깝게 배치되기 때문에, 리페어 패턴(RP)과 상기 일 영역에서 중첩하여 배치되는 광 차단층(LS)은 구동 트랜지스터(DT)와 중첩되는 부분으로부터 상기 일 영역까지 넓게 확장된 면적을 가질 수 있다.
상기와 같은 리페어 패턴(RP)은 대체로 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 갖는 아일랜드(island) 형태의 전극일 수 있다. 그러나 리페어 패턴(RP)의 형태는 이로써 한정되지 않으며, 광 차단층(LS) 및 애노드 전극(AE)을 포함한 다른 구성 요소들의 상대적인 배치 상태에 따라 다양하게 변형될 수 있다.
도 3a 및 도 3b에서는 화이트 화소(W)를 포함하는 WRGB 구조의 표시 장치(1)가 일 예로써 도시된다. 그러나 상기한 실시 예들은 WRGB 구조의 표시 장치(1)에만 적용되는 것은 아니다. 즉, 상기한 실시 예들 중 화이트 화소(W)와 관련 지어지지 않은 다양한 특징들은 화이트 화소(W)를 포함하지 않는 RGB 구조 또는 RGBG 구조의 표시 장치들에 적용될 수 있다. 또한, 상기한 실시 예들 중 화이트 화소(W)와 관련된 다양한 특징들은 WRGB 구조의 표시 장치(1) 뿐만 아니라 화이트 화소(W)를 포함하는 다양한 구조의 표시 장치들에 적용될 수 있다.
이하에서, 일 실시 예에 따른 화소(PX)의 적층 구조(단면 구조)를 도면을 참조하여 보다 상세히 설명한다.
도 4는 일 실시 예에 따른 화소의 단면도이다. 구체적으로, 도 4는 도 3b의 I-I' 선에 따른 단면도이다.
도 4를 도 3a 및 도 3b와 함께 참조하면, 표시 패널(50)은 기판(SUB), 회로 소자층 및 발광 소자층을 포함할 수 있다.
기판(SUB)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(SUB)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(Polyimide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN), 폴리카보네이트(polycarbonate; PC) 등의 플라스틱 재료로 형성될 수 있다. 그러나 기판(SUB)의 재질이 이로써 한정되지 않는다.
기판(SUB) 상에는 화소 영역(PXA)이 정의된다. 화소 영역(PXA)은 회로 소자층에 배치되는 적어도 하나의 회로 소자 및 발광 소자층에 배치되는 발광 소자(LD)를 포함하는 영역으로 정의될 수 있다. 이러한 적어도 하나의 회로 소자와 발광 소자(LD)는 하나의 화소(PX)를 구성할 수 있다.
회로 소자층은 기판(SUB) 상에 형성되며, 화소(PX)를 구성하는 회로 소자들(예를 들어, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST) 및 스토리지 커패시터(Cst) 등) 및 배선들을 포함할 수 있다.
먼저, 기판(SUB) 상에는 제1 도전층이 배치될 수 있다. 제1 도전층은 광 차단층(LS) 및 스토리지 커패시터(Cst)의 하부 전극(BE)을 포함할 수 있다.
광 차단층(LS)은 구동 트랜지스터(DT)의 반도체 패턴 특히, 제2 채널(CH2)과 평면 상에서 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다. 일 실시 예에서, 광 차단층(LS)은 제5 컨택홀(CT5)을 통해 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 더 연결될 수 있다. 이는, 후술되는 리페어 패턴(RP)을 이용하여 화소(PX) 불량을 리페어할 때, 레이저 용접을 통해 리페어 패턴(RP)과 광 차단층(LS)을 연결시킴으로써, 인접 화소(PX(i+1)j)의 애노드 전극(AE)과 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)이 전기적으로 연결될 수 있게 한다.
하부 전극(BE)은 제2 컨택홀(CT2)을 통해 스위칭 트랜지스터(ST)의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 또한, 하부 전극(BE)은 제3 컨택홀(CT3)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)에 전기적으로 연결될 수 있다.
일 실시 예에서, 하부 전극(BE)은 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결되기 위한 연장부(EXT)를 포함할 수 있다. 연장부(EXT)의 일 영역에서 하부 전극(BE)은 제2 게이트 전극(GE2)과 중첩되며, 제3 컨택홀(CT3)을 통해 제2 게이트 전극(GE2)과 전기적으로 연결된다. 연장부(EXT)의 다른 영역은 회로 소자들의 다른 전극들 및 발광 소자(LD)의 애노드 전극(AE)과 중첩되지 않도록 배치된다. 이는, 연장부(EXT)를 레이저로 커팅하여 제2 게이트 전극(GE2)과 애노드 전극(AE)을 전기적으로 분리하고, 화소(PX) 불량을 리페어할 때, 다른 전극들 사이 및/또는 발광 소자(LD)의 애노드 전극(AE)과 캐소드 전극(CE) 사이의 전기적 쇼트를 방지할 수 있게 한다.
배선 영역(WA)에서 제1 도전층은 데이터 라인(DL), 센싱 라인(SL) 및 제1 전원 라인(PL1)을 더 포함할 수 있다. 데이터 라인(DLj)은 제1 컨택홀(CT1)을 통해 스위칭 트랜지스터(ST)의 제1 소스 전극(SE1)에 연결된다. 센싱 라인(SL)은 브릿지 패턴(BRP)을 경유하여 센싱 트랜지스터(SST)의 제3 소스 전극(SE3)에 연결된다. 제1 전원 라인(PL1)은 제4 컨택홀(CT4)을 통해 구동 트랜지스터(DT)의 제2 소스 전극(SE2)에 연결된다.
다양한 실시 예에서, 기판(SUB) 상에는 도시되지 않은 배선 및/또는 전극들, 예를 들어 저전위 구동 전원(ELVSS)을 인가하는 제2 전원 라인(PL2) 및 보조 전극 등이 더 마련될 수 있다.
버퍼층(BUF)은 광 차단층(LS), 스토리지 커패시터(Cst)의 하부 전극(BE) 및 배선들을 커버하도록 기판(SUB) 상에 배치된다. 버퍼층(BUF)은 기판(SUB)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB)의 표면 평탄도를 향상시킬 수 있다. 버퍼층(BUF)은 산화물 및 질화물 등의 무기물, 유기물 또는 유무기 복합물을 포함할 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드로 이루어진 삼중층 이상의 구조를 가질 수 있다. 다른 실시 예에서, 버퍼층(BUF)은 생략될 수도 있다.
버퍼층(BUF) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 실리콘계 반도체 물질로는 비정질 실리콘(Amorphous Silicon) 또는 다결정 실리콘(Polycrystalline Silicon)이 이용될 수 있다. 산화물계 반도체 물질로는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO), 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO), 인듐 주석 아연 산화물(InSnZnO), 인듐 알루미늄 아연 산화물(InAlZnO), 주석 갈륨 아연 산화물(SnGaZnO), 알루미늄 갈륨 아연 산화물(AlGaZnO), 주석 알루미늄 아연 산화물(SnAlZnO), 2원계 금속 산화물인 인듐 아연 산화물(InZnO), 주석 아연 산화물(SnZnO), 알루미늄 아연 산화물(AlZnO), 아연 마그네슘 산화물(ZnMgO), 주석 마그네슘 산화물(SnMgO), 인듐 마그네슘 산화물(InMgO), 인듐 갈륨 산화물(InGaO), 인듐 산화물(InO), 주석 산화물(SnO), 아연 산화물(ZnO) 등이 이용될 수 있다.
액티브층(ACT)은 p형 또는 n형의 불순물을 포함하는 제1 내지 제3 소스 영역들(SA1~SA3) 및 제1 내지 제3 드레인 영역들(DA1~DA3), 그리고 제1 내지 제3 소스 영역들(SA1~SA3) 및 제1 내지 제3 드레인 영역들(DA1~DA3) 사이에 각각 형성된 제1 내지 제3 채널들(CH1~CH3)을 포함할 수 있다.
액티브층(ACT) 상에는 제2 도전층이 배치된다. 액티브층(ACT)과 제2 도전층 사이에는 게이트 절연층(GI)이 개재될 수 있다. 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 도전층은 게이트 전극들(GE1, GE2, GE3), 소스 전극들(SE1, SE2, SE3) 및 드레인 전극들(DE1, DE2, DE3)을 포함할 수 있다. 게이트 전극들(GE1, GE2, GE3)은 각각 액티브층(ACT)의 대응되는 채널들(CH1, CH2, CH3) 상에 중첩하여 배치될 수 있다. 게이트 전극들(GE1, GE2, GE3) 중 적어도 일부(GE1, GE3)는 해당 게이트 전극들(GE1, GE3)과 전기적으로 연결되는 배선들(GL1, GL2)과 일체로 형성되어 하나의 패턴을 구성할 수 있다.
제2 도전층은 스토리지 커패시터(Cst)의 상부 전극(UE)을 더 포함할 수 있다. 상부 전극(UE)은 적어도 일 영역이 하부 전극(BE)을 커버하도록 형성된다. 상부 전극(UE)과 하부 전극(BE) 사이에 양 전극의 전위차에 대응하는 전하가 저장됨으로써, 상부 전극(UE)과 하부 전극(BE)이 스토리지 커패시터(Cst)로 동작할 수 있다.
상부 전극(UE)은 제5 컨택홀(CT5)을 통해 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다. 또한, 상부 전극(UE)은 제1 비아홀(VIA1)을 통해 발광 소자(LD)의 애노드 전극(AE)과 전기적으로 연결될 수 있다.
상기와 같은 스토리지 커패시터(Cst)는 하부 전극(BE)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결된다. 구동 트랜지스터(DT)의 상부에는 후술되는 발광 소자(LD)의 캐소드 전극(CE)이 형성될 수 있다. 이때, 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 캐소드 전극(CE) 사이에 전계가 형성될 수 있으며, 이는 제2 게이트 전극(GE2)과 전기적으로 연결되는 스토리지 커패시터(Cst)의 충전율을 저하시킬 수 있다. 다시 말해, 제2 게이트 전극(GE2)을 일 전극으로 갖고 캐소드 전극(CE)을 타 전극으로 갖는 기생 커패시터가 형성될 수 있다. 본 실시 예에서와 같이, 제2 게이트 전극(GE2)이 스토리지 커패시터(Cst)의 상부 전극(UE)이 아닌 하부 전극(BE)과 전기적으로 연결되는 경우, 기생 커패시터로부터 스토리지 커패시터(Cst)로의 전기적 경로는 상대적으로 멀어지므로, 기생 커패시터의 영향이 감소할 수 있다. 또한, 스토리지 커패시터(Cst)의 하부 전극(BE)은 표시 패널(50)의 기판 상에 형성되므로, 제2 게이트 전극(GE2)과 캐소드 전극(CE) 사이의 전계 형성이 방지되어, 기생 커패시터를 제거할 수 있다.
제2 도전층은 브릿지 패턴(BRP)을 더 포함할 수 있다. 브릿지 패턴(BRP)은 센싱 트랜지스터(SST)의 제3 소스 전극(SE3)과 센싱 라인(SL)을 전기적으로 연결시킬 수 있다.
제2 도전층은 리페어 패턴(RP)을 더 포함할 수 있다. 리페어 패턴(RP)은 일 영역이 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 중첩하지 않고, 광 차단층(LS)과 중첩하도록 배치된다. 이때, 리페어 패턴(RP)은 상기 일 영역을 제외한 다른 영역에서 제2 비아홀(VIA2)을 통해 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 전기적으로 연결된다.
제1 및 제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성될 수 있다. 또한, 제1 및 제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 제1 및 제2 도전층은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
회로 소자층은 패시베이션층(PAS)에 의해 커버될 수 있다. 패시베이션층(PAS)은 제2 도전층 및 제2 도전층에 의해 커버되지 않은 버퍼층(BUF) 및 액티브층(ACT)의 노출된 영역들을 커버할 수 있다. 패시베이션층(PAS)은 하부의 소자들을 보호하기 위한 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 다양한 실시 예에서, 패시베이션층(PAS)은 생략될 수도 있다.
패시베이션층(PAS) 상에는 오버코트층(OC)이 형성될 수 있다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 구성될 수 있다.
일 실시 예에서, 패시베이션층(PAS)과 오버코트층(OC) 사이에는 컬러 필터(미도시)가 형성될 수 있다. 컬러 필터는 발광 영역(EA)에 형성될 수 있다. 컬러 필터는 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 파장-선택적 광학 필터로, 안료 또는 염료 등의 색제(colorant)를 포함하는 감광성 수지로 구성될 수 있다. 발광 영역(EA)에서 컬러 필터를 통과한 광은 레드, 그린, 블루 중 어느 하나의 색상을 가질 수 있다. 화소(PX)가 화이트 색상을 표시하는 경우, 해당 화소(PX)에 대하여 컬러 필터는 생략될 수 있다.
상기에서는 컬러 필터가 패시베이션층(PAS)과 오버코트층(OC) 사이에 형성되는 것으로 설명되지만, 본 실시 예는 이로써 한정되지 않는다. 즉, 발광 소자(LD)가 전면 발광형인 경우, 컬러 필터는 후술되는 발광 소자층의 상부 레이어에 형성될 수 있다.
발광 소자층은 오버코트층(OC) 상에 형성되며, 발광 소자(LD)들을 포함한다. 발광 소자(LD)는 애노드 전극(AE), 발광층(EML) 및 캐소드 전극(CE)을 포함한다.
애노드 전극(AE) 및 캐소드 전극(CE)은 중 적어도 하나는 투과형 전극이고 적어도 다른 하나는 반사형 전극일 수 있다. 예를 들어, 발광 소자(LD)가 배면 발광형인 경우, 애노드 전극(AE)은 투과형 전극이고, 캐소드 전극(CE)은 반사형 전극일 수 있다. 반대로, 발광 소자(LD)가 전면 발광형인 경우, 애노드 전극(AE)은 반사형 전극이고, 캐소드 전극(CE)은 투과형 전극일 수 있다. 다른 예에서, 발광 소자(LD)가 양면 발광형인 경우, 애노드 전극(AE) 및 캐소드 전극(CE)은 모두 투과형 전극일 수 있다. 이하에서는, 발광 소자(LD)가 배면 발광형인 경우를 예로 들어 발광 소자(LD)의 상세한 구성을 설명한다.
애노드 전극(AE)은 오버코트층(OC) 상에 형성된다. 애노드 전극(AE)은 오버코트층(OC)과 패시베이션층(PAS)을 관통하는 제1 비아홀(VIA1)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 전기적으로 연결된다. 이러한 애노드 전극(AE)은 스토리지 커패시터(Cst)를 경유하여 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)에 전기적으로 연결될 수 있다. 상기와 같이 제1 비아홀(VIA1)이 다른 전극들보다 상대적으로 면적이 넓은 스토리지 커패시터(Cst)의 상부 전극(UE)과 컨택하도록 형성되면, 제1 비아홀(VIA1) 주변의 단차에 의한 영향이 저감될 수 있다.
애노드 전극(AE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 도전 물질로 구성될 수 있다. 애노드 전극(AE)이 반사형 전극일 때, 애노드 전극(AE)은 반사층을 포함할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있다. 일 실시 예에서, 반사층은 APC(은/팔라듐/구리 합금)로 구성될 수 있다.
애노드 전극(AE) 상에는 발광층(EML)이 형성된다. 본 실시 예들에서, 표시 장치(1)는 뱅크리스 형태를 갖는다. 이러한 실시 예에서, 발광층(EML)은 애노드 전극(AE)을 직접 커버하도록 형성된다. 발광층(EML)은 발광 영역(EA)과 비발광 영역(NEA)에 넓게 형성될 수 있다.
발광층(EML)은 광 생성층을 포함하는 다층 박막 구조를 가질 수 있다. 여기서, 광 생성층에서 생성되는 광의 색상은 화이트, 레드, 블루, 그린 등일 수 있으나, 이로써 한정되지 않는다.
광 생성층은 예를 들어, 정공 수송층(Hole Transport Layer; HTL), 유기 발광층, 및 전자 수송층(Electron Transport Layer; ETL)을 포함할 수 있다. 정공 수송층은 애노드 전극(AE)으로부터 주입된 정공을 유기 발광층으로 원활하게 전달하는 역할을 한다. 유기 발광층은 인광 또는 형광 물질을 포함하는 유기 물질로 형성될 수 있다. 전자 수송층은 캐소드 전극(CE)으로부터 주입된 전자를 유기 발광층으로 원활하게 전달하는 역할을 한다. 발광층(EML)은 정공 수송층, 유기발광층, 전자 수송층 이외에, 정공 주입층(Hole Injection Layer; HIL), 정공 저지층(Hole Blocking Layer; HBL), 전자 주입층(Electron Injection Layer; EIL) 및 전자 저지층(Electron Blocking Layer; EBL)을 더 포함할 수 있다.
발광층(EML)은 2 스택(stack) 이상의 탠덤 구조(tandem structure)로 형성될 수 있다. 이 경우, 스택들 각각이 정공 수송층, 유기 발광층, 전자 수송층을 포함할 수 있다. 발광층(EML)이 2 스택 이상의 탠덤 구조로 형성되는 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다. 전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공 수송 능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
캐소드 전극(CE)은 발광층(EML) 상에 형성된다. 캐소드 전극(CE)은 발광 영역(EA)과 비발광 영역(NEA)에 넓게 형성될 수 있다.
캐소드 전극(CE)은 광을 투과시킬 수 있는 투명한 금속 물질(Transparent Conductive Material; TCO) 또는 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금과 같은 반투과 금속 물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(CE)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
도 3a, 도 3b 및 도 4를 함께 참조하면, 본 실시 예에서, 애노드 전극(AE)은 회로 소자와 컨택하기 위해 적어도 일 영역이 비발광 영역(NEA)까지 연장된다. 발광층(EML)과 캐소드 전극(CE)이 애노드 전극(AE)의 전 면적 상에 적층되기 때문에, 비발광 영역(NEA)에서 원치않는 발광이 발생할 수 있다(빛샘 현상). 비발광 영역(NEA)에서 발광 소자(LD)로부터 생성된 광이 외부로 방출되는 것을 방지하기 위해, 본 실시 예에서는 패시베이션층(PAS)과 오버코트층(OC) 사이에서 비발광 영역(NEA)에 형성된 광 흡수층(LA)을 더 포함한다.
광 흡수층(LA)은 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 안료 또는 염료 등의 색제(colorant)를 포함할 수 있다. 이러한 광 흡수층(LA)은 발광 소자(LD)에서 생성되는 광을 흡수하기 위하여, 적어도 둘 이상의 안료층이 적층된 구조를 가질 수 있다. 예를 들어, 광 흡수층(LA)은 제1 색상의 안료를 포함하는 제1 흡수층 및 제1 색상과 상이한 제2 색상의 안료를 포함하는 제2 흡수층을 포함할 수 있다. 일 실시 예에서, 제1 색상은 레드 색상이고, 제2 색상은 블루 색상일 수 있으나 이로써 한정되지 않는다. 이와 같이 상이한 색상의 안료를 포함하는 흡수층들이 중첩되면, 반사 시감 효과(예를 들어, 블랙 색상 시감 효과)에 의해 빛샘 현상의 차단이 효과적으로 이루어질 수 있다.
상기와 같은 광 흡수층(LA)은 컬러 필터와 동일할 물질로 구성되며, 컬러 필터와 동일한 공정에 의해 형성될 수 있다. 즉, 동일 색상의 안료를 포함하는 컬러 필터와 광 흡수층(LA)은 한 번의 마스킹 공정을 통해 함께 형성될 수 있다. 예를 들어, 제1 색상의 안료를 포함하는 컬러 필터가 형성될 때, 광 흡수층(LA)의 제1 흡수층이 함께 형성되고, 제2 색상의 안료를 포함하는 컬러 필터가 형성될 때, 광 흡수층(LA)의 제2 흡수층이 함께 형성될 수 있다. 따라서, 본 실시 예는, 광 흡수층(LA)을 생성하기 위한 별도의 추가적인 공정을 요구하지 않으면서, 뱅크리스 구조에서 빛샘 현상을 방지할 수 있게 한다.
광 흡수층(LA)은 비발광 영역(NEA)의 전 영역에 형성될 수 있다. 그러나 본 실시 예는 이로써 한정되지 않으며, 구현하기에 따라 광 흡수층(LA)은 비발광 영역(NEA) 내에서 애노드 전극(AE) 상에 형성될 수도 있다. 일 실시 예에서, 화소(PX)가 화이트 색상을 표시하는 경우, 해당 화소(PX)에는 광 흡수층(LA)이 형성되지 않을 수 있다.
광 흡수층(LA)은 비발광 영역(NEA)의 전 영역에 형성될 때, 제1 비아홀(VIA1) 및 제2 비아홀(VIA2)은 광 흡수층(LA)을 관통하도록 형성될 수 있다. 또는, 광 흡수층(LA)은 제1 비아홀(VIA1) 및 제2 비아홀(VIA2) 주변에서 형성되지 않도록 구성될 수 있다.
도 5는 다른 실시 예에 따른 스토리지 커패시터의 단면도이다.
도 3a, 도 3b 및 도 4를 참조하여 설명한 바와 같이, 일 실시 예에서 스토리지 커패시터(Cst)는 제1 도전층에 형성되는 하부 전극(BE)과 제2 도전층에 형성되는 상부 전극(UE)으로 구성될 수 있다. 하부 전극(BE)과 상부 전극(UE)의 사이에는, 버퍼층(BUF)과 게이트 절연층(GI)이 개재된다.
하부 전극(BE)과 상부 전극(UE) 사이에 두 개의 절연층들이 개재될 때, 전극들(BE, UE) 사이의 거리가 상대적으로 멀어지므로, 스토리지 커패시터(Cst)의 용량이 감소될 수 있다. 요구되는 용량의 확보를 위해서 하부 전극(BE)과 상부 전극(UE)의 면적을 증가시켜야 한다. 그러나 스토리지 커패시터(Cst)의 면적이 커지면 화소(PX)의 크기가 증가하여 고해상도 표시 장치의 구현이 어렵고, 화이트 색상을 표시하는 화소(PX)의 경우, 개구율을 확보하기 어렵게 된다.
이러한 문제를 해결하기 위해, 일 실시 예에서, 스토리지 커패시터(Cst)의 상부 전극(UE)은 액티브층(ACT)과 제2 도전층(TGA)이 중첩된 다중층 구조를 가질 수 있다. 이때, 하부 전극(BE)과 상부 전극(UE) 사이에는 버퍼층(BUF)이 개재된다.
도 4의 실시 예와 비교하면, 도 5에 도시된 실시 예에서, 스토리지 커패시터(Cst)의 하부 전극(BE)과 상부 전극(UE) 사이에는 하나의 절연층만이 개재되므로, 전극들 사이의 거리가 상대적으로 감소하여, 스토리지 커패시터(Cst)의 용량이 향상될 수 있다. 이는, 스토리지 커패시터(Cst)의 면적 증가를 방지하고, 결과적으로 화소(PX)의 크기를 감소시키고 화이트 화소의 개구율을 확보할 수 있게 한다.
도 6은 뱅크리스 구조의 표시 장치에서 발생할 수 있는 발광 소자의 쇼트 문제를 설명하기 위한 도면이다. 도 7은 일 실시 예에 따른 제1 비아홀의 형성 방법을 설명하기 위한 도면이다.
상술한 바와 같이, 발광 소자(LD)의 애노드 전극(AE)은 오버코트층(OC) 및 패시베이션층(PAS)을 관통하는 제1 비아홀(VIA1)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 연결될 수 있다. 제1 비아홀(VIA1)은 포토 레지스트(photo regist; PR) 공정 및 습식 식각(wet etch) 공정을 통해 형성될 수 있다.
구체적으로, 도 6의 (a)에 도시된 것과 같이 패시베이션층(PAS) 상에 마스크를 이용하여 오버코트층(OC)을 노광 및 현상할 수 있다(포토 리소그래피). 이때, 마스크는 제1 비아홀(VIA1)에 대응하는 영역에 오버코트층(OC)이 형성되지 않도록 패터닝될 수 있다. 오버코트층(OC)이 형성되지 않은, 노출된 패시베이션층(PAS) 상에서 오버코트층(OC)의 잔막이 제거될 수 있다.
이후에, 노출된 패시베이션층(PAS)에 패시베이션홀을 형성할 수 있다. 구체적으로, 도 6의 (b)에 도시된 것과 같이 제1 비아홀(VIA1)에 대응하는 개구를 갖는 마스크를 적용한 상태에서 패시베이션층(PAS)을 선택적으로 식각할 수 있는 선택적 식각액(etchant)을 적용하여, 패시베이션홀을 형성할 수 있다.
이후에, 도 6의 (c)에 도시된 것과 같이 오버코트층(OC)을 에싱하여, 패시베이션홀 주변의 오버코트층(OC)을 제거한다. 오버코트층(OC)이 제거됨에 따라 패시베이션홀이 외부로 완전히 노출되고, 오버코트층(OC)과 패시베이션층(PAS)을 관통하는 제1 비아홀(VIA1)이 형성될 수 있다.
뱅크리스 구조의 표시 장치(1)에서, 오버코트층(OC)은 뱅크를 구비하는 구조보다 두껍게 형성된다. 예를 들어, 오버코트층(OC)은 약 4.5㎛의 두께를 가질 수 있다. 오버코트층(OC)의 두께가 두꺼워지면, 에싱에 의한 오버코트층(OC)의 제거 속도가 감소하여, 패시베이션홀의 가장자리에서 인접한 영역에 오버코트층(OC)이 잔존한다. 또한, 오버코트층(OC)의 에싱 시에 측면이 과하게 식각되어 언더컷(undercut)이 형성될 수 있다. 패시베이션홀 주변에서의 오버코트층(OC)의 잔존과 언더컷에 의해, 제1 비아홀(VIA1)의 측벽에서 오버코트층(OC)과 패시베이션층(PAS) 사이의 갭(GAP)이 형성될 수 있다.
제1 비아홀(VIA1)이 형성된 이후에, 오버코트층(OC) 상에 애노드 전극(AE), 발광층(EML) 및 캐소드 전극(CE)이 순차적으로 적층될 수 있다. 이때, 애노드 전극(AE), 발광층(EML) 및 캐소드 전극(CE)은 제1 비아홀(VIA1)의 내부에 적층될 수 있으며, 제1 비아홀(VIA1)의 측벽에 형성된 갭 내부를 채울 수 있다.
스텝 커버리지(step coverage) 특성이 상대적으로 좋은 애노드 전극(AE)과 캐소드 전극(CE)은 오버코트층(OC)의 언더컷에 의해 단절되지 않고 갭 주변에서 연속적으로 형성될 수 있다. 그러나 스텝 커버리지 특성이 상대적으로 좋지 않은 발광층(EML)은 언더컷에 의해 갭 주변에서 단절될 수 있다. 발광층(EML)이 단절됨에 따라, 갭 내부에서 애노드 전극(AE)과 캐소드 전극(CE)이 도 6의 (d)에 도시된 것처럼 전기적으로 쇼트될 수 있다.
이와 같은 발광 소자(LD)의 쇼트 불량을 방지하기 위해, 일 실시 예에서, 제1 비아홀(VIA1)은 광 흡수층(LA)을 관통하도록 형성될 수 있다. 즉, 제1 비아홀(VIA1)의 가장자리를 따라 광 흡수층(LA)이 형성될 수 있다.
광 흡수층(LA)은 재료 특성에 의해 에싱 시에 과식각되지 않아 언더컷이 형성되지 않으며, 에싱된 단면이 정테이퍼 형상을 갖는다. 따라서, 패시베이션층(PAS), 광 흡수층(LA) 및 오버코트층(OC)의 레이어들 사이에 갭이 형성되지 않고, 에싱된 단면에서 발광층(EML) 및 캐소드 전극(CE)이 연속적으로 형성될 수 있다.
일 실시 예에서, 제1 비아홀(VIA1)의 가장자리를 둘러싸는 영역에서 광 흡수층(LA)은 도 7에 도시된 것과 같이 블루 색상의 안료를 포함하는 단일 흡수층으로 구성될 수 있다. 블루 색상의 안료는 에싱에 의한 정테이퍼 단면 형성 능력이 상대적으로 뛰어나다. 따라서, 제1 비아홀(VIA1) 주변에 블루 색상의 안료를 포함하는 단일 흡수층을 형성하여, 발광 소자(LD)의 애노드 전극(AE)과 캐소드 전극(CE) 강 쇼트 문제를 방지할 수 있다.
도 4의 실시 예를 참조하면, 광 흡수층(LA)은 제1 비아홀(VIA1)의 가장자리를 둘러싸는 일 영역에서 블루 색상의 안료를 포함하는 단일 흡수층으로 구성되고, 나머지 영역에서 레드 색상의 안료를 포함하는 제1 흡수층 및 블루 색상의 안료를 포함하는 제2 흡수층을 포함하는 다중층으로 구성될 수 있다.
도 8 및 도 9는 일 실시 예에 따른 표시 장치의 리페어 방법을 설명하기 위한 도면들이다. 도 10 및 도 11은 리페어 공정에서 발생할 수 있는 발광 소자의 쇼트 문제를 설명하기 위한 도면들이다. 도 12는 도 4 및 도 5에 도시된 화소의 리페어 방법을 설명하기 위한 도면이다.
도 8 및 도 9에서는 제1 방향(DR1)으로 인접하게 배치된 2개의 화소들(PXij, PX(i+1)j)을 도시한다. 화소들(PXij, PX(i+1)j)은 j번째 화소열에 배치되어, j번째 데이터 라인(DLj)에 공통으로 연결된다. 또한, 화소들(PXij, PX(i+1)j) 중 제1 화소(PXij)는 i번째 화소행에 배치되어 i번째 게이트 라인들(GL1i, GL2i)에 연결되고, 제2 화소(PX(i+1)j)는 i+1번째 화소행에 배치되어 i+1번째 게이트 라인들(GL1(i+1), GL2(i+1))에 연결된다.
도 8 및 도 9를 참조하면, 표시 패널(50)은 제1 방향(DR1)으로 연장되는 데이터 라인(DLj)들과 제2 방향(DR2)으로 연장되는 게이트 라인들(GL1i, GL1(i+1), GL2i, GL2(i+1))의 교차 영역에 정의된 복수 개의 화소 영역(PXA)들을 포함한다. 화소 영역(PXA)들에 화소들(PXij, PX(i+1)j)이 배치된다.
화소 영역(PXA)들은 화소들(PXij, PX(i+1)j)의 발광 소자(LD)들이 배치되는 발광 영역(EA)들과, 발광 소자(LD)들을 구동하기 위한 회로 소자들(예를 들어, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST) 및 스토리지 커패시터(Cst))를 포함하는 비발광 영역(NEA)들을 포함할 수 있다. 발광 소자(LD)들은 비발광 영역(NEA)에 배치되는 회로 소자들에 의해 구동되어 특정한 색상으로 발광할 수 있다.
제2 방향(DR2)으로 인접한 화소 영역(PXA)들 사이에는 배선 영역(WA)들이 정의될 수 있다. 배선 영역(WA)에는 제1 방향(DR1)으로 연장되는 데이터 라인(DLj)들과 센싱 라인(SLj)들이 배치된다. 제1 게이트 라인들(GL1i, GL1(i+1))과 제2 게이트 라인들(GL2i, GL2(i+1))은 제2 방향(DR2)으로 비발광 영역(NEA)을 가로질러 연장된다.
데이터 라인(DLj)들, 센싱 라인(SLj)들, 제1 게이트 라인들(GL1i, GL1(i+1)) 및 제2 게이트 라인들(GL2i, GL2(i+1))은 컨택홀을 통해 회로 소자들과 전기적으로 연결된다. 구체적으로, 데이터 라인(DLj)들은 스위칭 트랜지스터(ST)들의 일 전극(예를 들어, 소스 전극)들에 전기적으로 연결되고, 센싱 라인(SLj)들은 센싱 트랜지스터(SST)들의 일 전극(예를 들어, 소스 전극)들에 전기적으로 연결될 수 있다. 제1 게이트 라인들(GL1i, GL1(i+1))은 스위칭 트랜지스터(ST)들의 게이트 전극들에 전기적으로 연결되고, 제2 게이트 라인들(GL2i, GL2(i+1))은 센싱 트랜지스터(SST)들의 게이트 전극들에 전기적으로 연결된다.
다양한 실시 예에서, 구동 라인들 중 적어도 일부가 절단됨에 따라 대응되는 화소(PXij, PX(i+1)j)에 암점 등의 불량이 발생할 수 있다. 예를 들어, 도 9에 도시된 것과 같이, 제1 화소(PXij)의 스위칭 트랜지스터(ST)와 j번째 데이터 라인(DLj) 사이, 제1 화소(PXij)의 센싱 트랜지스터(SST)와 j번째 센싱 라인(SLj) 사이 및/또는 제1 화소(PXij)의 구동 트랜지스터(DT)와 고전위 구동 전압(ELVDD)을 공급하는 제1 전원 라인(PL1) 사이가 절단될 수 있다. 그러면, 제1 화소(PXij)에 올바른 구동 전류가 인가되지 못하고, 제1 화소(PXij)의 발광 소자(LD)가 광을 방출하지 못하여 암점으로 시인될 수 있다.
불량 화소(PXij)를 리페어하기 위하여, 도 9에 도시된 바와 같이, 제1 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)과 제1 화소(PXij)에 인접한 제2 화소(PX(i+1)j)의 발광 소자(LD)의 애노드 전극(AE)을 전기적으로 연결할 수 있다. 그러면, 제2 화소(PX(i+1)j)의 구동 전류가 제1 화소(PXij)의 발광 소자(LD)에 인가된다. 그에 따라, 제1 화소(PXij)는 제2 화소(PX(i+1)j)와 동일한 데이터 신호에 대응하여 발광할 수 있고, 암점 불량이 해소될 수 있다.
리페어 공정은 레이저 웰딩을 통해 수행될 수 있다. 구체적으로, 리페어 공정은 제1 화소(PXij)의 비발광 영역(NEA)에 마련되는 임의의 리페어 패턴에 레이저 빔을 조사하여, 리페어 패턴(RP)과 제2 화소(PX(i+1)j)의 애노드 전극(AE) 사이에 개재된 절연막을 제거하고, 리페어 패턴과 제2 화소(PX(i+1)j)의 애노드 전극(AE) 사이의 전기적 연결을 형성함으로써 수행될 수 있다.
도 5를 참조하여 설명한 바와 같이, 화소들(PXij, PX(i+1)j)은 기판(SUB), 기판(SUB) 상에 순서대로 적층되는 형성되는 버퍼층(BUF) 및 게이트 절연층(GI), 제2 도전층(TGA) 및 패시베이션층(PAS)을 포함한다. 패시베이션층(PAS) 상에는 발광 소자(LD)의 애노드 전극(AE), 발광층(EML) 및 캐소드 전극(CE)이 적층된다. 뱅크가 구비되는 표시 장치(1)의 경우 화소들(PXij, PX(i+1)j)의 비발광 영역(NEA)에서, 애노드 전극(AE)과 발광층(EML) 사이에는 발광 영역(EA)들을 정의하기 위한 뱅크층(BNK)이 형성될 수 있다.
도 10에 도시된 것과 같이, 비발광 영역(NEA)에 뱅크층(BNK)이 형성되는 경우, 비발광 영역(NEA)에 조사되는 레이저 빔은 뱅크층(BNK)에 의해 차단되어 상부 레이어에 배치된 발광 소자(LD)를 손상시키지 않는다. 그러나, 도 11에 도시된 것과 같이 뱅크층(BNK)이 형성되지 않는 뱅크리스(bankless) 구조에서는, 레이저 빔에 의해 발광 소자(LD)의 일부 레이어가 손상되어 애노드 전극(AE)과 캐소드 전극(CE) 간 전기적 쇼트가 유발될 수 있다.
이러한 문제를 해결하기 위해, 도 5에 도시된 실시 예에서, 리페어 패턴(RP)은 일 영역이 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 중첩하지 않고, 광 차단층(LS)과 중첩하도록 배치된다. 상기 영역의 상하부에는 광 차단층(LS)을 제외한 다른 전극층이 배치되지 않을 수 있다. 리페어 패턴(RP)은 상기 일 영역을 제외한 다른 영역에서 제2 비아홀(VIA2)을 통해 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 전기적으로 연결된다.
도 12를 참조하면, 레이저 웰딩은 광 차단층(LS)과 리페어 패턴(RP)이 중첩되는 상기 영역에 대하여 수행된다. 레이저 빔이 제2 화소(PX(i+1)j)의 애노드 전극(AE)과 중첩하지 않은 영역에 조사되기 때문에, 레이저 빔에 의해 애노드 전극(AE)과 캐소드 전극(CE) 사이의 전기적 쇼트가 방지될 수 있다.
레이저 웰딩에 의해 광 차단층(LS)과 리페어 패턴(RP) 사이의 절연층들이 제거되고, 광 차단층(LS)과 리페어 패턴(RP) 사이의 전기적 연결이 형성될 수 있다. 광 차단층(LS)은 제1 화소(PXij)의 구동 트랜지스터(DT)의 제2 드레인 전극(DE2) 및 스토리지 커패시터(Cst)의 상부 전극(UE)을 경유하여 발광 소자(LD)의 애노드 전극(AE)과 연결된다. 리페어 패턴(RP)은 제2 비아홀(VIA2)을 통해 제2 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)과 연결된다. 따라서, 레이저 웰딩에 의해 광 차단층(LS)과 리페어 패턴(RP)이 전기적으로 연결될 때, 제1 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)과 제2 화소(PX(i+1)j)의 발광 소자(LD)의 애노드 전극(AE)이 연결될 수 있다. 그러면, 제2 화소(PX(i+1)j)의 발광 소자(LD)의 애노드 전극(AE)으로 구동 전류가 인가될 때, 동일한 구동 전류가 제1 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)에도 인가되고, 제1 화소(PXij)는 제2 화소(PX(i+1)j)와 동일한 휘도로 발광할 수 있다.
도 13은 다른 실시 예에 따른 표시 장치의 리페어 방법을 설명하기 위한 도면이다. 도 14는 도 4 및 도 5에 도시된 화소의 리페어 방법을 설명하기 위한 도면이다.
도 13에서는 제1 방향(DR1)으로 인접하게 배치된 2개의 화소들(PX(i-1)j, PXij)을 도시한다. 화소들(PX(i-1)j, PXij)은 j번째 화소열에 배치되어, j번째 데이터 라인(DLj)에 공통으로 연결된다. 또한, 화소들(PX(i-1)j, PXij) 중 제1 화소(PX(i-1)j)는 i-1번째 화소행에 배치되어 i-1번째 제1 게이트 라인(GL1(i-1))에 연결되고, 제2 화소(PXij)는 i번째 화소행에 배치되어 i번째 제1 게이트 라인(GL1i)에 연결된다.
일 실시 예에서, 제2 화소(PXij)의 발광 소자(LD)를 구동하기 위한 구동 회로에서 불량이 발생하여 발광 소자(LD)가 올바르게 발광하지 못할 수 있다. 불량 화소, 예를 들어 제2 화소(PXij)를 리페어하기 위하여, 도 13에 도시된 바와 같이, 제2 화소(PXij)의 발광 소자(LD)를 구동 회로와 분리할 수 있다. 이후에, 제2 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)을 인접한 다른 화소, 예를 들어 제1 화소(PX(i-1)j)의 발광 소자(LD)의 애노드 전극(AE)과 전기적으로 연결할 수 있다. 그러면, 제1 화소(PX(i-1)j)의 구동 전류가 제2 화소(PXij)의 발광 소자(LD)에 인가된다. 그에 따라, 제2 화소(PXij)는 제1 화소(PX(i-1)j)와 동일한 데이터 신호에 대응하여 발광할 수 있고, 화소 불량이 해소될 수 있다.
리페어 공정은 레이저 커팅과 레이저 웰딩을 통해 수행될 수 있다. 구체적으로, 제2 화소(PXij)의 비발광 영역(NEA)에서 발광 소자(LD)의 애노드 전극(AE)에 레이저 빔이 조사되면, 애노드 전극(AE)과 구동 회로 사이가 단선될 수 있다. 이후에, 레이저 웰딩을 통해 제1 화소(PX(i-1)j)의 발광 소자(LD)의 애노드 전극(AE)과 제2 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)을 전기적으로 연결할 수 있다.
도 10 및 도 11을 참조하여 설명한 것처럼, 뱅크리스 구조에서 레이저 커팅시에 애노드 전극(AE)과 캐소드 전극(CE) 간 전기적 쇼트가 유발될 수 있다. 이러한 문제를 해결하기 위해, 도 5에 도시된 실시 예에서, 스토리지 커패시터(Cst)의 하부 전극(BE)은 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결되기 위한 연장부(EXT)를 포함할 수 있다. 연장부(EXT) 상에서 하부 전극(BE)은 제2 게이트 전극(GE2)과 중첩되며, 제3 컨택홀(CT3)을 통해 제2 게이트 전극(GE2)과 전기적으로 연결된다. 연장부(EXT)의 적어도 일 영역은 회로 소자들의 다른 전극들 및 발광 소자(LD)의 애노드 전극(AE)과 중첩되지 않도록 배치된다.
도 14를 참조하면, 레이저 커팅은 상기의 연장부(EXT)에 대하여 수행된다. 레이저 빔이 제2 화소(PXij)의 애노드 전극(AE)과 중첩하지 않은 영역에 조사되기 때문에, 레이저 빔에 의해 애노드 전극(AE)과 캐소드 전극(CE) 사이의 전기적 쇼트가 방지될 수 있다.
레이저 커팅에 의해 연장부(EXT)가 절단되면, 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 스토리지 커패시터(Cst)의 하부 전극(BE)이 전기적으로 분리된다. 제2 드레인 전극(DE2)은 하부 전극(BE)의 연장부(EXT)를 경유하여 발광 소자(LD)의 애노드 전극(AE)과 연결되므로, 연장부(EXT)의 절단에 의해 구동 트랜지스터(DT)와 발광 소자(LD)가 전기적으로 분리될 수 있다.
레이저 커팅 이후에, 레이저 웰딩을 통해 제2 화소(PXij)의 발광 소자(LD)의 애노드 전극(AE)은 제1 화소(PX(i-1))의 발광 소자(LD)의 애노드 전극(AE)이 전기적으로 연결될 수 있다. 레이저 웰딩을 이용한 리페어 방법은 도 12를 참조하여 설명한 것과 동일하므로, 상세한 설명을 생략한다.
도 15는 도 3a의 II-II' 선에 따른 단면도이다.
도 3a, 도 3b 및 도 4를 참조하면, 화소가 요구되는 색상을 표시하기 위해서는, 발광 소자(LD)에서 생성되는 광이 컬러 필터를 경유하여 표시 패널(50) 외부로 방출되어야 한다. 화소가 뱅크리스 구조로 구성되는 경우, 발광 영역(EA)의 둘레가 차광되지 않기 때문에, 발광 소자(LD)에서 방출되는 광이 발광 영역(EA)의 주변으로 방사되어 컬러 필터를 경유하지 않고 표시 패널(50)의 외부로 방출될 수 있다. 그에 따라, 빛샘 및 색 빠짐 현상이 발생할 수 있다.
화이트 색상을 표시하는 화이트 화소의 경우에는 컬러 필터가 별도로 마련되지 않으며, 발광 소자(LD)에서 생성되는 광이 컬러 필터를 경유하지 않고 표시 패널(50) 외부로 방출되도록 구성된다. 따라서, 화이트 화소의 경우에는 빛샘 및 색 빠짐 현상이 문제되지 않을 수 있다.
레드, 블루 및 그린 색상을 표시하는 화소에서의 빛샘 및 색 빠짐 현상을 개선하기 위해, 일 실시 예에서 화소는 도 15에 도시된 것과 같은 구조를 가질 수 있다.
구체적으로, 도 15를 참조하면, 화이트 화소(W)의 발광 영역(EA)은 도 4와 비교하여 오버코트층(OC)이 제거된 형태를 갖는다. 예를 들어, 오버코트층(OC)은 하프톤 마스크를 적용한 포토리소그래피 공정을 통해, 화이트 화소(W)의 발광 영역(EA)을 제외한 영역에서 형성될 수 있다. 그에 따라, 화이트 화소(W)의 발광 영역(EA)의 가장자리에서 오버코트층(OC)은 단차를 갖는다.
오버코트층(OC)이 형성된 이후에, 발광 영역(EA)에서 각 화소들의 애노드 전극(AE)이 패터닝될 수 있다. 레드 화소(R)에는 오버코트층(OC) 상에 애노드 전극(AE)이 형성된다. 화이트 화소(W)에는 오버코트층(OC)이 형성되지 않으므로, 하부 레이어인 버퍼층(BUF) 상에 애노드 전극(AE)이 형성될 수 있다. 도시된 실시 예에서는, 화이트 화소(W)에서 애노드 전극(AE)이 버퍼층(BUF) 상에 형성되지만, 본 실시 예는 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 화이트 화소(W)의 발광 영역(EA)에 패시베이션층(PAS)이 형성될 수 있고, 이때 애노드 전극(AE)은 패시베이션층(PAS) 상에 형성될 수 있다. 즉, 오버코트층(OC)을 제외하면, 발광 영역(EA)의 노출된 하부 레이어 상에 애노드 전극(AE)이 형성될 수 있다.
이후에, 발광층(EML)과 캐소드 전극(CE)이 형성될 수 있다. 오버코트층(OC)에 형성된 단차를 따라, 발광층(EML) 및 캐소드 전극(CE)도 화이트 화소(W)의 발광 영역(EA)의 가장자리에서 단차를 갖는다. 단차가 형성된 영역에서, 발광층(EML) 및 캐소드 전극(CE)은 오버코트층(OC)의 노출된 측면을 커버함에 따라 단차 주변에서 굴곡을 갖는다. 여기서 굴곡은 적어도 하나의 각진 형태 또는 적어도 하나의 곡면 형태를 포함할 수 있다.
레드 화소(R)의 발광 소자(LD)에서 광이 방출될 때, 컬러 필터(CF)가 형성되지 않은 비발광 영역(NEA)으로 방사되는 광은, 인접한 화이트 화소(W)의 방향으로 진행할 수 있다. 이러한 광은 캐소드 전극(CE)의 굴곡에 의해 반사되어 표시 패널(50)의 하부 방향으로 진행 방향이 제어될 수 있다. 반사된 광은 화이트 화소(W)의 발광 영역(EA)의 가장자리를 따라 배치된 데이터 라인(DL)에 의해 표시 패널(50)의 외부로 방출되는 것이 차단될 수 있다.
상기와 같이, 일 실시 예에 따른 표시 패널(50)은 화이트 화소(W)의 오버코트층(OC) 삭제를 통해 인접한 다른 화소의 둘레에 캐소드 전극(CE)의 단차를 형성한다. 그러면, 발광 소자(LD)로부터 컬러 필터(CF)가 형성되지 않은 비발광 영역(NEA)으로 방사되는 광이 캐소드 전극(CE)에 의해 반사되고, 데이터 라인(DL) 등과 같은 하부 레이어의 도전층에 의해 차단되어, 빛샘 및 색 빠짐 현상을 개선할 수 있다.
도 16은 다른 실시 예에 따른 화이트 화소의 평면 레이아웃을 나타낸 도면이다. 도 17은 도 16의 III-III' 선에 따른 단면도이다.
도 2 및 도 16을 함께 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 액티브층(ACT)에 형성된 제1 채널과 중첩하여 배치될 수 있다. 제1 채널은 액티브층(ACT) 내에서 불순물이 도핑되지 않은 반도체 패턴일 수 있다. 제1 게이트 전극(GE1)은 제1 게이트 라인(GL1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 게이트 전극(GE1)은 제1 게이트 라인(GL1) 상에서 제1 채널과 중첩되는 일 영역일 수 있다.
제1 소스 전극(SE1)은 액티브층(ACT)의 제1 채널의 일측에 형성된 소스 영역에 연결될 수 있다. 이러한 제1 소스 전극(SE1)은 컨택홀을 통해 데이터 라인(DL)에 더 연결될 수 있다.
제1 드레인 전극(DE1)은 액티브층(ACT)의 제1 채널의 타측에 형성된 드레인 영역일 수 있다. 이러한 스토리지 커패시터(Cst)의 하부 전극(BE)과 일체로 형성될 수 있다.
구동 트랜지스터(DT)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 액티브층(ACT)에 형성된 제2 채널과 중첩하여 배치될 수 있다. 제2 게이트 전극(GE2)은 컨택홀을 통하여 스토리지 커패시터(Cst)의 하부 전극(BE)과 전기적으로 연결될 수 있다.
제2 소스 전극(SE2)은 액티브층(ACT)의 제2 채널의 일측에 형성된 제2 소스 영역일 수 있다. 이러한 제2 소스 전극(SE2)은 고전위 구동 전압(ELVDD)이 인가되는 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다.
제2 드레인 전극(DE2)은 액티브층(ACT)의 제2 채널의 타측에 형성된 제2 드레인 영역에 연결될 수 있다. 이러한 제2 드레인 전극(DE2)은 비아홀(VIA)을 통해 발광 소자(LD)의 애노드 전극(AE)과 연결될 수 있다.
또한, 제2 드레인 전극(DE2)은 컨택홀을 통해 광 차단층(LS)과 연결될 수 있다. 광 차단층(LS)이 센싱 트랜지스터(SST)의 제3 드레인 전극(DE3)과 연결되므로, 제2 드레인 전극(DE2)은 광 차단층(LS)을 통해 센싱 트랜지스터(SST)의 제3 드레인 전극(DE3)과 연결될 수 있다.
센싱 트랜지스터(SST)는 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 액티브층(ACT)에 형성된 제3 채널과 중첩하여 배치될 수 있다. 제3 게이트 전극(GE3)은 제2 게이트 라인(GL2)에 전기적으로 연결될 수 있다. 예를 들어, 제3 게이트 전극(GE3)은 제2 게이트 라인(GL2) 상에서 제3 채널과 중첩되는 일 영역일 수 있다.
제3 소스 전극(SE3)은 액티브층(ACT)의 제3 채널의 일측에 형성된 제3 소스 영역에 연결될 수 있다. 이러한 제3 소스 전극(SE3)은 컨택홀을 통해 센싱 라인(SL)에 전기적으로 연결될 수 있다.
제3 드레인 전극(DE3)은 액티브층(ACT)의 제3 채널의 타측에 형성된 제3 드레인 영역에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 컨택홀을 통해 광 차단층(LS)과 연결될 수 있다. 제3 드레인 전극(DE3)은 광 차단층(LS)을 경유하여 구동 트랜지스터(DT)의 제2 드레인 전극(DE2) 및 애노드 전극(AE)과 전기적으로 연결된다.
스토리지 커패시터(Cst)는 하부 전극(BE) 및 상부 전극(UE)을 포함할 수 있다.
하부 전극(BE)은 액티브층(ACT)을 구성한다. 하부 전극(BE)은 컨택홀을 통해 스위칭 트랜지스터(ST)의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 또한, 하부 전극(BE)은 컨택홀을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)에 전기적으로 연결될 수 있다.
상부 전극(UE)은 적어도 일 영역이 하부 전극(BE)을 커버하도록 형성된다. 상부 전극(UE)과 하부 전극(BE) 사이에 양 전극의 전위차에 대응하는 전하가 저장됨으로써, 상부 전극(UE)과 하부 전극(BE)이 스토리지 커패시터(Cst)로 동작할 수 있다.
상부 전극(UE)은 애노드 전극(AE)의 일 영역으로 구성된다. 즉, 상부 전극(UE)은 발광 영역(EA)에 형성되는 애노드 전극(AE)의 비발광 영역(NEA)에 대한 연장부일 수 있다.
상부 전극(UE)은 비아홀(VIA)을 통해 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다.
발광 소자(LD)는 애노드 전극(AE), 캐소드 전극(CE) 및 애노드 전극(AE)과 캐소드 전극(CE) 사이에 배치되는 발광층(EML)을 포함할 수 있다.
애노드 전극(AE)은 대체로 발광 영역(EA)에 형성되되 비발광 영역(NEA)으로 연장된 영역을 갖는다. 연장된 영역은 스토리지 커패시터(Cst)의 하부 전극(BE)과 중첩하도록 배치되고 스토리지 커패시터(Cst)의 상부 전극(UE)을 구성할 수 있다. 이러한 실시 예에서, 연장된 영역은 스토리지 커패시터(Cst)의 저장 용량을 확보하기 위해 충분한 면적을 가질 수 있다.
애노드 전극(AE) 상에는 발광층(EML) 및 캐소드 전극(CE)이 형성된다. 발광층(EML) 및 캐소드 전극(CE)은 발광 영역(EA)과 비발광 영역(NEA)에 넓게 형성될 수 있다. 이때, 애노드 전극(AE)의 비발광 영역(NEA)으로의 연장된 영역 상에 발광층(EML) 및 캐소드 전극(CE)이 적층됨에 따라, 비발광 영역(NEA)에서 광이 방출될 수 있다. 이는 화이트 화소(W)의 발광 영역(EA)을 실질적으로 확장하는 효과를 갖는다.
도 17을 더 참조하면, 스토리지 커패시터(Cst)는 액티브층(ACT)에 형성되는 하부 전극(BE)과 애노드 전극(AE)의 연장된 영역으로 구성된 상부 전극(UE)을 포함한다. 상부 전극(UE)이 애노드 전극(AE)으로 구성됨에 따라, 스토리지 커패시터(Cst)의 상부 전극(UE)은 광을 발출할 수 있다.
도 16 및 도 17의 실시 예에 대하여, 도 15를 참조하여 설명한 실시 예가 적용될 수 있다. 즉, 화이트 화소(W)의 발광 영역(EA)에서 오버코트층(OC)은 형성되지 않을 수 있다. 도 16 및 도 17의 실시 예에서, 스토리지 커패시터(Cst)의 상부 전극(UE)은 애노드 전극(AE)으로 구성되어 실질적으로 발광 영역(EA)을 연장하므로, 상부 전극(UE)이 배치된 영역에서 오버코트층(OC)이 형성되지 않을 수 있다.
이러한 실시 예에서, 스토리지 커패시터(Cst)의 하부 전극(BE)과 상부 전극(UE) 사이에는, 오버코트층(OC)을 제외하고 액티브층(ACT)과 애노드 전극(AE) 사이에 개재되는 적어도 하나의 절연층이 개재될 수 있다. 예를 들어, 하부 전극(BE)과 상부 전극(UE) 사이에는 패시베이션층(PAS)이 개재될 수 있다.
도 18은 도 3a의 IV-IV' 선에 따른 단면도이다.
도 18을 참조하면, 표시 패널(50)은 화소(PX)들의 발광 영역들(EA(R), EA(W)) 및 발광 영역들(EA(R), EA(W)) 사이에 배치되는 배선 영역(WA)들을 포함한다. 배선 영역(WA)들에는 제1 전원 라인(PL1), 데이터 라인(DL) 및 센싱 라인(SL) 등이 배치된다. 발광 영역들(EA(R), EA(W))에서는 애노드 전극(AE(R), AE(W)), 발광층(EML) 및 캐소드 전극(CE)이 적층되어 대응되는 색상의 광을 방출한다.
배선 영역(WA)들 및 발광 영역들(EA(R), EA(W))에는 도 3a, 도 3b 도 4를 참조하여 설명한 회로 소자들(예를 들어, 트랜지스터들(DT, ST, SST) 및 스토리지 커패시터(Cst))이 배치되지 않으므로, 액티브층(ACT), 게이트 절연층(GI) 및 제2 도전층이 형성되지 않는다.
구체적으로, 배선 영역(WA)들에서는, 기판(SUB) 상에 제1 전원 라인(PL1), 데이터 라인(DL) 및 센싱 라인(SL)을 포함하는 제2 도전층이 형성되고, 제2 도전층을 커버하는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 패시베이션층(PAS) 및 오버코트층(OC)이 형성된다. 상술한 실시 예들에서, 표시 패널(50)은 발광층(EML)과 캐소드 전극(CE)이 기판(SUB) 상에 넓게 형성되므로, 배선 영역(WA)에서 오버코트층(OC) 상에는 발광층(EML)과 캐소드 전극(CE)이 더 형성된다.
발광 영역들(EA(R), EA(W))에서는, 기판(SUB) 상에 버퍼층(BUF)이 형성되고, 버퍼층(BUF) 상에 패시베이션층(PAS) 및 오버코트층(OC)이 형성된다. 발광 영역들(EA(R), EA(W))에서, 오버코트층(OC) 상에는 애노드 전극들(AE(R), AE(W)), 발광층(EML) 및 캐소드 전극(CE)이 적층된다. 발광 영역들(EA(R), EA(W))에서 패시베이션층(PAS)과 오버코트층(OC) 사이에는 컬러 필터(CF(R))가 형성될 수 있다. 화소(PX)가 화이트 색상을 표시하는 경우, 해당 화소(PX)의 발광 영역(EA(W))에는 컬러 필터가 생략될 수 있다.
본 실시 예에 따른 표시 패널(50)은 애노드 전극들(AE(R), AE(W))의 가장자리를 커버하는 뱅크(BNK, 도 10 참조)가 형성되지 않으므로, 애노드 전극들(AE(R), AE(W))의 가장자리가 발광층(EML) 및 캐소드 전극(CE)에 의해 직접 커버된다. 그에 따라, 애노드 전극들(AE(R), AE(W))의 가장자리에서도 광이 생성될 수 있다.
발광 영역들(EA(R), EA(W))과 비교하여, 배선 영역(WA)의 회로 소자층은 제1 도전층(PL1, DL, SL)을 더 포함한다. 그에 따라, 일 실시 예에서, 절연층들(BUF, PAS, OC)은 배선 영역(WA)에서 상부 표면의 높이가 높고, 발광 영역들(EA(R), EA(W))에서 상부 표면의 높이가 낮은, 오목한 형태로 형성될 수 있다. 이때, 오버코트층(OC)의 골(valley)과 마루(Ridge) 사이의 높이차는 제1 도전층(PL1, DL, SL)의 두께에 따라 결정될 수 있다. 예를 들어, 오버코트층(OC)의 골(valley)과 마루(Ridge) 사이의 높이차는 약 5500Å일 수 있지만, 이로써 한정되지 않는다.
오버코트층(OC)의 상부 표면이 오목한 형태를 가지면, 오버코트층(OC)의 상부 표면 프로파일을 따르는 애노드 전극(AE(R), AE(W))도 오목한 형태로 형성될 수 있다.
일 실시 예에서, 패시베이션층(PAS)과 오버코트층(OC) 사이에 컬러 필터(CF)가 형성되는 경우에는 오버코트층(OC)의 골과 마루 사이의 높이차가 다소 완화될 수 있지만, 버퍼층(BUF)의 두께에 따라 이 경우에도 오버코트층(OC)의 상부 표면이 대체로 오목하게 형성될 수 있다.
애노드 전극들(AE(R), AE(W))이 오목한 형태로 형성되면, 애노드 전극들(AE(R), AE(W))을 통해 생성된 광이 애노드 전극들(AE(R), AE(W))의 가장자리에서 바깥 방향으로 발산되어 광 추출 효율이 저하될 수 있다. 이러한 문제를 방지하기 위해, 본 실시 예에서는, 애노드 전극들(AE(R), AE(W))이 오목한 형태로 형성되지 않고 대체로 평탄한 프로파일을 가질 수 있는 표시 패널(50)의 구조를 제공한다.
구체적으로, 도 18에 도시된 것과 같이, 발광 영역들(EA(R), EA(W))의 가장자리 영역(AGA)에는 버퍼층(BUF)이 형성되지 않는다. 즉, 버퍼층(BUF)은 발광 영역들(EA(R), EA(W))에서 중심 영역(CA)에만 형성된다.
버퍼층(BUF) 상에 형성되는 오버코트층(OC)은 버퍼층(BUF)이 형성된 중심 영역(CA)에서 상부 표면이 높고, 버퍼층(BUF)이 형성되지 않은 가장자리 영역(AGA)에서 상부 표면이 낮은 형태를 갖는다. 즉, 오버코트층(OC)은 발광 영역들(EA(R), EA(W))의 중심 영역(CA)에서 상부 표면의 높이가 높고, 가장 자리 영역(AGA)에서 상부 표면의 높이가 낮은 대체로 볼록한 형태를 가지거나, 또는 발광 영역들(EA(R), EA(W))의 전 영역에서 대체로 표면의 높이가 균일한 형태를 가질 수 있다.
오버코트층(OC) 상에 형성되는 애노드 전극들(AE(R), AE(W))은 오버코트층(OC)의 상부 표면 프로파일을 따라 볼록하거나 대체로 평평하게 형성된다. 그러면, 애노드 전극들(AE(R), AE(W))를 통해 생성된 광은 발광 영역들(EA(R), EA(W)) 내로 방사되거나 적어도 발광 영역들(EA(R), EA(W))에 인접된 영역 내에 방사되어 광 추출 효율이 향상될 수 있다.
상기와 같은 버퍼층(BUF)의 패터닝은 도 3a, 도 3b 및 도 4를 참조하여 설명된, 화소 영역(PXA)에서의 게이트 절연층(GI)의 패터닝 공정을 통해 수행될 수 있다. 일반적으로 버퍼층(BUF)이 게이트 절연층(GI)과 동일하거나 유사한 특성을 갖는 물질로 구성될 때, 게이트 절연층(GI)을 패터닝하기 위한 식각 물질에 의해 버퍼층(BUF)도 식각될 수 있다. 따라서, 화소 영역(PXA)에서 게이트 절연층(GI)을 패터닝하기 위한 마스크 공정을 수행할 때, 해당 마스크에 발광 영역들(EA(R), EA(W))의 가장자리 영역(AGA)에서 버퍼층(BUF)을 식각하기 위한 개구를 형성함으로써, 버퍼층(BUF)을 패터닝할 수 있다. 그에 따라 본 실시 예는, 버퍼층(BUF)의 패터닝을 위한 별도의 추가 공정을 요구하지 않고, 뱅크리스 구조에서 발광 소자(LD)의 광 추출 효율을 향상시킬 수 있다. 또한, 본 실시 예는 발광 영역들(EA(R), EA(W))의 일부에서 절연층의 두께가 감소되므로, 투과율을 향상시킬 수 있으며, 발광 영역들(EA(R), EA(W))의 가장자리에서의 빛샘 현상을 개선할 수 있다.
도 18에서는 레드 색상의 광을 생성하는 화소 및 화이트 색상의 광을 생성하는 화소만이 예로써 도시되었으나, 본 실시 예는 이로써 한정되지 않으며, 다양한 색상의 광을 생성하는 모든 화소들에 본 실시 예가 적용될 수 있다.
또한, 본 실시 예는, 대체로 컬러 필터(CF)에 의해 오버코트층(OC)의 상부 표면의 평탄도가 저하되는 화이트 화소(W)에 적용될 수 있지만, 이로써 한정되지 않는다. 즉, 본 실시 예는, 컬러 필터(CF)가 형성되는 다양한 색상의 화소들에도 적용될 수 있다.
도 19는 도 3a의 V-V' 선에 따른 단면도이다. 도 20은 도 19의 AA 영역을 확대한 일 예이다. 도 21은 도 19의 AA 영역을 확대한 다른 예이다.
도 19를 참조하면, 표시 패널(50)은 화소(PX)들의 발광 영역들(EA(R), EA(W), EA(B), EA(G)) 및 발광 영역들(EA(R), EA(W), EA(B), EA(G)) 사이에 배치되는 배선 영역(WA)들을 포함한다. 배선 영역(WA)들에는 제1 전원 라인(PL1), 데이터 라인(DL) 및 센싱 라인(SL) 등이 배치된다. 발광 영역들(EA(R), EA(W), EA(B), EA(G))에서는 애노드 전극(AE(R), AE(W), AE(B), AE(G)), 발광층(EML) 및 캐소드 전극(CE)이 적층되어 대응되는 색상의 광을 방출한다.
배선 영역(WA)들에서는, 기판(SUB) 상에 제1 전원 라인(PL1), 데이터 라인(DL) 및 센싱 라인(SL)을 포함하는 제2 도전층이 형성되고, 제2 도전층을 커버하는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 패시베이션층(PAS) 및 오버코트층(OC)이 형성된다. 상술한 실시 예들에서, 표시 패널(50)은 발광층(EML)과 캐소드 전극(CE)이 기판(SUB) 상에 넓게 형성되므로, 배선 영역(WA)에서 오버코트층(OC) 상에는 발광층(EML)과 캐소드 전극(CE)이 더 형성된다.
발광 영역들(EA(R), EA(W), EA(B), EA(G))에서는, 기판(SUB) 상에 버퍼층(BUF)이 형성되고, 버퍼층(BUF) 상에 패시베이션층(PAS) 및 오버코트층(OC)이 형성된다. 발광 영역들(EA(R), EA(W))에서, 오버코트층(OC) 상에는 애노드 전극들(AE(R), AE(W), AE(B), AE(G)), 발광층(EML) 및 캐소드 전극(CE)이 적층된다.
발광 영역들(EA(R), EA(W), EA(B), EA(G)) 중 일부(EA(R), EA(B), EA(G))에는, 패시베이션층(PAS)과 오버코트층(OC) 사이에 컬러 필터(CF(R), CF(B), CF(G))가 형성될 수 있다. 컬러 필터(CF(R), CF(B), CF(G)) 상에 오버코트층(OC)이 형성될 때, 오버코트층(OC)은 컬러 필터(CF(R), CF(B), CF(G))가 형성된 영역에서 상대적으로 상부 표면의 높이고 높고, 컬러 필터(CF(R), CF(B), CF(G))가 형성되지 않은 영역에서 상대적으로 상부 표면의 높이가 낮은, 볼록한 형태로 형성될 수 있다.
오버코트층(OC)의 상부 표면이 오목한 형태를 가지면, 오버코트층(OC)의 상부 표면 프로파일을 따르는 애노드 전극들(AE(R), AE(B), AE(G))은 오버코트층(OC)의 상부 표면 프로파일을 따라 대체로 볼록한 형태를 가질 수 있다.
일반적으로 애노드 전극들(AE(R), AE(B), AE(G))은 오버코트층(OC) 상에 재료를 증착하여 경화시킨 이후에 마스크를 이용하여 패터닝함으로써 생성된다. 마스크 공정 시에, 애노드 전극들(AE(R), AE(B), AE(G))의 측면은 대체로 테이퍼진 형태로 형성된다.
도 20의 BB 영역에 도시된 것과 같이, 애노드 전극들(AE(R), AE(B), AE(G))이 볼록한 형태로 형성될 때 측면의 테이퍼진 정도가 커질 수 있다. 본 실시 예와 같이 뱅크리스 구조에서는 애노드 전극들(AE(R), AE(B), AE(G))의 전면이 발광층(EML) 및 캐소드 전극(CE)에 의해 커버되어 발광하므로, 측면의 테이퍼진 정도가 커지면 가장자리에서 과발광 현상이 발생할 수 있다. 즉, 실제로 발광 소자(LD)가 발광할 것으로 기대되는 발광 영역(EA)의 면적보다 가장자리가 더 확장된, 원치않는 면적에서 발광 소자(LD)가 발광하게 된다.
이러한 문제를 방지하기 위해, 본 실시 예에서는, 애노드 전극들(AE(R), AE(B), AE(G))이 볼록한 형태로 형성되지 않고, 대체로 평탄하거나 오목한 프로파일을 가질 수 있는 표시 패널(50)의 구조를 제공한다.
구체적으로, 도 19에 도시된 것과 같이, 발광 영역들(EA(R), EA(B), EA(G))에는 버퍼층(BUF)이 형성되지 않는다. 즉, 버퍼층(BUF)은 배선 영역(WA) 및 비발광 영역(NEA)에만 형성된다.
버퍼층(BUF) 상에 형성되는 오버코트층(OC)은 버퍼층(BUF)이 형성된 영역에서 상부 표면이 높고, 버퍼층(BUF)이 형성되지 않은 영역에서 상부 표면이 낮은 형태를 갖는다. 즉, 오버코트층(OC)은 광 영역들(EA(R), EA(B), EA(G))에서 상부 표면의 높이가 상대적으로 낮은, 대체로 오목한 형태를 갖거나, 또는 표시 패널(50) 상의 전 영역에서 대체로 표면의 높이가 균일한 형태를 가질 수 있다.
오버코트층(OC) 상에 형성되는 애노드 전극들(AE(R), AE(B), AE(G))은 오버코트층(OC)의 상부 표면 프로파일을 따라 오목하거나 대체로 평평하게 형성된다. 이때, 애노드 전극들(AE(R), AE(B), AE(G))의 측면 및/또는 상부 표면의 가장자리 일부는 오버코트층(OC)에 의해 커버될 수 있다.
이러한 실시 예에서, 도 21의 BB 영역에 도시된 것과 같이, 애노드 전극들(AE(R), AE(B), AE(G))의 측면의 테이퍼진 정도가 작아져, 가장자리의 과발광이 방지될 수 있다. 과발광 현상이 완화되면, 발광 소자(LD)의 수명이 증가될 수 있고, 광 추출 효율이 개선될 수 있다.
상기와 같은 버퍼층(BUF)의 패터닝은 도 3a, 도 3b 및 도 4를 참조하여 설명된, 화소 영역(PXA)에서의 게이트 절연층(GI)의 패터닝 공정을 통해 수행될 수 있다. 그에 따라 본 실시 예는, 버퍼층(BUF)의 패터닝을 위한 별도의 추가 공정을 요구하지 않고, 뱅크리스 구조에서 발광 소자(LD)의 광 추출 효율을 향상시킬 수 있다. 또한, 본 실시 예는 발광 영역들(EA(R), EA(B), EA(G))에서 절연층의 두께가 감소되므로, 투과율을 향상시킬 수 있다.
본 실시 예는, 대체로 컬러 필터(CF)에 의해 오버코트층(OC)의 상부 표면의 평탄도가 저하되는 화소(PX)들에 적용되는 것으로 설명되었다. 그러나 본 실시 예는 이로써 한정되지 않으며, 컬러 필터(CF)가 형성되지 않은 화소들, 예를 들어, 화이트 화소(W) 등에도 적용될 수 있다.
도 22는 일 실시 예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다. 구체적으로, 도 22는 도 3a, 도 3b 및 도 4를 참조하여 설명한 화소(PXij)들을 갖는 표시 패널(50)의 제조 방법을 나타낸다.
도 22를 도 3a, 도 3b 및 도 4와 함께 참조하면, 먼저 기판(SUB) 상에 회로 소자층이 형성될 수 있다. 구체적으로, 기판(SUB) 상에 제1 도전층이 형성될 수 있다(1501). 제1 도전층은 기판(SUB) 상에 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 도전막을 형성한 후, 마스크를 이용한 식각 공정을 통해 패터닝하여 생성될 수 있다. 여기서, 첫 번째 마스크가 사용될 수 있다.
이후에 제1 도전층 상에 버퍼층(BUF)이 형성될 수 있다(1502). 버퍼층(BUF)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 통해 형성될 수 있다.
버퍼층(BUF) 상에 액티브층(ACT)이 형성될 수 있다(1503). 예를 들어 버퍼층(BUF) 상에 비정질 실리콘 층을 형성하고, 비정질 실리콘 층을 결정화하여 폴리 실리콘층을 형성할 수 있다. 이후, 폴리 실리콘 층을 포토 리소그래피 방법 등으로 패터닝 하여 액티브층(ACT)이 형성될 수 있다. 이때, 포토 리소그래피 공정을 위한 두 번째 마스크가 사용될 수 있다. 액티브층(ACT)을 구성하는 폴리 실리콘층에는 불순물이 주입되어 소스 영역(SA1, SA2, SA3), 드레인 영역(DA1, DA2, DA3) 및 채널(CH1, CH2, CH3)이 형성될 수 있다. 버퍼층(BUF)에는 제1 도전층과 상부 레이어를 컨택하기 위한 컨택홀들이 더 형성될 수 있다.
액티브층(ACT) 상에 게이트 절연층(GI)이 형성될 수 있다(1504). 게이트 절연층(GI)은 후술되는 제2 도전층이 형성될 영역에 선택적으로 형성될 수 있다. 구체적으로, 게이트 절연층(GI)은 마스크를 이용하여 게이트 절연층(GI)을 노광 및 현상하는 포토 리소그래피 방법 등으로 형성될 수 있다. 이때, 세 번째 마스크가 사용될 수 있다.
게이트 절연층(GI) 상에 제2 도전층이 형성될 수 있다(1505). 제2 도전층은 게이트 절연층(GI) 상에 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 도전막을 형성한 후, 마스크를 이용한 식각 공정을 통해 패터닝하여 생성될 수 있다. 여기서, 네 번째 마스크가 사용될 수 있다.
이후에, 제2 도전층을 커버하도록 패시베이션층(PAS)이 형성될 수 있다(1506). 패시베이션층(PAS) 상에는 컬러 필터가 형성될 수 있다(1507). 컬러 필터는, 예를 들어, 제1 색상의 컬러 필터가 제1 마스크를 이용하여 패터닝되고, 제2 색상의 컬러 필터가 제2 마스크를 이용하여 패터닝되며, 제3 색상의 컬러 필터가 제3 마스크를 이용하여 패터닝될 수 있다. 컬러 필터가 형성되는 동안, 광 흡수층(LA)이 함께 형성될 수 있다. 컬러 필터와 광 흡수층(LA)을 형성하기 위하여, 각각의 색상에 대응하는 3개의 마스크들, 즉 다섯 번째 내지 일곱 번째 마스크가 사용될 수 있다.
이후에, 컬러 필터와 광 흡수층(LA)을 커버하도록 오버코트층(OC)이 형성된다(1508). 오버코트층(OC)은 패시베이션층(PAS) 상에 마스크를 이용하여 노광 및 현상될 수 있다. 마스크는 비아홀들(VIA1, VIA2)에 대응하는 개구들을 포함할 수 있다. 여기서, 여덟 번째 마스크가 사용될 수 있다.
오버코트층(OC) 상에 발광 소자가 형성될 수 있다. 구체적으로, 오버코트층(OC) 상에 발광 영역(EA)들에 대응하는 개구를 갖는 아홉 번째 마스크를 이용하여 애노드 전극(AE)이 패터닝된다(1509). 이후에, 발광층(EML)과 캐소드 전극(CE)이 애노드 전극(AE)의 전 면적을 커버하도록, 오버코트층(OC) 상에 넓게 형성된다(1510).
상기와 같은 뱅크리스 구조의 표시 패널(50)을 제조하기 위하여, 대체로 아홉 개의 마스크들이 사용될 수 있다. 뱅크가 구비되는 표시 패널(50)의 제조를 위해서는, 뱅크를 형성하기 위해 마스크가 추가로 요구되어 총 열 개의 마스크를 이용한 열 번의 마스크 공정이 수행될 수 있다. 그러나, 본 실시 예와 같은 뱅크리스 구조에서는, 표시 패널(50)을 제조하기 위하여 아홉 개의 마스크들과 아홉 번의 마스크 공정이 요구되므로, 공정이 간소화되고 제조 비용이 감소될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (17)

  1. 화소가 배치되고, 발광 영역 및 상기 발광 영역에 인접한 배선 영역을 포함하는 기판;
    상기 배선 영역에서 상기 기판 상에 형성되는 적어도 하나의 배선;
    상기 적어도 하나의 배선 상에 형성되는 복수의 절연층들;
    상기 발광 영역에서 상기 복수의 절연층들 상에 형성되는 애노드 전극;
    상기 애노드 전극 상에 형성되고 상기 애노드 전극을 커버하는 발광층; 및
    상기 발광층 상에 형성되는 캐소드 전극을 포함하되,
    상기 기판 상에 형성된 적어도 하나의 배선은 상기 화소로 신호를 인가하고,
    상기 복수의 절연층들은 상기 적어도 하나의 배선을 커버하고,
    상기 복수의 절연층들 중 적어도 하나는 상기 발광 영역의 적어도 일 영역 또는 전체 영역을 제외한 상기 기판의 나머지 영역에 형성되는, 표시 장치.
  2. 제1항에 있어서, 상기 복수의 절연층들은,
    상기 적어도 하나의 배선을 커버하는 버퍼층;
    상기 버퍼층 상에 형성되는 패시베이션층; 및
    상기 버퍼층 상에 형성되는 오버코트층을 포함하는, 표시 장치.
  3. 제2항에 있어서, 상기 버퍼층은,
    상기 발광 영역의 상기 적어도 일 영역 또는 상기 전체 영역을 제외한 상기 기판의 나머지 영역에 형성되고,
    상기 패시베이션층 및 상기 오버코트층은,
    상기 발광 영역 및 상기 배선 영역의 전체에 형성되는, 표시 장치.
  4. 제3항에 있어서, 상기 적어도 일 영역은,
    상기 발광 영역의 가장자리 영역을 포함하고,
    상기 버퍼층은,
    상기 발광 영역의 중심 영역 및 상기 배선 영역에 형성되는, 표시 장치.
  5. 제3항에 있어서, 상기 오버코트층은,
    상기 버퍼층이 형성된 영역에서 상부 표면이 높고, 상기 버퍼층이 형성되지 않은 영역에서 상부 표면이 낮은 형태를 갖는, 표시 장치.
  6. 제5항에 있어서, 상기 애노드 전극은,
    상기 오버코트층의 상부 표면 프로파일을 따르는 형태를 갖는, 표시 장치.
  7. 제4항에 있어서,
    상기 버퍼층이 상기 발광 영역의 상기 가장자리 영역을 제외하고 상기 발광 영역의 중심 영역 및 상기 배선 영역에 형성될 때, 상기 애노드 전극은 볼록하게 형성되는, 표시 장치.
  8. 제3항에 있어서,
    상기 버퍼층이 상기 발광 영역의 상기 전체 영역을 제외하고 상기 배선 영역에 형성될 때, 상기 애노드 전극은 오목하게 형성되는, 표시 장치.
  9. 제3항에 있어서,
    상기 발광 영역에서 상기 패시베이션층 및 상기 오버코트층 사이에 배치되는 컬러 필터를 더 포함하는, 표시 장치.
  10. 제3항에 있어서, 상기 기판은,
    상기 화소를 구동하기 위한 회로 소자들이 형성되는 비발광 영역을 더 포함하고,
    상기 비발광 영역에서 상기 버퍼층 상에 형성되는 액티브층;
    상기 액티브층을 상에 패터닝되는 게이트 절연층; 및
    상기 게이트 절연층 상에 형성되는 도전층을 더 포함하는, 표시 장치.
  11. 제10항에 있어서, 상기 버퍼층은,
    상기 게이트 절연층의 패터닝 공정 시에 상기 적어도 일 영역 또는 상기 전체 영역을 제외한 상기 기판의 나머지 영역에 형성되도록 패터닝되는, 표시 장치.
  12. 제10항에 있어서,
    상기 비발광 영역에서 상기 패시베이션층 상에 배치되고, 색제(colorant)를 포함하는 광 흡수층을 더 포함하는, 표시 장치.
  13. 발광 영역, 비발광 영역 및 배선 영역을 포함하는 기판 상의 상기 배선 영역에 적어도 하나의 배선을 형성하는 단계;
    상기 적어도 하나의 배선을 커버하는 버퍼층을 형성하는 단계;
    상기 발광 영역에서 상기 버퍼층 상에 액티브층을 형성하는 단계;
    상기 액티브층에 게이트 절연층을 패터닝하는 단계;
    상기 게이트 절연층 상에 도전층을 형성하는 단계;
    상기 기판 상에 오버코트층을 형성하는 단계;
    상기 발광 영역에서 상기 오버코트층 상에 애노드 전극을 형성하는 단계;
    상기 애노드 전극을 커버하는 발광층을 형성하는 단계; 및
    상기 발광층 상에 캐소드 전극을 형성하는 단계를 포함하되,
    상기 버퍼층은,
    상기 게이트 절연층을 패터닝하는 단계에 의해 상기 발광 영역의 적어도 일 영역 또는 전체 영역에서 식각되는, 표시 장치의 제조 방법.
  14. 제13항에 있어서, 상기 적어도 일 영역은,
    상기 발광 영역의 가장자리 영역을 포함하고,
    상기 버퍼층은,
    상기 발광 영역의 중심 영역 및 상기 배선 영역에 형성되는, 표시 장치의 제조 방법.
  15. 제14항에 있어서, 상기 오버코트층은,
    상기 버퍼층이 형성된 영역에서 상부 표면이 높고, 상기 버퍼층이 형성되지 않은 영역에서 상부 표면이 낮은 형태를 갖는, 표시 장치의 제조 방법.
  16. 제15항에 있어서, 상기 애노드 전극은,
    상기 오버코트층의 상부 표면 프로파일을 따르는 형태를 갖는, 표시 장치의 제조 방법.
  17. 제13항에 있어서, 상기 도전층을 형성하는 단계 이후에;
    상기 기판 상에 패시베이션층을 형성하는 단계; 및
    상기 발광 영역에서 상기 패시베이션층 상에 컬러 필터를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
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