KR20220053740A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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KR20220053740A
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이준희
임충열
최범락
최낙초
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Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 일 실시예에 따른 표시 장치는 기판, 기판 상에 배치되며, 상면이 평탄한 제1 절연층, 기판 상에 배치된 제1 도전층으로서, 서로 분리된 제1 차광 패턴, 제2 차광 패턴, 및 제3 차광 패턴을 포함하는 제1 도전층, 제1 도전층 상에 배치된 제2 절연층, 및 제2 절연층 상에 배치된 복수의 화소 전극을 포함하되, 복수의 화소 전극은 제1 색 화소에 위치하며 제1 방향을 따라 평면도상 제1 차광 패턴 내에 배치되는 제1 화소 전극, 및 제2 색 화소에 위치하며 제1 방향을 따라 제2 차광 패턴과 제3 차광 패턴을 커버하는 제2 화소 전극을 포함하고, 제2 절연층은 제1 화소 전극에 중첩하는 제1 영역 및 제2 화소 전극에 중첩하는 제2 영역을 포함하며, 제2 절연층의 제1 영역의 상면 및 제2 영역의 상면은 각각 중앙부가 오목한 곡면을 포함한다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기 발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 이와 같은 표시 장치들은 다양한 모바일 전자 기기, 예를 들어 스마트폰, 스마트워치, 태블릿 PC 등의 포터블 전자 기기 등을 중심으로 그 적용예가 다양화되고 있다.
경우에 따라 표시 장치의 표시면으로 외부 광이 진입할 수 있다. 외부로부터 진입하는 상기 외부 광은 표시 장치에 포함되는 복수의 도전층 중 일부 도전층에 의해 반사될 수 있다.
본 발명이 해결하고자 하는 과제는 각 화소마다 동일한 상면 형상을 갖는 서브 화소 전극을 포함하여 외부로부터 진입하는 외부 광에 대하여 각 서브 화소 별로 동일한 광학적 특성을 나타내는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치되며, 상면이 평탄한 제1 절연층; 상기 기판 상에 배치된 제1 도전층으로서, 서로 분리된 제1 차광 패턴, 제2 차광 패턴, 및 제3 차광 패턴을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치된 제2 절연층; 및 상기 제2 절연층 상에 배치된 복수의 화소 전극을 포함하되, 상기 복수의 화소 전극은 제1 색 화소에 위치하며 제1 방향을 따라 평면도상 상기 제1 차광 패턴 내에 배치되는 제1 화소 전극, 및 제2 색 화소에 위치하며 상기 제1 방향을 따라 상기 제2 차광 패턴과 상기 제3 차광 패턴을 커버하는 제2 화소 전극을 포함하고, 상기 제2 절연층은 상기 제1 화소 전극에 중첩하는 제1 영역 및 상기 제2 화소 전극에 중첩하는 제2 영역을 포함하며, 상기 제2 절연층의 상기 제1 영역의 상면 및 상기 제2 영역의 상면은 각각 중앙부가 오목한 곡면을 포함한다.
상기 제1 절연층의 상면으로부터 측정한 상기 제2 절연층의 상기 제1 영역의 상면까지의 최소 거리는 상기 제1 절연층의 상면으로부터 측정한 상기 제2 절연층의 상기 제2 영역의 상면까지의 최소 거리보다 클 수 있다.
상기 제1 절연층의 상면으로부터 측정한 상기 제1 영역의 상면의 거리는 상기 제1 영역의 중앙부로 갈수록 감소할 수 있다.
상기 제1 절연층의 상면으로부터 측정한 상기 제2 영역의 상면의 거리는 상기 제2 영역의 중앙부로 갈수록 감소할 수 있다.
상기 제1 영역의 상기 제1 방향으로의 폭은 상기 제2 영역의 상기 제2 방향으로의 폭보다 클 수 있다.
상기 제1 차광 패턴은 섬형 패턴이고, 상기 제2 차광 패턴 및 상기 제3 차광 패턴은 각각 상기 제1 방향에 대해 수직한 제2 방향으로 연장하는 선형 패턴일 수 있다.
상기 제1 차광 패턴은 플로팅 전극이고, 상기 제2 차광 패턴 및 상기 제3 차광 패턴은 각각 데이터 배선일 수 있다.
상기 제1 차광 패턴의 상기 제1 방향의 폭은 상기 제2 차광 패턴의 상기 제1 방향의 폭 및 상기 제3 차광 패턴의 상기 제1 방향의 폭의 합보다 클 수 있다.
상기 제1 차광 패턴의 상기 제1 방향의 폭은 상기 제2 차광 패턴의 상기 제1 방향의 폭보다 크고, 상기 제3 차광 패턴의 상기 제1 방향의 폭보다 클 수 있다.
상기 제1 화소 전극의 상기 제1 방향의 폭은 상기 제2 화소 전극의 상기 제2 방향의 폭보다 클 수 있다.
상기 기판과 상기 제1 절연층 사이에 배치된 복수의 박막 트랜지스터를 더 포함할 수 있다.
상기 복수의 박막 트랜지스터는 실리콘계 반도체층을 포함하는 제1 박막 트랜지스터 및 산화물 반도체층을 포함하는 제2 박막 트랜지스터를 포함할 수 있다.
상기 산화물 반도체층은 상기 실리콘계 반도체층보다 상부에 위치할 수 있다.
상기 제2 절연층의 상기 제1 영역의 상면 및 상기 제2 영역의 상면은 각각 중앙부가 복수의 돌출부 및 함몰부를 포함할 수 있다.
상기 제2 절연층은 상기 제1 화소 전극 및 상기 제2 화소 전극과 비중첩하는 제3 영역을 더 포함하되, 상기 제3 영역의 상면과 상기 제1 영역의 상면 간의 높이차는 상기 제3 영역의 상면과 상기 제2 영역의 상면 간의 높이차보다 작을 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 서로 분리된 제1 차광 패턴, 제2 차광 패턴, 및 제3 차광 패턴을 포함하는 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 절연 물질층을 코팅하는 단계; 상기 절연 물질층 상에 투광 영역, 차광 영역 및 반차광 영역을 포함하는 마스크를 배치하고, 상기 마스크를 통해 상기 절연 물질층 상에 광을 조사하는 단계; 상기 절연 물질층을 현상하여 트렌치를 포함하는 절연 패턴을 형성하는 단계; 상기 절연 패턴을 열처리함에 의해 홈을 포함하는 절연층을 형성하는 단계; 및 상기 절연층의 상기 홈 상에 화소 전극을 형성하는 단계를 포함하되, 상기 홈의 폭은 상기 트렌치의 폭보다 크다.
상기 홈의 중앙부의 최대 깊이는 상기 트렌치의 중앙부의 최대 깊이보다 작을 수 있다.
상기 홈의 중앙부의 평탄도는 상기 트렌치의 중앙부의 평탄도보다 낮을 수 있다.
상기 홈의 중앙부는 소정의 곡률을 갖는 곡면을 포함할 수 있다.
상기 트렌치의 중앙부는 평탄할 수 있다.
일 실시예에 따른 표시 장치에 의하면, 각 화소마다 동일한 상면 형상을 갖는 서브 화소 전극을 포함하여 외부로부터 진입하는 외부 광에 대하여 각 서브 화소 별로 동일한 광학적 특성을 나타낼 수 있다.
일 실시예에 따른 표시 장치의 제조 방법에 의하면, 각 화소마다 동일한 상면 형상을 갖는 서브 화소 전극을 포함하여 외부로부터 진입하는 외부 광에 대하여 각 서브 화소 별로 동일한 광학적 특성을 나타내는 표시 장치를 제공할 수 있다.
따라서, 외부 광이 서브 화소 전극에 의해 특정 방향으로 과하게 반사되어 특정 색상의 빛 번짐 현상이 발생하는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 화소 배열을 나타낸 개략도이다.
도 3은 일 실시예에 따른 표시 장치의 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 서브 화소 구동부의 일 예를 나타낸 평면도이다.
도 5는 도 4의 V-V'를 따라 자른 단면도이다.
도 6은 도 4의 VI-VI'를 따라 자른 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 화소의 일 예를 나타낸 평면도이다.
도 8은 도 7의 VIIIa-VIIIa' 및 VIIIb-VIIIb'를 따라 자른 단면도이다.
도 9 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 개략도이다.
도 14는 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 일 실시예에 따른 표시 장치의 화소 배열을 나타낸 개략도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기 발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(1)의 표시 영역(DA)의 형상 또한 표시 장치(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(1) 및 표시 영역(DA)이 예시되어 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있다.
표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 제1 방향(X) 및 제3 방향(Z)을 따라 배열될 수 있다. 제1 방향(X)은 평면도상 좌우 방향이며, 제2 방향(Y)은 평면도상 상하 방향이고, 제3 방향(Z)은 제1 방향(X)과 제2 방향(Y)의 사이 방향일 수 있다.
각 화소(PX)는 펜타일 타입으로 배치되는 복수의 서브 화소(SP)를 포함할 수 있다. 예를 들어, 각 화소(PX)는 제1 서브 화소(SP1), 평면도상 제1 서브 화소(SP1)의 우하측에 배치되는 제2 서브 화소(SP2), 평면도상 제2 서브 화소(SP2)의 우상측에 배치되는 제3 서브 화소(SP3) 및 평면도상 제3 서브 화소(SP3)의 우하측에 배치되는 제4 서브 화소(SP4)를 포함할 수 있다.
제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)는 서로 다른 파장의 광을 방출하는 발광 소자들을 포함할 수 있다. 예를 들어, 제1 서브 화소(SP1)는 적색광을 방출하는 발광 소자를 포함하고, 제2 및 제4 서브 화소(SP2, SP4)는 녹색광을 방출하는 발광 소자를 포함하고, 제3 서브 화소(SP3)는 청색광을 방출하는 발광 소자를 포함할 수 있다.
제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)는 서로 다른 형상 및 다른 면적을 갖는 발광 영역을 가질 수 있다. 발광 영역은 각 서브 화소(SP1, SP2, SP3, SP4)의 발광 소자에서 생성된 광이 방출되는 영역을 의미할 수 있다. 예를 들어, 제3 서브 화소(SP3)는 제1, 2 및 4 서브 화소(SP1, SP2, SP4)보다 큰 면적의 발광 영역을 갖고, 제1 서브 화소(SP1)는 제2 및 제4 서브 화소(SP2, SP4)보다 큰 면적의 발광 영역을 갖고, 제2 및 제4 서브 화소(SP2, SP4)는 실질적으로 동일한 면적의 발광 영역을 가질 수 있다. 또한, 제1 및 제3 서브 화소(SP1, SP3)는 마름모 형상의 발광 영역을 가지며, 제2 및 제4 서브 화소(SP2, SP4)는 육각형 형상의 발광 영역을 가질 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(1)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 3은 일 실시예에 따른 표시 장치의 서브 화소의 등가 회로도이다.
표시 장치(1)는 k행(k는 자연수)과 j열(j는 자연수)을 따라 배열된 복수의 서브 화소(SP)를 포함할 수 있다. 각 서브 화소(SP)는 제1 스캔 라인(SLa), 제2 스캔 라인(), 제3 스캔 라인(SLc), 발광 제어 라인(EML), 데이터 라인(DL), 구동 전압 라인(VDDL), 및 초기화 전압 라인(VIL)에 접속될 수 있다.
각 서브 화소(SP)는 구동 트랜지스터(DT), 발광 소자(EL), 복수의 스위칭 소자, 및 제1 커패시터(C1)를 포함할 수 있다. 상기 복수의 스위칭 소자들은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6)를 포함할 수 있다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속되며, 제1 전극은 제3 노드(N3)에 접속될 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 소스-드레인 간 전류(Isd, 이하 "구동 전류"라 칭함)를 제어할 수 있다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 구동 전류(Isd)는 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 간의 전압(Vsg)과 문턱 전압(Vth)의 차이의 제곱에 비례할 수 있다(Isd = k' Х (Vsg - Vth)2). 여기에서, k'은 구동 트랜지스터(DT)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vsg는 구동 트랜지스터(DT)의 소스-게이트 전압, Vth는 구동 트랜지스터(DT)의 문턱 전압을 의미한다.
발광 소자(EL)는 구동 전류(Isd)를 수신하여 발광할 수 있다. 발광 소자(EL)의 발광량 또는 휘도는 구동 전류(Isd)의 크기에 비례할 수 있다.
발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다.
발광 소자(EL)의 애노드 전극은 제4 노드(N4)에 접속될 수 있다. 발광 소자(EL)의 애노드 전극은 제4 노드(N4)를 통해 제5 트랜지스터(ST5)의 제2 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속될 수 있다. 발광 소자(EL)의 캐소드 전극은 저전위 라인(VSSL)에 접속될 수 있다. 발광 소자(EL)의 애노드 전극과 캐소드 전극 사이에는 기생 용량이 형성될 수 있다.
제1 트랜지스터(ST1)는 제1 스캔 라인(SLa)의 스캔 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 구동 트랜지스터(DT)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제1 트랜지스터(ST1)는 제1 스캔 라인(SLa)의 스캔 신호를 기초로 턴-온됨으로써, 구동 트랜지스터(DT)의 게이트 전극을 초기화 전압으로 방전시킬 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 스캔 라인(SLa)에 접속되고, 제2 전극은 초기화 전압 라인(VIL)에 접속되며, 제1 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(ST1)의 제1 전극은 제1 노드(N1)를 통해 구동 트랜지스터(DT)의 게이트 전극, 제2 트랜지스터(ST2)의 제1 전극, 및 제1 커패시터(C1)의 제1 전극에 접속될 수 있다.
제2 트랜지스터(ST2)는 제3 스캔 라인(SLc)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극인 제2 노드(N2)와 구동 트랜지스터(DT)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제3 스캔 라인(SLc)에 접속되고, 제2 전극은 제2 노드(N2)에 접속되며, 제1 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 전극은 제2 노드(N2)를 통해 구동 트랜지스터(DT)의 제2 전극 및 제5 트랜지스터(ST5)의 제1 전극에 접속될 수 있다. 제2 트랜지스터(ST2)의 제1 전극은 제1 노드(N1)를 통해 구동 트랜지스터(DT)의 게이트 전극, 제1 트랜지스터(ST1)의 소스 전극, 및 제1 커패시터(C1)의 제1 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 제2 스캔 라인(SLb(k))의 스캔 신호에 의해 턴-온되어 데이터 라인(DL)과 구동 트랜지스터(DT)의 제1 전극인 제3 노드(N3)를 접속시킬 수 있다. 여기에서, 제2 스캔 라인(SLb(k))은 표시 장치(1)의 k행에 배치된 서브 화소(SP)에 접속될 수 있다. 제3 트랜지스터(ST3)는 제2 스캔 라인(SLb(k))의 스캔 신호를 기초로 턴-온됨으로써, 데이터 전압을 제3 노드(N3)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제2 스캔 라인(SLb(k))에 접속되고, 제1 전극은 데이터 라인(DL)에 접속되며, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제3 트랜지스터(ST3)의 제2 전극은 제3 노드(N3)를 통해 구동 트랜지스터(DT)의 제1 전극 및 제4 트랜지스터(ST4)의 제2 전극에 접속될 수 있다.
제4 트랜지스터(ST4)는 발광 제어 라인(EML)의 발광 신호에 의해 턴-온되어 구동 전압 라인(VDDL)과 구동 트랜지스터(DT)의 제1 전극인 제3 노드(N3)를 접속시킬 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 구동 전압 라인(VDDL)에 접속되며, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제2 전극은 제3 노드(N3)를 통해 구동 트랜지스터(DT)의 제1 전극 및 제3 트랜지스터(ST3)의 제2 전극과 전기적으로 연결될 수 있다.
제5 트랜지스터(ST5)는 발광 제어 라인(EML)의 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극인 제2 노드(N2)와 발광 소자(EL)의 애노드 전극인 제4 노드(N4)를 접속시킬 수 있다. 제5 트랜지스터(ST5)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제1 전극은 제2 노드(N2)를 통해 구동 트랜지스터(DT)의 제2 전극 및 제2 트랜지스터(ST2)의 제2 전극에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극은 제4 노드(N4)를 통해 발광 소자(EL)의 애노드 전극 및 제6 트랜지스터(ST6)의 제2 전극에 접속될 수 있다.
제4 트랜지스터(ST4), 구동 트랜지스터(DT), 및 제5 트랜지스터(ST5)가 모두 턴-온되는 경우, 구동 전류(Isd)는 발광 소자(EL)에 공급될 수 있다.
제6 트랜지스터(ST6)는 제2 스캔 라인(SLb(k+1))의 스캔 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 발광 소자(EL)의 애노드 전극인 제4 노드(N4)를 접속시킬 수 있다. 여기에서, 제2 스캔 라인(SLb(k+1))은 표시 장치(1)의 k+1행에 배치된 서브 화소(SP)에 접속될 수 있다. 제6 트랜지스터(ST6)는 제2 스캔 라인(SLb(k+1))의 스캔 신호를 기초로 턴-온됨으로써, 발광 소자(EL)의 애노드 전극을 초기화 전압(VI)으로 방전시킬 수 있다. 제6 트랜지스터(ST6)의 게이트 전극은 제2 스캔 라인(SLb(k+1))에 접속되고, 제1 전극은 초기화 전압 라인(VIL)에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극은 제4 노드(N4)를 통해 발광 소자(EL)의 애노드 전극 및 제5 트랜지스터(ST5)의 제2 전극에 접속될 수 있다.
구동 트랜지스터(DT), 제3 내지 제6 트랜지스터(ST3, ST4, ST5, ST6) 각각은 실리콘 기반의 액티브층을 포함할 수 있다. 예를 들어, 구동 트랜지스터(DT), 제3 내지 제6 트랜지스터(ST3, ST4, ST5, ST6) 각각은 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon; LTPS)으로 이루어진 액티브층을 포함할 수 있다. 저온 다결정 실리콘으로 이루어진 액티브층은 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 표시 장치(1)는 턴-온 특성이 우수한 구동 트랜지스터(DT), 제3 내지 제6 트랜지스터(ST3, ST4, ST5, ST6)를 포함함으로써, 복수의 서브 화소(SP)를 안정적이고 효율적으로 구동할 수 있다.
구동 트랜지스터(DT), 제3 내지 제6 트랜지스터(ST3, ST4, ST5, ST6) 각각은 p-타입 트랜지스터에 해당할 수 있다. 예를 들어, 구동 트랜지스터(DT), 제3 내지 제6 트랜지스터(ST3, ST4, ST5, ST6) 각각은 게이트 전극에 인가되는 게이트 로우 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
제1 및 제2 트랜지스터(ST1, ST2) 각각은 산화물 기반의 액티브층을 포함할 수 있다. 예를 들어, 제1 및 제2 트랜지스터(ST1, ST2) 각각은 산화물 기반의 액티브층의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 코플라나 구조를 갖는 트랜지스터는 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 표시 장치(1)는 누설 전류(Off current) 특성이 우수한 제1 및 제2 트랜지스터(ST1, ST2)를 포함함으로써, 서브 화소(SP) 내부에서 누설 전류가 흐르는 것을 방지할 수 있고, 서브 화소(SP) 내부의 전압을 안정적으로 유지할 수 있다.
제1 및 제2 트랜지스터(ST1, ST2) 각각은 n-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제1 및 제2 트랜지스터(ST1, ST2) 각각은 게이트 전극에 인가되는 게이트 하이 전압을 기초로 제2 전극으로 유입되는 전류를 제1 전극으로 출력할 수 있다.
제1 커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극인 제1 노드(N1)와 구동 전압 라인(VDDL) 사이에 접속될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 전극은 제1 노드(N1)에 접속되고, 제1 커패시터(C1)의 제2 전극은 구동 전압 라인(VDDL)에 접속됨으로써, 구동 전압 라인(VDDL)과 구동 트랜지스터(DT)의 게이트 전극 사이의 전위 차를 유지할 수 있다.
제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
도 4는 일 실시예에 따른 서브 화소 구동부의 일예를 나타낸 평면도이다. 예를 들어, 도 4는 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스-드레인층 및 제2 소스-드레인층이 순서대로 적층된 도면에 해당할 수 있다. 도 4의 각 레이어들의 적층 관계는 도 5 및 도 6을 참조하여 후술하기로 한다.
도 4를 참조하면, 각 서브 화소(SP)는 구동 트랜지스터(DT), 발광 소자(EL), 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 제1 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT)는 액티브 영역(DT_ACT), 게이트 전극(DT_G), 제1 전극(DT_S), 및 제2 전극(DT_D)을 포함할 수 있다. 구동 트랜지스터(DT)의 액티브 영역(DT_ACT)은 제1 액티브층에 배치될 수 있고, 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩될 수 있다. 예를 들어, 제1 액티브층은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다.
구동 트랜지스터(DT)의 게이트 전극(DT_G)은 제1 컨택홀(CNT1)을 통해 제1 연결 전극(BE1)과 접속될 수 있고, 제1 연결 전극(BE1)은 제2 컨택홀(CNT2)을 통해 제2 액티브층에 접속될 수 있다. 예를 들어, 제2 액티브층은 산화물 기반의 물질로 이루어질 수 있다. 제1 연결 전극(BE1)은 제1 트랜지스터(ST1)의 제1 전극(S1) 및 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다. 또한, 구동 트랜지스터(DT)의 게이트 전극(DT_G) 중 제2 게이트층과 중첩되는 영역은 제1 커패시터(C1)의 제1 전극(CE11)에 해당할 수 있다.
구동 트랜지스터(DT)의 제1 전극(DT_S)은 제3 트랜지스터(ST3)의 제2 전극(D3) 및 제4 트랜지스터(ST4)의 제2 전극(D4)에 접속될 수 있다.
구동 트랜지스터(DT)의 제2 전극(DT_D)은 제8 컨택홀(CNT8)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제7 컨택홀(CNT7)을 통해 제2 트랜지스터(ST2)의 제2 전극(D2)에 접속될 수 있다. 또한, 구동 트랜지스터(DT)의 제2 전극(DT_D)은 제5 트랜지스터(ST5)의 제1 전극(S5)에 접속될 수 있다.
제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(G1), 제2 전극(D1), 및 제1 전극(S1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 제1 트랜지스터(ST1)의 게이트 전극(G1)과 중첩될 수 있다. 예를 들어, 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 산화물 기반의 액티브층을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(G1)은 제1 스캔 라인(SLa)의 일 부분으로서, 제1 스캔 라인(SLa) 중 액티브 영역(ACT1)과 중첩되는 영역에 해당할 수 있다.
제1 트랜지스터(ST1)의 제2 전극(D1)은 제6 컨택홀(CNT6)을 통해 초기화 전압 라인(VIL)에 접속되어 초기화 전압(VI)을 수신할 수 있다.
제1 트랜지스터(ST1)의 제1 전극(S1)은 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다. 또한, 제1 트랜지스터(ST1)의 제1 전극(S1)은 제2 컨택홀(CNT2)을 통해 제1 연결 전극(BE1)에 접속될 수 있고, 제1 연결 전극(BE1)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G) 또는 제1 커패시터(C1)의 제1 전극(CE11)에 접속될 수 있다.
제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 제2 트랜지스터(ST2)의 게이트 전극(G2)과 중첩될 수 있다. 예를 들어, 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 산화물 기반의 물질로 이루어질 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제3 스캔 라인(SLc)의 일 부분으로서, 제3 스캔 라인(SLc) 중 액티브 영역(ACT2)과 중첩되는 영역에 해당할 수 있다.
제2 트랜지스터(ST2)의 제2 전극(D2)은 제7 컨택홀(CNT7)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제8 컨택홀(CNT8)을 통해 구동 트랜지스터(DT)의 제2 전극(DT_D) 및 제5 트랜지스터(ST5)의 제1 전극(S5)에 접속될 수 있다.
제2 트랜지스터(ST2)의 제1 전극(S2)은 제1 트랜지스터(ST1)의 제1 전극(S1)에 접속될 수 있다. 또한, 제2 트랜지스터(ST2)의 제1 전극(S2)은 제2 컨택홀(CNT2)을 통해 제1 연결 전극(BE1)에 접속될 수 있고, 제1 연결 전극(BE1)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G) 또는 제1 커패시터(C1)의 제1 전극(CE11)에 접속될 수 있다.
제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(G3), 제1 전극(S3), 및 제2 전극(D3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 제3 트랜지스터(ST3)의 게이트 전극(G3)과 중첩될 수 있다. 예를 들어, 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(G3)은 제2 스캔 라인(SLb)의 일 부분으로서, 제2 스캔 라인(SLb) 중 액티브 영역(ACT3)과 중첩되는 영역에 해당할 수 있다.
제3 트랜지스터(ST3)의 제1 전극(S3)은 제3 컨택홀(CNT3)을 통해 제3 연결 전극(BE3)과 접속될 수 있고, 제3 연결 전극(BE3)은 데이터 라인(DL)과 접속될 수 있다. 따라서, 제3 트랜지스터(ST3)의 제1 전극(S3)은 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있다.
제3 트랜지스터(ST3)의 제2 전극(D3)은 구동 트랜지스터(DT)의 제1 전극(DT_S) 및 제4 트랜지스터(ST4)의 제2 전극(D4)에 접속될 수 있다.
제4 트랜지스터(ST4)는 액티브 영역(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 액티브 영역(ACT4)은 제4 트랜지스터(ST4)의 게이트 전극(G4)과 중첩될 수 있다. 예를 들어, 제4 트랜지스터(ST4)의 액티브 영역(ACT4)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 발광 제어 라인(EML)의 일 부분으로서, 발광 제어 라인(EML) 중 액티브 영역(ACT4)과 중첩되는 영역에 해당할 수 있다.
제4 트랜지스터(ST4)의 제1 전극(S4)은 제9 컨택홀(CNT9)을 통해 구동 전압 라인(VDDL)에 접속될 수 있다. 따라서, 제4 트랜지스터(ST4)의 제1 전극(S4)은 구동 전압 라인(VDDL)으로부터 구동 전압(VDD)을 수신할 수 있다.
제4 트랜지스터(ST4)의 제2 전극(D4)은 구동 트랜지스터(DT)의 제1 전극(DT_S) 및 제3 트랜지스터(ST3)의 제2 전극(D3)에 접속될 수 있다.
제5 트랜지스터(ST5)는 액티브 영역(ACT5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 액티브 영역(ACT5)은 제5 트랜지스터(ST5)의 게이트 전극(G5)과 중첩될 수 있다. 예를 들어, 제5 트랜지스터(ST5)의 액티브 영역(ACT5)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 발광 제어 라인(EML)의 일 부분으로서, 발광 제어 라인(EML) 중 액티브 영역(ACT5)과 중첩되는 영역에 해당할 수 있다.
제5 트랜지스터(ST5)의 제1 전극(S5)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 접속될 수 있다. 또한, 제5 트랜지스터(ST5)의 제1 전극(S5)은 제8 컨택홀(CNT8)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제7 컨택홀(CNT7)을 통해 제2 트랜지스터(ST2)의 제2 전극(D2)에 접속될 수 있다.
제5 트랜지스터(ST5)의 제2 전극(D5)은 제5 컨택홀(CNT5)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제14 컨택홀(CNT14)을 통해 제2 애노드 연결 전극(ANDE2)에 접속되고, 제2 애노드 연결 전극(ANDE2)은 발광 소자(EL)의 애노드 전극에 접속될 수 있다.
제6 트랜지스터(ST6)는 액티브 영역(ACT6), 게이트 전극(G6), 제2 전극(D6), 및 제1 전극(S6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 액티브 영역(ACT6)은 제6 트랜지스터(ST6)의 게이트 전극(G6)과 중첩될 수 있다. 예를 들어,
제6 트랜지스터(ST6)의 액티브 영역(ACT6)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제2 스캔 라인(SLb)의 일 부분으로서, 제2 스캔 라인(SLb) 중 액티브 영역(ACT6)과 중첩되는 영역에 해당할 수 있다.
제6 트랜지스터(ST6)의 제1 전극(S6)은 제10 컨택홀(CNT10)을 통해 초기화 전압 라인(VIL)에 접속되어 초기화 전압(VI)을 수신할 수 있다.
제6 트랜지스터(ST6)의 드레인 전극(D6)은 제5 컨택홀(CNT5)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제14 컨택홀(CNT14)을 통해 제2 애노드 연결 전극(ANDE2)에 접속되고, 제2 애노드 연결 전극(ANDE2)은 발광 소자(EL)의 애노드 전극에 접속될 수 있다.
제1 커패시터(C1)는 제1 전극(CE11) 및 제2 전극(CE12)을 포함할 수 있다. 제1 커패시터(C1)의 제1 전극(CE11)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)의 일 부분으로서, 구동 트랜지스터(DT)의 게이트 전극(DT_G) 중 제2 게이트층과 중첩되는 영역에 해당할 수 있다. 제1 커패시터(C1)의 제1 전극(CE11)은 제1 컨택홀(CNT1)을 통해 제1 연결 전극(BE1)과 접속될 수 있고, 제1 연결 전극(BE1)은 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(ST1)의 제1 전극(S1) 및 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다.
제1 커패시터(C1)의 제2 전극(CE12)은 제4 컨택홀(CNT4)을 통해 구동 전압 라인(VDDL)에 접속될 수 있다. 따라서, 제1 커패시터(C1)의 제2 전극(CE12)은 구동 전압 라인(VDDL)으로부터 구동 전압(VDD)을 수신할 수 있다.
도 5는 도 4의 V-V'를 따라 자른 단면도이다. 도 6은 도 4의 VI-VI'를 따라 자른 단면도이다.
도 5 및 도 6을 도 4에 결부하여 참조하면, 표시 장치(1)는 기판(SUB), 버퍼층(BF), 제1 액티브층(ACTL1), 제1 게이트 절연막(GI1), 제1 게이트층(GTL1), 제1 층간 절연막(ILD1), 제2 게이트층(GTL2), 제2 층간 절연막(ILD2), 제2 액티브층(ACTL2), 제2 게이트 절연막(GI2), 제3 게이트층(GTL3), 제3 층간 절연막(ILD3), 제1 소스-드레인층(SD1), 제1 비아층(VIA1) 및 제2 소스-드레인층(SD2)을 포함할 수 있다.
기판(SUB)은 베이스 기판일 수 있고, 고분자 수지 등의 절연 물질로 이루어 질 수 있다. 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다.
기판(SUB) 상에는 버퍼층(BF)이 배치될 수 있다. 버퍼층(BF)은 기판(SUB)을 통해 발광 소자(EL)에 침투하는 수분을 차단하기 위하여, 기판(SUB)의 상면 전체에 형성될 수 있다. 예를 들어, 버퍼층(BF)은 복수의 무기막을 포함할 수 있다.
버퍼층(BF) 상에는 제1 액티브층(ACTL1)이 배치될 수 있다. 제1 액티브층(ACTL1)은 실리콘 기반의 물질로 이루어질 수 있다. 예를 들어, 제1 액티브층(ACTL1)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제1 액티브층(ACTL1)은 구동 트랜지스터(DT), 제3 내지 제6 트랜지스터(ST3, ST4, ST5, ST6) 각각의 액티브 영역(DT_ACT, ACT3, ACT4, ACT5, ACT6), 제1 전극(DT_S, S3, S4, S5, S6), 및 제2 전극(DT_D, D3, D4, D5, D6)을 포함할 수 있다.
제1 액티브층(ACTL1) 상에는 제1 게이트 절연막(GI1)이 배치될 수 있다. 제1 게이트 절연막(GI1)은 버퍼층(BF)과 제1 액티브층(ACTL1)을 덮을 수 있다. 제1 게이트 절연막(GI1)은 제1 액티브층(ACTL1)과 후술하는 제1 게이트층(GTL1)을 절연시킬 수 있다.
제1 게이트 절연막(GI1) 상에는 제1 게이트층(GTL1)이 배치될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G), 제2 스캔 라인(SLb), 및 발광 제어 라인(EML)을 포함할 수 있다.
구동 트랜지스터(DT)의 게이트 전극(DT_G)의 일부는 제2 게이트층(GTL2)에 배치된 제1 커패시터(C1)의 제2 전극(CE12)과 중첩되어 제1 커패시터(C1)의 제1 전극(CE11)을 형성할 수 있다.
제2 스캔 라인(SLb)의 일부는 제3 트랜지스터(ST3)의 액티브 영역(ACT3)과 중첩되어 제3 트랜지스터(ST3)의 게이트 전극(G3)을 형성할 수 있다. 제2 스캔 라인(SLb)의 다른 일부는 제6 트랜지스터(ST6)의 액티브 영역(ACT6)과 중첩되어 제6 트랜지스터(ST6)의 게이트 전극(G6)을 형성할 수 있다.
발광 제어 라인(EML)의 일부는 제4 트랜지스터(ST4)의 액티브 영역(ACT4)과 중첩되어 제4 트랜지스터(ST4)의 게이트 전극(G4)을 형성할 수 있다. 발광 제어 라인(EML)의 다른 일부는 제5 트랜지스터(ST5)의 액티브 영역(ACT5)과 중첩되어 제5 트랜지스터(ST5)의 게이트 전극(G5)을 형성할 수 있다.
제1 층간 절연막(ILD1)은 제1 게이트층(GTL1)과 제1 게이트 절연막(GI1)을 덮을 수 있다. 제1 층간 절연막(ILD1)은 제1 게이트층(GTL1)과 제2 게이트층(GTL2)을 절연시킬 수 있다.
제1 층간 절연막(ILD1) 상에는 제2 게이트층(GTL2)이 배치될 수 있다. 제2 게이트층(GTL2)은 제1 및 제2 금속층(BML1, BML2), 제1 커패시터(C1)의 제2 전극(CE12)을 포함할 수 있다. 제1 금속층(BML1)은 제1 트랜지스터(ST1)와 두께 방향으로 중첩되어, 제1 트랜지스터(ST1)에 입사되는 광을 차단할 수 있다. 제2 금속층(BML2)은 제2 트랜지스터(ST2)와 두께 방향으로 중첩되어, 제2 트랜지스터(ST2)에 입사되는 광을 차단할 수 있다. 제1 및 제2 금속층(BML1, BML2) 각각은 제1 및 제2 트랜지스터(ST1, ST2) 각각에 입사되는 광을 차단함으로써, 트랜지스터의 턴-온 특성을 향상시킬 수 있다. 제1 커패시터(C1)의 제2 전극(CE12)은 제1 게이트층(GTL1)에 배치된 제1 전극(CE11)과 중첩될 수 있다.
제2 층간 절연막(ILD2)은 제2 게이트층(GTL2)과 제1 층간 절연막(ILD1)을 덮을 수 있다. 제2 층간 절연막(ILD2)은 제2 게이트층(GTL2)과 제2 액티브층(ACTL2)을 절연시킬 수 있다.
제2 층간 절연막(ILD2) 상에는 제2 액티브층(ACTL2)이 배치될 수 있다. 예를 들어, 제2 액티브층(ACTL2)은 산화물 기반의 물질로 이루어질 수 있다. 제2 액티브층(ACTL2)은 제1 및 제2 트랜지스터(ST1, ST2) 각각의 액티브 영역(ACT1, ACT2), 제2 전극(D1, D2), 및 제1 전극(S1, S2)을 포함할 수 있다. 제2 게이트 절연막(GI2)은 제2 층간 절연막(ILD2)과 제2 액티브층(ACTL2)을 덮을 수 있고, 제2 액티브층(ACTL2)과 제3 게이트층(GTL3)을 절연시킬 수 있다.
제2 게이트 절연막(GI2) 상에는 제3 게이트층(GTL3)이 배치될 수 있다. 제3 게이트층(GTL3)은 제1 스캔 라인(SLa) 및 제3 스캔 라인(SLc)을 포함할 수 있다. 제1 스캔 라인(SLa)의 일부는 제1 트랜지스터(ST1)의 액티브 영역(ACT1)과 중첩되어 제1 트랜지스터(ST1)의 게이트 전극(G1)을 형성할 수 있다. 제3 스캔 라인(SLc)의 일부는 제2 트랜지스터(ST2)의 액티브 영역(ACT2)과 중첩되어 제2 트랜지스터(ST2)의 게이트 전극(G2)을 형성할 수 있다.
제3 게이트층(GTL3) 상에는 제3 층간 절연막(ILD3)이 배치될 수 있다. 제3 층간 절연막(ILD3)은 제3 게이트층(GTL3)과 제2 게이트 절연막(GI2)을 덮을 수 있다. 제3 층간 절연막(ILD3)은 제3 게이트층(GTL3)과 제1 소스-드레인층(SD1)을 절연시킬 수 있다.
제3 층간 절연막(ILD3) 상에는 제1 소스-드레인층(SD1)이 배치될 수 있다. 제1 소스-드레인층(SD1)은 제1 내지 제4 연결 전극(BE1, BE2, BE3, BE4), 구동 전압 라인(VDDL), 제1 애노드 연결 전극(ANDE1), 및 초기화 전압 라인(VIL)을 포함할 수 있다.
제1 연결 전극(BE1)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있고, 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(ST1)의 제1 전극(S1) 및 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다.
제2 연결 전극(BE2)은 제7 컨택홀(CNT7)을 통해 제2 트랜지스터(ST2)의 제2 전극(D2)에 접속될 수 있고, 제8 컨택홀(CNT8)을 통해 구동 트랜지스터(DT)의 제2 전극(DT_D) 및 제5 트랜지스터(ST5)의 제1 전극(S5)에 접속될 수 있다.
제3 연결 전극(BE3)은 제3 컨택홀(CNT3)을 통해 제3 트랜지스터(ST3)의 제1 전극(S3)에 접속될 수 있다. 또한, 제3 연결 전극(BE3)은 데이터 라인(DL)에 접속될 수 있다.
제4 연결 전극(BE4)은 제15 컨택홀(CNT15)을 통해 제1 금속층(BML1)에 접속될 수 있다. 또한, 제4 연결 전극(BE4)은 제1 트랜지스터(ST1)의 제2 전극(D1)에 접속될 수 있다.
구동 전압 라인(VDDL)은 제4 컨택홀(CNT4)을 통해 제1 커패시터(C1)의 제2 전극(CE12)에 접속될 수 있고, 제9 컨택홀(CNT9)을 통해 제4 트랜지스터(ST4)의 제1 전극(S4)에 접속될 수 있다.
제1 애노드 연결 전극(ANDE1)은 제5 컨택홀(CNT5)을 통해 제5 트랜지스터(ST5)의 제2 전극(D5) 및 제6 트랜지스터(CNT5)의 제2 전극(D6)에 접속될 수 있다. 또한, 제1 애노드 연결 전극(ANDE1)은 제14 컨택홀(CNT14)을 통해 제2 애노드 연결 전극(ANDE2)에 접속되고, 제2 애노드 연결 전극(ANDE2)은 발광 소자(EL)의 애노드 전극에 접속될 수 있다.
초기화 전압 라인(VIL)은 제6 컨택홀(CNT6)을 통해 제1 트랜지스터(ST1)의 제2 전극(D1)에 접속될 수 있고, 제10 컨택홀(CNT10)을 통해 제6 트랜지스터(ST6)의 제1 전극(S6)에 접속될 수 있다.
제1 소스-드레인층(SD1) 상에는 제1 비아층(VIA1)이 배치될 수 있다. 제1 비아층(VIA1)은 제1 소스-드레인층(SD1)과 제3 층간 절연막(ILD3)을 덮을 수 있다. 제1 비아층(VIA1)은 제1 소스-드레인층(SD1)과 제2 소스-드레인층(SD2)을 절연시킬 수 있다. 제1 비아층(VIA1)의 상면은 대체로 평탄할 수 있다.
제1 비아층(VIA1) 상에는 제2 소스-드레인층(SD2)이 배치될 수 있다. 제2 소스-드레인층(SD2)은 서로 분리된 차광부(BL), 데이터 라인(DL) 및 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다.
차광부(BL)는 제12 컨택홀(CNT12)을 통해 제5 트랜지스터(ST5)의 제2 전극(D5) 및 제6 트랜지스터(ST6)의 제2 전극(D6)에 접속될 수 있다. 차광부(BL)는 섬형 패턴이며, 플로팅 전극일 수 있다.
데이터 라인(DL)은 제3 컨택홀(CNT3)을 통해 제3 트랜지스터(ST3)의 제1 전극(S3)에 접속될 수 있다. 데이터 라인(DL)은 복수개이며, 각각 제2 방향(Y)으로 평행하게 연장되는 형상을 갖는 선형 패턴일 수 있다. 각 데이터 라인(DL)은 이웃하여 배치될 수 있으나, 이에 제한되는 것은 아니다.
제2 애노드 연결 전극(ANDE2)은 제14 컨택홀(CNT14)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다. 후술하겠지만, 제2 애노드 연결 전극(ANDE2)은 제12 컨택홀(CNT12)을 통해 서브 화소 전극에 연결될 수 있다.
차광부(BL)의 제1 방향(X)으로의 폭은 데이터 라인(DL)의 제1 방향(X)으로의 폭보다 크고, 제2 애노드 연결 전극(ANDE2)의 제1 방향(X)으로의 폭보다 클 수 있다. 또한, 차광부(BL)의 제1 방향(X)으로의 폭은 데이터 라인(DL)의 제1 방향(X)으로의 폭과 제2 애노드 연결 전극(ANDE2)의 제1 방향(X)으로의 폭의 합보다 클 수 있다.
도 7은 일 실시예에 따른 표시 장치의 화소의 일 예를 나타낸 평면도이다.
도 7을 참조하면, 일 실시예에 따른 표시 장치(1)는 화소 구동부 및 화소 구동부 상에 배치되는 화소 전극을 포함할 수 있다. 화소 구동부는 화소 전극을 구동시킬 수 있다.
일 실시예에 따른 화소 구동부는 제1 내지 제4 서브 화소 구동부(SPDA4)를 포함할 수 있다. 제1 내지 제4 서브 화소 구동부(SPDA4)는 제1 방향을 따라 순서대로 배열될 수 있다. 제1 서브 화소 구동부(SPDA1)의 평면 형상은 도 4를 참조하여 상술한 서브 화소 구동부의 평면 형상과 동일할 수 있다. 제2 서브 화소 구동부(SPDA2)는 제1 서브 화소 구동부(SPDA1)의 제1 방향 일측 에지를 기준으로 대칭인 평면 형상을 가질 수 있다. 제3 서브 화소 구동부(SPDA3)는 제1 서브 화소 구동부(SPDA1)와 동일한 평면 형상을 갖고, 제4 서브 화소 구동부(SPDA4)는 제2 서브 화소 구동부(SPDA2)와 동일한 평면 형상을 가질 수 있다.
화소 구동부 상에는 화소 전극이 배치될 수 있다. 일 실시예에 따른 화소 전극은 제1 내지 제4 서브 화소 전극(SPXE4)을 포함할 수 있다.
제1 서브 화소 전극(SPXE1)은 제1 서브 화소 구동부(SPDA1)와 제2 서브 화소 구동부(SPDA2)에 걸쳐 배치될 수 있다. 제2 서브 화소 전극(SPXE2)은 제2 서브 화소 구동부(SPDA2)와 제3 서브 화소 구동부(SPDA3)에 걸쳐 배치될 수 있다. 제3 서브 화소 전극(SPXE3)은 제3 서브 화소 구동부(SPDA3)와 제4 서브 화소 구동부(SPDA4)에 걸쳐 배치될 수 있다. 제4 서브 화소 전극(SPXE4)은 제4 서브 화소 구동부(SPDA4)와 이웃하는 화소의 제1 화소 구동부에 걸쳐 배치될 수 있다.
제1 서브 화소 전극(SPXE1)은 마름모 꼴의 제1 발광부(LA1) 및 제1 발광부(LA1)로부터 제2 방향 타측으로 연장되는 제1 가지부(BR1)를 포함할 수 있다. 제1 발광부(LA1)는 차광부(BL) 내에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 서브 화소 전극(SPXE1)이 평면도상 차광부(BL) 내에 배치될 수도 있다. 제1 발광부(LA1)의 제1 방향 타측 절반은 제1 서브 화소 구동부(SPDA1)와 중첩하고, 제1 방향 일측 절반은 제2 서브 화소 구동부(SPDA2)와 중첩할 수 있다. 제1 가지부(BR1)는 제12 컨택홀(CNT12)을 통해 제1 서브 화소 구동부(SPDA1)의 제2 애노드 연결 전극에 접속될 수 있다. 제1 발광부(LA1)는 제1 서브 화소 구동부(SPDA1)의 차광부 및 제2 서브 화소 구동부(SPDA2)의 차광부와 중첩할 수 있다.
제1 서브 화소 전극(SPXE1)의 제1 방향 일측에는 제2 서브 화소 전극(SPXE2)이 배치될 수 있다. 제2 서브 화소 전극(SPXE2)은 육각형 형상의 제2 발광부(LA2) 및 제2 발광부(LA2)로부터 제1 방향 타측으로 연장되는 제2 가지부(BR2)를 포함할 수 있다. 제2 발광부(LA2)는 평면도상 제1 발광부(LA1)로부터 우하측에 배치될 수 있다. 제2 발광부(LA2)의 제1 방향 타측 절반은 제2 화소 구동부와 중첩하고, 제1 방향 일측 절반은 제3 서브 화소 구동부(SPDA3)와 중첩할 수 있다. 제2 가지부(BR2)는 제13 컨택홀(CNT13)을 통해 제2 서브 화소 구동부(SPDA2)의 제2 애노드 연결 전극에 접속될 수 있다. 제2 서브 화소 전극(SPXE2)의 제2 발광부(LA2)는 제2 서브 화소 구동부(SPDA2)의 데이터 라인 및 제3 서브 화소 구동부(SPDA3)의 데이터 라인과 부분적으로 중첩할 수 있다.
제2 서브 화소 전극(SPXE2)의 제1 방향 일측에는 제3 서브 화소 전극(SPXE3)이 배치될 수 있다. 제2 서브 화소 전극(SPXE2)은 제1 서브 화소 전극(SPXE1)의 제1 방향 일측에 배치될 수 있다. 제3 서브 화소 전극(SPXE3)은 마름모 꼴의 제3 발광부 및 제3 발광부로부터 제2 방향 타측으로 연장되는 제3 가지부를 포함할 수 있다. 제3 발광부는 평면도상 제2 발광부(LA2)로부터 우상측에 배치될 수 있다. 제3 발광부의 제1 방향 타측 절반은 제3 화소 구동부와 중첩하고, 제1 방향 일측 절반은 제4 서브 화소 구동부(SPDA4)와 중첩할 수 있다. 제3 발광부는 제1 발광부(LA1)보다 큰 면적을 가질 수 있다. 제3 가지부는 제15 컨택홀(CNT15)을 통해 제3 서브 화소 구동부(SPDA3)의 제2 애노드 연결 전극에 접속될 수 있다. 제3 발광부는 제3 서브 화소 구동부(SPDA3)의 차광부 및 제4 서브 화소 구동부(SPDA4)의 차광부와 중첩할 수 있다.
제3 서브 화소 전극(SPXE3)의 제1 방향 일측에는 제4 서브 화소 전극(SPXE4)이 배치될 수 있다. 제4 서브 화소 전극(SPXE4)은 육각형 형상의 제4 발광부 및 제4 발광부로부터 제1 방향 타측으로 연장되는 제4 가지부를 포함할 수 있다. 제4 발광부는 평면도상 제3 발광부로부터 우하측에 배치될 수 있다. 제4 발광부의 제1 방향 타측 절반은 제4 화소 구동부와 중첩하고, 제1 방향 일측 절반은 이웃하는 화소의 제1 서브 화소 구동부(SPDA1)와 중첩할 수 있다. 제4 발광부는 제2 발광부(LA2)와 동일한 면적을 가질 수 있다. 제4 발광부는 제2 발광부(LA2)와 좌우 대칭 관계를 가질 수 있다. 제4 가지부는 제16 컨택홀(CNT16)을 통해 제4 서브 화소 구동부(SPDA4)의 제2 애노드 연결 전극에 접속될 수 있다. 제4 서브 화소 전극(SPXE4)의 제4 발광부는 제4 서브 화소 구동부(SPDA4)의 데이터 라인 및 이웃하는 화소의 제1 서브 화소 구동부(SPDA1)의 데이터 라인과 부분적으로 중첩할 수 있다.
제1 서브 화소 전극(SPXE1)의 제1 방향(X)으로의 폭은 제2 서브 화소 전극(SPXE2)의 제2 방향(Y)으로의 폭보다 클 수 있다. 제3 서브 화소 전극(SPXE3)의 제1 방향(X)으로의 폭은 제4 서브 화소 전극(SPXE4)의 제2 방향(Y)으로의 폭보다 클 수 있다.
도 8은 도 7의 VIIIa-VIIIa' 및 VIIIb-VIIIb'를 따라 자른 단면도이다. 도 8은 도 7의 VIIIa-VIIIa' 및 VIIIb-VIIIb'를 따라 자른 단면도이지만, 상술한 바와 같이 제3 서브 화소 구동부(SPDA3)가 제1 서브 화소 구동부(SPDA1)와 동일한 형상을 갖고 제4 서브 화소 구동부(SPDA4)가 제2 서브 화소 구동부(SPDA2)와 동일한 형상을 가지며, 제3 서브 화소 전극(SPXE3)의 평면 형상이 제1 서브 화소 전극(SPXE1)과 유사하며 제4 서브 화소 전극(SPXE4)의 평면 형상이 제2 서브 화소 전극(SPXE2)과 유사하므로 도 7의 IXa-IXa' 및 IXb-IXb'를 따라 자른 단면도 또한 이와 동일한 단면 구조를 가질 수 있다.
도 8을 참조하면, 도 7의 VIIIa-VIIIa'를 따라 자른 제1 서브 화소 구동 영역(SPDA1)에서, 제1 액티브 층(ACTL1)의 구동 트랜지스터(DT)의 액티브 영역(DT_ACT)은 제1 커패시터(C1)의 제2 전극(CE12)과 부분적으로 중첩하고, 제2 애노드 연결 전극(ANDE2) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다.
제1 게이트층(GTL1)의 제2 스캔 라인(SLb)은 제2 소스-드레인층(SD2)의 차광부(BL) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다.
제2 게이트층(GTL2)의 제1 금속층(BML1)은 제3 게이트층(GTL3)의 제1 스캔 라인(SLa), 제1 소스-드레인층(SD1)의 초기화 전압 라인(VIL), 제2 소스-드레인층(SD2)의 차광부(BL) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다. 또한, 제1 금속층(BML1)은 제15 컨택홀(CNT15)을 통해 제4 연결 전극(BE4)과 접속될 수 있다. 제2 게이트층(GTL2)의 제2 금속층(BML2)은 제3 게이트층(GTL3)의 제3 스캔 라인(SLc), 제2 소스-드레인층(SD2)의 차광부(BL) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다.
제2 액티브층(ACTL2)의 제2 트랜지스터(ST2)의 제2 전극(D2)은 제1 소스-드레인층(SD1)의 제2 연결 전극(BE2), 제2 소스-드레인층(SD2)의 차광부(BL) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다.
제3 게이트층(GTL3)의 제1 스캔 라인(SLa)은 제1 소스-드레인층(SD1)의 초기화 전압 라인(VIL), 제2 소스-드레인층(SD2)의 차광부(BL) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다. 제3 게이트층(GTL3)의 제3 스캔 라인(SLc)은 제2 소스-드레인층(SD2)의 차광부(BL) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다.
제1 소스-드레인층(SD1)의 제4 연결 전극(BE4)은 제15 컨택홀(CNT15)을 통해 제2 게이트층(GTL2)의 제1 금속층(BML1)에 접속될 수 있다. 제1 소스-드레인층(SD1)의 초기화 전압 라인(VIL)은 제2 소스-드레인층(SD2)의 차광부(BL) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다. 제1 소스-드레인층(SD1)의 제2 연결 전극(BE2)은 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다. 제1 소스-드레인층(SD1)의 제1 애노드 연결 전극(ANDE1)은 제2 소스-드레인층(SD2)의 제2 애노드 연결 전극(ANDE2) 및 제1 서브 화소 전극(SPXE1)과 부분적으로 중첩할 수 있다.
제2 소스-드레인층(SD2)의 차광부(BL)는 제1 서브 화소 전극(SPXE1)과 중첩할 수 있다. 제2 소스-드레인층(SD2)의 제2 애노드 연결 전극(ANDE2)은 제1 서브 화소 전극(SPXE1)과 중첩할 수 있다.
제2 소스-드레인층(SD2) 상에는 제2 비아층(VIA2)이 배치될 수 있다. 제2 비아층(VIA2) 상에는 제1 서브 화소 전극(SPXE1)이 배치될 수 있다. 제1 서브 화소 구동 영역(SPDA1)에서, 제2 비아층(VIA2)은 제1 서브 화소 전극(SPXE1)의 제1 발광부(LA1)와 중첩하는 제1 발광 영역(VA11) 및 제1 가지부(BR1)와 중첩하는 제1 비발광 영역(VA12)을 포함할 수 있다. 제2 비아층(VIA2)의 제1 발광 영역(VA11)의 중앙부의 상면은 하측으로 오목한 곡면을 포함하며, 제1 비발광 영역(VA12)의 상면은 평탄할 수 있다. 상면이 오목하다는 것의 의미는 중앙부로 갈수록 높이가 낮아지는 것을 의미할 수 있다. 제1 발광부(LA1)의 상면은 제1 발광 영역(VA11) 상면과 동일한 오목한 형상을 가질 수 있다.
제1 발광 영역(VA11)은 하부에 배치되는 제2 소스-드레인층(SD2)의 차광부(BL)와 중첩할 수 있다. 제1 발광 영역(VA11)은 제1 폭(W1)을 가질 수 있다. 제1 발광 영역(VA11)의 상면은 제1 비아층(VIA1)의 상면으로부터 제1 이격 거리(L1)만큼 이격될 수 있다. 제1 이격 거리(L1)는 제1 발광 영역(VA11)의 중앙부로 갈수록 감소할 수 있다. 제1 발광 영역(VA11)의 상면의 최저점과 제1 비발광 영역(VA12)의 상면은 제1 깊이(t1)의 높이차를 가질 수 있다.
제1 서브 화소 전극(SPXE1) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 제1 서브 화소 전극(SPXE1) 및 제2 비아층(VIA2)을 덮을 수 있다. 화소 정의막(PDL)은 제2 비아층(VIA2) 상에서 전면적으로 배치될 수 있다. 화소 정의막(PDL)은 제1 서브 화소 전극(SPXE1)의 제1 발광부(LA1)를 부분적으로 노출하는 제1 개구부(OP1)를 구비할 수 있다.
도 7의 VIIIb-VIIIb'를 따라 자른 제2 서브 화소 구동부(SPDA2)에서, 제1 액티브층(ACTL1)의 제5 트랜지스터(ST5)의 제1 전극(S5)은 제2 소스-드레인층(SD2)의 제2 애노드 연결 전극(ANDE2) 및 제2 서브 화소 전극(SPXE2)과 부분적으로 중첩할 수 있다. 제1 액티브층(ACTL1)의 제4 트랜지스터(ST4)의 제2 전극(D4)은 제1 소스-드레인층(SD1)의 구동 전압 라인(VDDL), 제2 소스-드레인층(SD2)의 데이터 라인(DL) 및 제2 서브 화소 전극(SPXE2)과 부분적으로 중첩할 수 있다.
제1 게이트층(GTL1)의 구동 트랜지스터(DT)의 게이트 전극(DT_G)은 제1 소스-드레인층(SD1)의 구동 전압 라인(VDDL), 제2 소스-드레인층(SD2)의 제2 애노드 연결 전극(ANDE2)과 차광부(BL) 및 제2 서브 화소 전극(SPXE2)과 부분적으로 중첩할 수 있다.
제1 소스-드레인층(SD1)의 구동 전압 라인(VDDL)은 제2 소스-드레인층(SD2)의 차광부(BL)와 데이터 라인(DL) 및 제2 서브 화소 전극(SPXE2)과 부분적으로 중첩할 수 있다.
제2 소스-드레인층(SD2)의 제2 애노드 연결 전극(ANDE2), 차광부(BL) 및 데이터 라인(DL)은 제2 서브 화소 전극(SPXE2)과 부분적으로 중첩할 수 있다.
제2 소스-드레인층(SD2) 상에는 제2 비아층(VIA2)이 배치될 수 있다. 제2 비아층(VIA2) 상에는 제2 서브 화소 전극(SPXE2)이 배치될 수 있다. 제2 서브 화소 구동 영역(SPDA2)에서, 제2 비아층(VIA2)은 제2 서브 화소 전극(SPXE2)의 제2 발광부(LA2)와 중첩하는 제2 발광 영역(VA21) 및 제2 가지부(BR2)와 중첩하는 제2 비발광 영역(VA22)을 포함할 수 있다. 제2 비아층(VIA2)의 제2 발광 영역(VA21)의 중앙부의 상면은 하측으로 오목하며, 제2 비발광 영역(VA22)의 상면은 평탄할 수 있다. 상면이 하측으로 오목하다는 것의 의미는 중앙부로 갈수록 높이가 낮아지는 것을 의미할 수 있다. 제2 발광부(LA2)의 상면은 제2 발광 영역(VA21) 상면과 동일한 오목한 형상을 가질 수 있다.
제2 발광 영역(VA21)은 하부에 배치되는 제2 소스-드레인층(SD2)의 차광부(BL)와 중첩할 수 있다. 제2 발광 영역(VA21)은 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 제2 발광 영역(VA21)의 상면은 제1 비아층(VIA1)의 상면으로부터 제2 이격 거리(L2)만큼 이격될 수 있다. 제2 이격 거리(L2)는 제2 발광 영역(VA21)의 중앙부로 갈수록 감소할 수 있다. 제2 발광 영역(VA21)의 상면의 최저점과 제2 비발광 영역(VA22)의 상면은 제2 깊이(t2)의 높이차를 가질 수 있다. 제2 깊이(t2)는 상술한 제1 깊이(t1)보다 클 수 있다.
제2 발광 영역(VA21)은 제1 발광 영역(VA11)과 유사한 형상을 가질 수 있다. 제1 발광 영역(VA11) 상에 배치되는 제1 발광부(LA1) 및 제2 발광 영역(VA21) 상에 배치되는 제2 발광부(LA2)의 상면은 동일한 형상을 가질 수 있다.
표시 장치(1)의 외부로부터 외부 광이 조사되면, 상기 외부 광은 제1 및 제2 서브 화소 전극(SPXE1, SPXE2)에 의해 반사되어 시인될 수 있다. 상기 외부 광은 제1 및 제2 서브 화소 전극(SPXE1, SPXE2) 중에서 주된 면적을 차지하는 제1 발광부(LA1) 및 제2 발광부(LA2)에 의해 주된 반사가 이루어질 수 있다. 따라서, 제1 발광부(LA1) 및 제2 발광부(LA2)의 상면이 각각 오목한 구조를 가짐으로써 제1 및 제2 서브 화소 전극(SPXE1, SPXE2)은 동일한 광학적 특성을 가질 수 있다. 제1 및 제2 서브 화소(SP1, SP2)에 대한 설명은 상술한 바와 같이, 제3 및 제4 서브 화소(SP3, SP4)에도 동일하게 적용될 수 있다.
제2 서브 화소 전극(SPXE2) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 제2 서브 화소 전극(SPXE2) 및 제2 비아층(VIA2)을 덮을 수 있다. 화소 정의막(PDL)은 제2 서브 화소 전극(SPXE2)의 제2 발광부(LA2)를 부분적으로 노출하는 제2 개구부(OP2)를 더 구비할 수 있다.
일 실시예에 따른 표시 장치(1)에 의하면, 제1 내지 제4 서브 화소(SP1, SP2, SP3, SP4)는 동일한 상면 형상을 갖는 서브 화소 전극(SPXE)을 포함하여 외부로부터 조사되는 외부 광에 대하여 동일한 광학적 특성을 나타낼 수 있다. 즉, 외부로부터 조사되는 외부 광을 각 서브 화소 전극(SPXE)마다 동일한 패턴으로 반사시킬 수 있다. 따라서, 외부로부터 광이 조사되더라도 특정 색상의 빛 번짐이 시인되는 것을 방지할 수 있다.
도 9 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 개략도이다. 도 9 내지 도 13의 개략도에서는 일부 적층 구조를 생략하여 도시하였으나, 이는 도 8에 도시된 기판(SUB) 내지 제1 비아층(VIA1)의 적층 구조와 동일하다.
도 9를 참조하면, 기판(도 8의 'SUB'참조) 상에 서로 분리된 차광부(BL), 데이터 라인(DL) 및 제2 애노드 연결 전극(ANDE2)을 포함하는 제2 소스-드레인층(SD2)을 형성한 후, 제2 소스-드레인층(SD2) 상에 제2 비아 물질층(VIA2a)을 코팅하고, 제2 비아 물질층(VIA2a) 상부에 마스크(MK)를 배치하여 광을 조사한다.
제1 서브 화소 영역(SPA1)에는 제1 마스크 영역(MA1)을 배치한다. 제1 마스크 영역(MA1)은 투광 영역(TA), 차광 영역(BA) 및 반차광 영역(HBA)을 포함한다. 차광부(BL)와 중첩하는 영역에는 반차광 영역(HBA)을 배치하고, 제2 애노드 연결 전극(ANDE2)과 중첩하는 영역에는 차광 영역(BA)을 배치하고, 그 외의 영역에는 투광 영역(TA)을 배치한다. 여기서 반차광 영역(HBA)의 폭은 차광부(BL)의 폭보다 작고, 차광 영역(BA)의 폭은 제2 애노드 연결 전극(ANDE2)의 폭보다 작을 수 있다.
제2 서브 화소 영역(SPA2)에는 제2 마스크 영역(MA2)을 배치한다. 제2 마스크 영역(MA2)은 투광 영역(TA), 차광 영역(BA) 및 반차광 영역(HBA)을 포함하며, 제2 애노드 연결 전극(ANDE2)과 중첩하는 영역에는 차광 영역(BA)을 배치하고, 데이터 라인(DL)과 중첩하는 영역에는 반차광 영역(HBA)을 배치하고, 그 외의 영역에는 투광 영역(TA)을 배치한다. 여기서, 차광 영역(BA)의 폭은 제2 애노드 연결 전극(ANDE2)의 폭보다 작을 수 있다. 반차광 영역(HBA)은 하부에 배치되는 데이터 라인(DL) 전체를 커버하고, 차광부(BL)의 일부를 커버할 수 있으나, 이에 제한되지 않고 차광부(BL) 전체를 커버할 수 있다.
도 10을 참조하면, 광을 조사한 제2 비아 물질층(VIA2a)을 현상액을 이용하여 현상한다. 그 결과, 제1 트렌치(TRC1), 제2 트렌치(TRC2), 제12 컨택홀(CNT12) 및 제13 컨택홀(CNT13)을 구비하는 제2 비아 패턴(VIA2b)이 형성될 수 있다. 제2 비아 패턴(VIA2b)은 제2 비아 물질층(VIA2a)의 상면이 부분적으로 제거되어 형성될 수 있다.
제2 비아 패턴(VIA2b)에서, 제1 트렌치(TRC1) 및 제2 트렌치(TRC2)가 배치되는 영역의 두께는 그 외 영역의 두께보다 작을 수 있다. 제1 트렌치(TRC1) 및 제2 트렌치(TRC2)는 직육면체 형상의 내부 구조를 가질 수 있다.
제1 트렌치(TRC1)는 제1' 폭(W1')의 최대 폭 및 제1' 깊이(t1')의 최대 깊이를 갖는 트렌치 구조를 가질 수 있다. 제1 트렌치(TRC1)의 저면과 그와 중첩하는 제2 비아 패턴(VIA2b)의 하면은 제1' 이격 거리(L1')를 두고 이격될 수 있다.
제2 트렌치(TRC2)는 제2' 폭(W2')의 최대 폭 및 제2' 깊이(t2')의 최대 깊이를 갖는 트렌치 구조를 가질 수 있다. 제1 트렌치(TRC2)의 저면과 그와 중첩하는 제2 비아 패턴(VIA2b)의 하면은 제2' 이격 거리(L2')를 두고 이격될 수 있다.
제1 트렌치(TRC1)는 하부에 배치되는 차광부(BL)를 노출시키지 않을 수 있다. 제2 트렌치(TRC2)는 하부에 배치되는 차광부(BL) 및 데이터 라인(DL)을 노출시키지 않을 수 있다.
제2 비아 패턴(VIA2b)에서, 제12 컨택홀(CNT12) 및 제13 컨택홀(CNT13)은 제2 애노드 연결 전극(ANDE2)을 노출시킬 수 있다.
도 11 내지 도 13을 참조하면, 제1 트렌치(TRC1), 제2 트렌치(TRC2), 제12 컨택홀(CNT12) 및 제13 컨택홀(CNT13)을 구비하는 제2 비아 패턴(VIA2b)을 열처리한다. 그 결과, 제1 홈(H1) 및 제2 홈(H2)을 구비하는 제2 비아층(VIA2)이 형성될 수 있다. 제1 홈(H1) 및 제2 홈(H2)의 중앙부는 소정의 곡률을 갖는 곡면을 포함할 수 있다.
제1 홈(H1)은 제1 트렌치(TRC1)가 변형되어 형성될 수 있다. 열에 의해 제1 트렌치(TRC1)의 내벽을 구성하는 물질이 흘러내려 제1 트렌치(TRC1)의 제1' 폭(W1')보다 큰 제1 폭(W1)의 최대 폭과 제1 트렌치(TRC1)의 제1' 깊이(t1')보다 작은 제1 깊이(t1)의 최대 깊이를 갖는 제1 홈(H1)이 형성될 수 있다. 제1 홈(H1)의 최대 깊이는 중앙부에서 형성될 수 있다. 이 때, 하부에 배치되는 차광부(BL)에 의해 그와 중첩하는 제2 비아 패턴(VIA2a) 영역에는 상측으로 돌출하려는 힘이 작용될 수 있다. 이에 따라, 제1 홈(H1)의 저면과 그와 중첩하는 제2 비아 패턴(VIA2b)의 하면은 제1' 이격 거리(L1')보다 큰 값을 갖는 제1 이격 거리(L1)를 두고 이격될 수 있다.
제2 홈(H2)은 제2 트렌치(TRC2)가 변형되어 형성될 수 있다. 제2 트렌치(TRC2)의 내벽을 구성하는 물질이 흘러내려 제2 트렌치(TRC2)의 제2' 폭(W2')보다 큰 제2 폭(W2)의 최대 폭과 제2 트렌치(TRC2)의 제2' 깊이(t2')보다 작은 제2 깊이(t2)의 최대 깊이를 갖는 제2 홈(H2)이 형성될 수 있다. 제2 홈(H2)의 최대 깊이는 중앙부에서 형성될 수 있다. 이 때, 하부에 배치되는 차광부(BL) 및 데이터 라인(DL)에 의해 그와 중첩하는 제2 비아 패턴(VIA2a) 영역에는 상측으로 돌출하려는 힘이 작용될 수 있다. 이에 따라, 제2 홈(H2)의 저면과 그와 중첩하는 제2 비아 패턴(VIA2b)의 하면은 제2' 이격 거리(L2')보다 큰 값을 갖는 제2 이격 거리(L2)를 두고 이격될 수 있다.
제1 및 제2 홈(H1, H2)의 중앙부의 평탄도는 제1 및 제2 트렌치(TRC1, TRC2)의 중앙부의 평탄도보다 낮을 수 있다. 평탄도는 일면의 영역별 높이의 표준 편차로 정의할 수 있다. 제1 및 제2 트렌치(TRC1, TRC2)의 중앙부는 대체로 평탄할 수 있다.
추후 공정에서, 제1 및 제2 홈(H1, H2)과 중첩하는 제2 비아층(VIA2) 상에는 제1 및 제2 서브 화소 전극(SPXE1, SPXE2)의 제1 및 제2 발광부(LA1, LA2)가 각각 배치될 수 있다. 표시 장치(1)의 외부로부터 외부 광이 조사되면, 상기 외부 광은 제1 및 제2 서브 화소 전극(SPXE1, SPXE2)에 의해 반사되어 시인될 수 있다. 상기 외부 광은 제1 및 제2 서브 화소 전극(SPXE1, SPXE2) 중에서 주된 면적을 차지하는 제1 발광부(LA1) 및 제2 발광부(LA2)에 의해 주된 반사가 이루어질 수 있다. 따라서, 제1 발광부(LA1) 및 제2 발광부(LA2)의 상면이 각각 오목한 평면 구조를 가짐으로써 제1 및 제2 서브 화소 전극(SPXE1, SPXE2)은 동일한 광학적 특성을 가질 수 있다.
이하, 표시 장치(1)의 다른 실시예에 대해 설명한다. 후술하는 다른 실시예에 따른 표시 장치(1)에 대한 설명은 일 실시예에 따른 표시 장치(1)와 중복되는 설명은 생략하고, 차이점 위주로 설명하기로 한다.
도 14는 다른 실시예에 따른 표시 장치의 단면도이다.
도 14를 참조하면, 본 실시예에 따른 표시 장치(1_1)가 포함하는 제2 비아층(VIA2_1)의 상면은 제1 및 제2 개구부(OP1, OP2)와 중첩하는 영역에서 복수개의 돌출부 및 함몰부를 포함하는 곡면 형상을 가질 수 있다. 제2 비아층(VIA2_1) 상에는 제1 및 제2 서브 화소 전극(SPXE1_1, SPXE2_1)이 배치될 수 있다. 구체적으로, 제1 서브 화소 전극(SPXE1_1) 및 제2 서브 화소 전극(SPXE2_1)의 상면은 그와 중첩하는 제2 비아층(VIA2_1)의 상면에 상응하여 복수개의 돌출부 및 함몰부를 포함하는 곡면 형상을 가질 수 있다.
본 실시예에 따른 표시 장치(1_1)에 의하면, 제1 및 제4 서브 화소(SP1, SP2)는 동일한 상면 형상을 갖는 제1 및 제2 서브 화소 전극(SPXE1_1, SPXE2_1)을 포함하여 외부로부터 조사되는 외부 광에 대하여 동일한 광학적 특성을 나타낼 수 있다. 즉, 외부로부터 조사되는 외부 광을 각 서브 화소 전극(SPXE1_1, SPXE2_1)마다 동일한 패턴으로 반사시킬 수 있다. 따라서, 외부로부터 광이 조사되더라도 특정 색상의 빛 번짐이 시인되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
PX: 화소
SP: 서브 화소
BL: 차광부
DL: 데이터 라인
VIA1: 제1 비아층
VIA2: 제2 비아층
SPXE1: 제1 서브 화소 전극
SPXE2: 제2 서브 화소 전극
MK: 마스크
LA1: 제1 발광부
LA2: 제2 발광부
BR1: 제1 가지부
BR2: 제2 가지부

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 상면이 평탄한 제1 절연층;
    상기 기판 상에 배치된 제1 도전층으로서, 서로 분리된 제1 차광 패턴, 제2 차광 패턴, 및 제3 차광 패턴을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치된 복수의 화소 전극을 포함하되,
    상기 복수의 화소 전극은 제1 색 화소에 위치하며 제1 방향을 따라 평면도상 상기 제1 차광 패턴 내에 배치되는 제1 화소 전극, 및
    제2 색 화소에 위치하며 상기 제1 방향을 따라 상기 제2 차광 패턴과 상기 제3 차광 패턴을 커버하는 제2 화소 전극을 포함하고,
    상기 제2 절연층은 상기 제1 화소 전극에 중첩하는 제1 영역 및 상기 제2 화소 전극에 중첩하는 제2 영역을 포함하며,
    상기 제2 절연층의 상기 제1 영역의 상면 및 상기 제2 영역의 상면은 각각 중앙부가 오목한 곡면을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 절연층의 상면으로부터 측정한 상기 제2 절연층의 상기 제1 영역의 상면까지의 최소 거리는 상기 제1 절연층의 상면으로부터 측정한 상기 제2 절연층의 상기 제2 영역의 상면까지의 최소 거리보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 절연층의 상면으로부터 측정한 상기 제1 영역의 상면의 거리는 상기 제1 영역의 중앙부로 갈수록 감소하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 절연층의 상면으로부터 측정한 상기 제2 영역의 상면의 거리는 상기 제2 영역의 중앙부로 갈수록 감소하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 영역의 상기 제1 방향으로의 폭은 상기 제2 영역의 상기 제2 방향으로의 폭보다 큰 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 차광 패턴은 섬형 패턴이고, 상기 제2 차광 패턴 및 상기 제3 차광 패턴은 각각 상기 제1 방향에 대해 수직한 제2 방향으로 연장하는 선형 패턴인 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 차광 패턴은 플로팅 전극이고, 상기 제1 차광 패턴 및 상기 제2 차광 패턴은 각각 데이터 배선인 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 차광 패턴의 상기 제1 방향의 폭은 상기 제2 차광 패턴의 상기 제1 방향의 폭 및 상기 제3 차광 패턴의 상기 제1 방향의 폭의 합보다 큰 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 차광 패턴의 상기 제1 방향의 폭은 상기 제2 차광 패턴의 상기 제1 방향의 폭보다 크고, 상기 제3 차광 패턴의 상기 제1 방향의 폭보다 큰 표시 장치.
  10. 제6 항에 있어서,
    상기 제1 화소 전극의 상기 제1 방향의 폭은 상기 제2 화소 전극의 상기 제2 방향의 폭보다 큰 표시 장치.
  11. 제1 항에 있어서,
    상기 기판과 상기 제1 절연층 사이에 배치된 복수의 박막 트랜지스터를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 복수의 박막 트랜지스터는 실리콘계 반도체층을 포함하는 제1 박막 트랜지스터 및 산화물 반도체층을 포함하는 제2 박막 트랜지스터를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 산화물 반도체층은 상기 실리콘계 반도체층보다 상부에 위치하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제2 절연층의 상기 제1 영역의 상면 및 상기 제2 영역의 상면은 각각 중앙부가 복수의 돌출부 및 함몰부를 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 제2 절연층은 상기 제1 화소 전극 및 상기 제2 화소 전극과 비중첩하는 제3 영역을 더 포함하되,
    상기 제3 영역의 상면과 상기 제1 영역의 상면 간의 높이차는 상기 제3 영역의 상면과 상기 제2 영역의 상면 간의 높이차보다 작은 표시 장치.
  16. 기판 상에 서로 분리된 제1 차광 패턴, 제2 차광 패턴, 및 제3 차광 패턴을 포함하는 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 절연 물질층을 코팅하는 단계;
    상기 절연 물질층 상에 투광 영역, 차광 영역 및 반차광 영역을 포함하는 마스크를 배치하고, 상기 마스크를 통해 상기 절연 물질층 상에 광을 조사하는 단계;
    상기 절연 물질층을 현상하여 트렌치를 포함하는 절연 패턴을 형성하는 단계;
    상기 절연 패턴을 열처리함에 의해 홈을 포함하는 절연층을 형성하는 단계; 및
    상기 절연층의 상기 홈 상에 화소 전극을 형성하는 단계를 포함하되,
    상기 홈의 폭은 상기 트렌치의 폭보다 큰 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 홈의 중앙부의 최대 깊이는 상기 트렌치의 중앙부의 최대 깊이보다 작은 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 홈의 중앙부의 평탄도는 상기 트렌치의 중앙부의 평탄도보다 낮은 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 홈의 중앙부는 소정의 곡률을 갖는 곡면을 포함하는 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 트렌치의 중앙부는 평탄한 표시 장치의 제조 방법.
KR1020200137592A 2020-10-22 2020-10-22 표시 장치 및 표시 장치의 제조 방법 KR20220053740A (ko)

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