CN106067466B - 薄膜晶体管基板及其制造方法 - Google Patents

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Abstract

本公开涉及在同一基板上具有两种不同类型薄膜晶体管的薄膜晶体管基板，以及使用该薄膜晶体管基板的显示器。本公开提出一种薄膜晶体管基板，包括：基板；第一薄膜晶体管，其设置在基板上并且包括多晶半导体层、第一源电极、第一漏电极、以及在多晶半导体层上的第一栅电极；第二薄膜晶体管，其设置在基板上并且包括第二栅电极、第二源电极、第二漏电极、以及在第二栅电极上的氧化物半导体层；中间绝缘层，其设置在第一栅电极和第二栅电极上并且在氧化物半导体层下；以及虚拟层，其具有与氧化物半导体层相同的材料并且设置在第一源电极与中间绝缘层之间以及在第一漏电极与中间绝缘层之间。

Description

薄膜晶体管基板及其制造方法
技术领域
本公开涉及在同一基板上具有两种不同类型的薄膜晶体管的薄膜晶体管基板及其制造方法。
背景技术
如今，随着信息社会的发展，对呈现信息的显示器的需求增加。因此，开发了各种平板显示器(或FDP)来克服阴极射线管(或CRT)的例如重量重和体积大的许多缺点。平板显示装置包括液晶显示装置(或LCD)、等离子体显示面板(或PDP)、有机发光显示装置(或OLED)以及电泳显示装置(或ED)。
平板显示器的显示面板可以包括薄膜晶体管基板，薄膜晶体管基板具有分配在以矩阵的方式排列的每个像素区域中的薄膜晶体管。例如，液晶显示装置(或LCD)通过使用电场控制液晶层的光传递性来呈现视频数据。对于有机发光二极管显示器，通过在以矩阵方式设置的在其中形成有机发光二极管的每个像素处生成被恰当控制的光来呈现视频数据。
作为自发光显示装置，有机发光二极管显示装置具有如下优点：响应速度非常快、亮度非常高并且视角大。可以将使用具有好的能量效率的有机发光二极管的有机发光二极管显示器(或OLED)分类为无源矩阵型有机发光二极管显示器(或PMOLED)和有源矩阵型有机发光二极管显示器(或AMOLED)。
随着个人设备更加流行，积极开发了便携式和/或可穿戴装置。为了将显示装置应用于便携式和/或可穿戴装置，装置具有低功耗的特性。然而，使用迄今为止开发的技术，获得具有极好低功耗性质的显示器受到限制。
发明内容
本为了克服上述缺点，本公开的目的是提出在同一基板上具有特性彼此不同的至少两种晶体管的用于平板显示器的薄膜晶体管基板，以及制造该薄膜晶体管基板的方法。本公开的另一目的是提出通过优化的过程和最小数目的掩模工艺制造具有两种不同类型晶体管的用于平板显示器的薄膜晶体管基板的方法，以及通过该方法制造的薄膜晶体管基板。
为了实现以上目的，本公开提出了一种薄膜晶体管基板，包括：基板；第一薄膜晶体管，其设置在基板上并且包括多晶半导体层、第一源电极、第一漏电极、以及在多晶半导体层上的第一栅电极；第二薄膜晶体管，其设置在基板上并且包括第二栅电极、第二源电极、第二漏电极、以及在第二栅电极上的氧化物半导体层；中间绝缘层，其设置在第一栅电极和第二栅电极上并且在氧化物半导体层下；以及虚拟层，其具有与氧化物半导体层相同的材料并且设置在第一源电极与中间绝缘层之间以及在第一漏电极与中间绝缘层之间。
在一个实施方案中，第二源电极设置在氧化物半导体层的一侧部分上，并且第二漏电极设置在氧化物半导体层的另一侧部分上。
在一个实施方案中，薄膜晶体管基板还包括：覆盖多晶半导体层的栅极绝缘层。第一栅电极和第二栅电极形成在栅极绝缘层上。第一栅电极和第二栅电极设置在栅极绝缘层上。
在一个实施方案中，第一源电极设置在虚拟层上，并且经由穿过虚拟层、中间绝缘层和栅极绝缘层的源极接触孔连接至多晶半导体层的一个部分。第一漏电极设置在虚拟层上，并且经由穿过虚拟层、中间绝缘层和栅极绝缘层的漏极接触孔连接至多晶半导体层的另一部分。
在一个实施方案中，中间绝缘层包括：第一中间绝缘层和第二中间绝缘层。第一中间绝缘层设置在第一栅电极上，第二栅电极设置在第一中间绝缘层上，并且第二中间绝缘层设置在第二栅电极上。
在一个实施方案中，中间绝缘层包括：氮化物层；以及在氮化物层上的氧化物层。
此外，本公开提出了一种薄膜晶体管基板，包括：基板；第一半导体层，其设置在基板上并且包含多晶半导体材料；栅极绝缘层，其覆盖第一半导体层；第一栅电极，其设置在栅极绝缘层上并且与第一半导体层交叠；第二栅电极，其设置在栅极绝缘层上；中间绝缘层，其覆盖第一栅电极和第二栅电极；第二半导体层，其设置在中间绝缘层上、包含氧化物半导体材料并且与第二栅电极交叠；第一源电极和第一漏电极，其设置在中间绝缘层上，并且包括具有在第一源电极和第一漏电极下的氧化物半导体材料的虚拟层；以及第二源电极和第二漏电极，其设置在第二半导体层上。
在一个实施方案中，第二源电极与第二半导体层的一个部分接触，并且第二漏电极与第二半导体层的另一部分接触。
在一个实施方案中，第一源电极经由穿过虚拟层、中间绝缘层和栅极绝缘层的源极接触孔连接至第一半导体层的一个部分，并且第一漏电极经由穿过虚拟层、中间绝缘层和栅极绝缘层的漏极接触孔连接至第一半导体层的另一部分。
在一个实施方案中，中间绝缘层包括：第一中间绝缘层和第二中间绝缘层。第一中间绝缘层设置在第一栅电极上，第二栅电极设置在第一中间绝缘层上，并且第二中间绝缘层设置在第二栅电极上。
在一个实施方案中，中间绝缘层包括：氮化物层；以及在氮化物层上的氧化物层。
此外，本公开提出了一种用于制造薄膜晶体管基板的方法，包括如下步骤：在基板上形成第一半导体层；沉积栅极绝缘层以覆盖第一半导体层；在栅极绝缘层上形成第一栅电极和第二栅电极；沉积中间绝缘层以覆盖第一栅电极和第二栅电极；在中间绝缘层上沉积第二半导体材料；经由穿过第二半导体材料、中间绝缘层和栅极绝缘层露出第一半导体层的一个部分与另一部分；在第二半导体材料上沉积源极-漏极金属材料；以及通过同时对源极-漏极金属材料和第二半导体材料进行图案化来形成第一源电极、第一漏电极、第二源电极、第二漏电极和第二半导体层。
在一个实施方案中，用于形成第一栅电极和第二栅电极的步骤包括：在栅极绝缘层上形成第一栅电极；在具有第一栅电极的基板上沉积下部中间绝缘层；以及在下部中间绝缘层上形成第二栅电极。
根据本公开的用于平板显示器的薄膜晶体管基板在同一基板上包括两种不同类型的薄膜晶体管，使得任意一种类型的薄膜晶体管的缺点可以通过另一类型的薄膜晶体管来补偿。特别地，包括具有低频驱动特性的薄膜晶体管的显示器可以具有低功耗性质，并且其可以应用于便携式和/或可穿戴装置。此外，根据用于制造薄膜晶体管基板的方法，当通过使用半色调掩模同时形成任意一个薄膜晶体管的沟道层和源电极-漏电极时，掩模工艺的数目可以得到减少。
本公开还涉及以下实施方案。
1.一种薄膜晶体管基板，包括：
基板；
第一薄膜晶体管，所述第一薄膜晶体管设置在所述基板上并且包括多晶半导体层、第一源电极、第一漏电极、以及在所述多晶半导体层上的第一栅电极；
第二薄膜晶体管，所述第二薄膜晶体管设置在所述基板上并且包括第二栅电极、第二源电极、第二漏电极、以及在所述第二栅电极上的氧化物半导体层；
中间绝缘层，所述中间绝缘层设置在所述第一栅电极和所述第二栅电极上并且在所述氧化物半导体层下；以及
虚拟层，所述虚拟层具有与所述氧化物半导体层相同的材料并且设置在所述第一源电极与所述中间绝缘层之间、以及在所述第一漏电极与所述中间绝缘层之间。
2.根据实施方案1所述的薄膜晶体管基板，其中所述第二源电极设置在所述氧化物半导体层的一侧部分上，以及
其中所述第二漏电极设置在所述氧化物半导体层的另一侧部分上。
3.根据实施方案1所述的薄膜晶体管基板，还包括：
覆盖所述多晶半导体层的栅极绝缘层，
其中所述第一栅电极和所述第二栅电极设置在所述栅极绝缘层上。
4.根据实施方案3所述的薄膜晶体管基板，其中所述第一源电极设置在所述虚拟层上，并且经由穿过所述虚拟层、所述中间绝缘层和所述栅极绝缘层的源极接触孔连接至所述多晶半导体层的一个部分，以及
其中所述第一漏电极设置在所述虚拟层上，并且经由穿过所述虚拟层、所述中间绝缘层和所述栅极绝缘层的漏极接触孔连接至所述多晶半导体层的另一部分。
5.根据实施方案1所述的薄膜晶体管基板，其中所述中间绝缘层包括：
第一中间绝缘层和第二中间绝缘层，
其中所述第一中间绝缘层设置在所述第一栅电极上，
其中所述第二栅电极设置在所述第一中间绝缘层上，以及
其中所述第二中间绝缘层设置在所述第二栅电极上。
6.根据实施方案1所述的薄膜晶体管基板，其中所述中间绝缘层包括：
氮化物层；以及
在所述氮化物层上的氧化物层。
7.根据实施方案1所述的薄膜晶体管基板，其中所述第一薄膜晶体管具有顶部栅极结构，以及所述第二薄膜晶体管具有底部栅极结构。
8.根据实施方案1所述的薄膜晶体管基板，其中所述第一栅电极和所述第二栅电极采用相同的材料形成在同一层上。
9.根据实施方案6所述的薄膜晶体管基板，其中所述氧化物层设置在所述氮化物层和所述氧化物半导体层之间。
10.一种薄膜晶体管基板，包括：
基板；
第一半导体层，所述第一半导体层设置在所述基板上并且包含多晶半导体材料；
栅极绝缘层，所述栅极绝缘层覆盖所述第一半导体层；
第一栅电极，所述第一栅电极设置在所述栅极绝缘层上并且与所述第一半导体层交叠；
第二栅电极，所述第二栅电极设置在所述栅极绝缘层上；
中间绝缘层，所述中间绝缘层覆盖所述第一栅电极和所述第二栅电极；
第二半导体层，所述第二半导体层设置在所述中间绝缘层上，所述第二半导体层包含氧化物半导体材料并且与所述第二栅电极交叠；
第一源电极和第一漏电极，所述第一源电极和所述第一漏电极设置在所述中间绝缘层上，并且包括具有在所述第一源电极和所述第一漏电极下的所述氧化物半导体材料的虚拟层；以及
第二源电极和第二漏电极，所述第二源电极和所述第二漏电极设置在所述第二半导体层上。
11.根据实施方案10所述的薄膜晶体管基板，其中所述第二源电极接触所述第二半导体层的一个部分，以及
其中所述第二漏电极接触所述第二半导体层的另一部分。
12.根据实施方案10所述的薄膜晶体管基板，其中所述第一源电极经由穿过所述虚拟层、所述中间绝缘层和所述栅极绝缘层的源极接触孔连接至所述第一半导体层的一个部分，以及
其中所述第一漏电极经由穿过所述虚拟层、所述中间绝缘层和所述栅极绝缘层的漏极接触孔连接至所述第一半导体层的另一部分。
13.根据实施方案10所述的薄膜晶体管基板，其中所述中间绝缘层包括：
第一中间绝缘层和第二中间绝缘层，
其中所述第一中间绝缘层设置在所述第一栅电极上，
其中所述第二栅电极设置在所述第一中间绝缘层上，以及
其中所述第二中间绝缘层设置在所述第二栅电极上。
14.根据实施方案10所述的薄膜晶体管基板，其中所述中间绝缘层包括：
氮化物层；以及
在所述氮化物层上的氧化物层。
15.一种显示装置，包括根据实施方案1至14中任一项所述的薄膜晶体管基板。
16.根据实施方案15所述的显示装置，其中所述显示装置为液晶显示装置、等离子体显示面板、有机发光显示装置和电泳显示装置中的一种。
17.一种便携式和/或可穿戴装置，包括根据实施方案15或16所述的显示装置。
18.一种用于制造薄膜晶体管基板的方法，包括：
在基板上形成包含多晶半导体材料的第一半导体层；
沉积覆盖所述第一半导体层的栅极绝缘层；
在所述栅极绝缘层上形成第一栅电极和第二栅电极；
沉积覆盖所述第一栅电极和所述第二栅电极的中间绝缘层；
在所述中间绝缘层上沉积包含氧化物半导体材料的第二半导体材料；
经由穿过所述第二半导体材料、所述中间绝缘层和所述栅极绝缘层露出所述第一半导体层的一个部分与另一部分；
在所述第二半导体材料上沉积源极-漏极金属材料；以及
通过同时对所述源极-漏极金属材料和所述第二半导体材料进行图案化形成第一源电极、第一漏电极、第二源电极、第二漏电极和第二半导体层。
19.根据实施方案18所述的方法，其中用于形成所述第一栅电极和所述第二栅电极的步骤包括：
在所述栅极绝缘层上形成所述第一栅电极；
在具有所述第一栅电极的基板上沉积下部中间绝缘层；以及
在所述下部中间绝缘层上形成所述第二栅电极。
附图说明
本申请包括附图以提供对本发明的进一步理解并且附图被并入本说明书并构成本说明书的一部分，附图示出本发明的实施方案并且与描述一起用于说明本发明的原理。
在附图中：
图1是示出根据本公开第一实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的结构的截面图；
图2是示出制造根据本公开第一实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的方法的流程图；
图3是示出根据本公开第二实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的结构的截面图；
图4是示出制造根据本公开第二实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的方法的流程图；
图5A至图5F是示出制造根据本公开第二实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的步骤的截面图；
图6是示出根据本公开第三实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的结构的截面图；
图7是示出制造根据本公开第三实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的方法的流程图；
图8是示出根据本公开第一应用实例的显示器的结构的框图；
图9是示出根据本公开第二应用实例的包括在边缘场型液晶显示器中的具有氧化物半导体层的薄膜晶体管基板的平面图；
图10是示出沿线I-I'截取的根据本公开第二应用实例的图9的薄膜晶体管基板的结构的截面图；
图11是示出根据本公开第三应用实例的具有诸如薄膜晶体管的有源开关元件的有源矩阵型有机发光二极管显示器的一个像素的结构的平面图；
图12是示出沿图11的线II-II'截取的根据本公开第三应用实例的有机发光二极管显示器的结构的截面图；
图13是示出根据本公开第四应用实例的有机发光二极管显示器的结构的放大平面图；以及
图14是示出沿图13的线III-III'截取的根据本公开第四应用实例的有机发光二极管显示器的结构的截面图。
具体实施方式
在下文中，在说明书的所有范围中，术语“在...上”的含义包括“直接在...上”和“间接在...上”。当然，在说明书的所有范围中，术语“在...下”的含义包括“直接在...下”和“间接在...下”。
我们将参照附图对本公开的优选实施方案进行说明。贯穿详细描述相同的附图标记指代相同的元件。然而，本公开不受这些实施方案的限制，但可以在不改变技术精神的情况下应用于各种变化方案或修改方案。在以下的实施方案中，元件的名称是为了容易说明而选择的，因此可能与实际的名称不同。
根据本公开的用于平板显示器的薄膜晶体管基板包括在同一基板上设置在第一区域中的第一薄膜晶体管和设置在第二区域中的第二薄膜晶体管。基板可以包括显示区域和非显示区域。在显示区域中，多个像素区域以矩阵形式排列。在一个像素区域中，设置有显示元件。在包围显示区域的非显示区域中，设置有用于驱动像素区域中的显示元件的驱动元件。
在此，第一区域可以是非显示区域，第二区域可以是显示区域的一些部分或全部部分。在该情况下，第一薄膜晶体管和第二薄膜晶体管设置为可以彼此间隔开。另外地，第一区域和第二区域可以包括在显示区域中。特别地，对于在一个像素区域中设置有多个薄膜晶体管的情况，第一薄膜晶体管和第二薄膜晶体管可以靠近地设置。
由于多晶半导体材料具有高迁移率(超过100cm2/Vs)和低能耗功率的特性，并且其具有高的可靠性，因此多晶半导体材料适合应用于驱动IC，例如用于驱动显示元件的栅极驱动器和/或复用器(或MUX)。另外，多晶半导体材料可以应用于驱动设置在有机发光二极管显示器的像素区域中的薄膜晶体管。由于氧化物半导体材料具有低的关断电流，因此氧化物半导体材料适合应用于其中导通时间段非常短而关断时间段长的像素区域中的开关薄膜晶体管的沟道层。此外，由于关断电流低，因此像素电压的保持时间可以长，使得其优选地应用于需要低频驱动和/或低功耗的显示器。通过设置这两种不同类型的薄膜晶体管，本公开提出了用于便携式和/或可穿戴显示器的具有优化的功能和特性的薄膜晶体管基板。
当使用多晶半导体材料形成半导体层时，需要掺杂工艺和高温处理工艺。相反地，当使用氧化物半导体材料形成半导体层时，其在相对较低温度的工艺下进行。因此，优选地，首先形成多晶半导体层(其在较严苛的热条件下进行)，其后，较晚形成氧化物半导体层。如此，在本公开中，具有多晶半导体材料的第一薄膜晶体管将具有顶部栅极结构，具有氧化物半导体材料的第二薄膜晶体管将具有底部栅极结构。
此外，从制造工艺的角度看，当多晶半导体材料具有许多空位时，特性可能严重劣化。因此，需要进行其中采用氢粒子填充空位的氢化工艺。在本发明中，氢粒子包括例如氢原子、氢分子和/或氢离子。另一方面，对于氧化物半导体材料，空位可以用作载流子，使得需要进行热处理以在氧化物半导体材料中具有少量的空位。可以通过在350℃至380℃的温度条件下的后续热处理来进行这些工艺(氢化工艺和热处理)。
对于氢化工艺，在多晶半导体材料上需要具有大量氢粒子的氮化物层。由于用于沉积氮化物层的材料具有大量的氢，因此在所沉积的氮化物层中可以包括大量的氢粒子。通过热处理，氢粒子可以扩散进入多晶半导体材料中。因此，多晶半导体层可以被稳定。在热处理期间，优选地，不应使过多量的氢粒子扩散进入氧化物半导体材料中。因此，应当在氮化物层与氧化物半导体材料之间设置氧化物层。因此，氧化物半导体层可以被稳定，但是不会被氢粒子过多地影响。
在下文中，为方便起见，第一薄膜晶体管用于设置在非显示区域中的驱动IC，第二薄膜晶体管用于设置在显示区域的像素区域中的显示元件。然而，它们不限于仅该情况。例如，对于有机发光二极管显示器，第一薄膜晶体管和第二薄膜晶体管设置在显示区域中的一个像素区域处。特别地，具有多晶半导体材料的第一薄膜晶体管可以应用于驱动薄膜晶体管，具有氧化物半导体材料的第二薄膜晶体管可以应用于开关薄膜晶体管。
<第一实施方案>
参照图1，我们将说明本公开的第一实施方案。图1是示出根据本公开第一实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的结构的截面图。在此，我们将主要采用截面图来说明，这是因为其清楚地示出本公开的主要特征，为方便起见，未使用平面图。
参照图1，根据第一实施方案的用于平板显示器的薄膜晶体管基板包括设置在同一基板SUB上的第一薄膜晶体管T1和第二薄膜晶体管T2。第一薄膜晶体管T1和第二薄膜晶体管T2可以彼此间隔开，或者它们可以设置在相对靠近的距离内。另外，这两个薄膜晶体管设置为彼此交叠。
在基板SUB的整个表面上，沉积有缓冲层BUF。在一些情况下，可以不包括缓冲层BUF。另外，缓冲层BUF可以是多个层。在此，为方便起见，我们将采用单个层来说明。此外，可以在基板SUB与缓冲层BUF之间的一些要求的区域处包括遮光层。还可以设置遮光层来防止将光引入设置在其上的薄膜晶体管的半导体层中。
在缓冲层BUF上，设置有第一半导体层A1。第一半导体层A1包括第一薄膜晶体管T1的沟道区域。沟道区域定义为第一栅电极G1与第一半导体层A1之间的交叠区域。由于第一栅电极G1与第一半导体层A1的中间部分交叠，因此第一半导体层A1的中间部分为沟道区域。扩展至沟道区域的两侧的两个掺杂有杂质的区域分别定义为源极区域SA和漏极区域DA。
对于第一薄膜晶体管T1用于驱动IC的情况，优选地，半导体层具有在较低功耗下的高速性能的特性。例如，可以使用P-MOS型薄膜晶体管或N-MOS型薄膜晶体管，或者C-MOS型薄膜晶体管可以应用于第一薄膜晶体管T1。P-MOS型薄膜晶体管、N-MOS型薄膜晶体管和/或C-MOS型薄膜晶体管优选地具有多晶半导体材料，例如，多晶硅(p-Si)。此外，第一薄膜晶体管T1优选地具有顶部栅极结构。
在具有第一半导体层A1的基板SUB的整个表面上，沉积有栅极绝缘层GI。栅极绝缘层GI可以由硅氮化物(SiNx)材料或硅氧化物(SiOx)材料制成。优选地，栅极绝缘层GI具有至的厚度用于确保元件的稳定性和特性。在栅极绝缘层GI可以由硅氮化物(SiNx)制成的情况下，从制造工艺的角度看，栅极绝缘层GI包括大量氢粒子。由于这些氢粒子将从栅极绝缘层GI扩散出，因此优选地，栅极绝缘层GI由硅氧化物材料制成。
氢粒子的扩散可以引起对包含多晶半导体材料的第一半导体层A1的有利影响。然而，它可以引起对具有与第一薄膜晶体管T1不同材料的第二薄膜晶体管T2的不利影响。因此，当在同一基板SUB上形成具有彼此不同特性的至少两种薄膜晶体管时，优选地，栅极绝缘层GI将由对半导体材料不会有任何特定影响的硅氧化物(SiOx)制成。在一些情况下，与第一实施方案中不同，栅极绝缘层GI可以沉积为具有至的厚度。在这些情况下，当栅极绝缘层GI由硅氮化物(SiNx)制成时，可能会扩散更多量的氢粒子。考虑到这些情况，优选地，栅极绝缘层GI可为氧化物层，例如硅氧化物(SiOx)层。
在栅极绝缘层GI上，设置有第一栅电极G1和第二栅电极G2。第一栅电极G1设置在第一半导体层A1的中间部分上方。第二栅电极G2位于设置第二薄膜晶体管T2的位置。第一栅电极G1和第二栅电极G2采用相同的材料并且通过使用同一掩模工艺形成在同一层上。因此，制造工艺可以得到简化。
作为覆盖第一栅电极G1和第二栅电极G2，沉积中间绝缘层ILD。中间绝缘层ILD具有多层结构，其中交替地堆叠有包含硅氮化物(SiNx)的氮化物层SIN和包含硅氧化物(SiOx)的氧化物层SIO。在此，为方便起见而说明最少需求的元件，中间绝缘层ILD包括其中氧化物层SIO堆叠在氮化物层SIN上的两个层。
沉积氮化物层SIN用于通过使氢粒子扩散进入多晶硅中来对具有多晶硅的第一半导体层A1进行氢化工艺。相反地，氧化物层SIO用于防止氮化物层SIN的氢粒子过多地扩散进入第二薄膜晶体管T2的半导体材料中。
例如，从氮化物层SIN出来的氢可以扩散进入在栅极绝缘层GI下的第一半导体层A1中。因此，氮化物层SIN优选地沉积为尽可能地靠近栅极绝缘层GI。相反地，从氮化物层SIN出来的氢不会过多地扩散进入栅极绝缘层GI上方的第二薄膜晶体管T2的半导体材料中。因此，在氮化物层SIN上，应当沉积氧化物层SIO。考虑到制造工艺，优选地，中间绝缘层ILD具有至的厚度。因此，氮化物层SIN和氧化物层SIO的每个的厚度优选地分别为至此外，为了更多量的氢粒子从氮化物层SIN进入第一半导体层A1，但是氢粒子不会影响第二半导体层A2，优选地，氧化物层SIO比栅极绝缘层GI厚。另外，由于氧化物层SIO用于控制氢扩散的量，因此优选地，氧化物层SIO比氮化物层SIN厚。
特别地，在中间绝缘层ILD的氧化物层SIO上，沉积有与第二栅电极G2交叠的第二半导体层A2。第二半导体层A2包括第二薄膜晶体管T2的沟道区域。对于第二薄膜晶体管T2应用于显示元件的情况，优选地，第二半导体层A2具有适合于执行开关元件的特性。例如，优选地，第二半导体层A2包含氧化物半导体材料，例如，铟镓锌氧化物(或IGZO)、铟镓氧化物(或IGO)、或者铟锌氧化物(或IZO)。氧化物半导体材料具有以相对低的频率驱动装置的优点。由于这些特性，像素可以具有用于保持像素电压的长的时间段，使得优选地应用于需要低频驱动和/或低功耗的显示器。对于具有氧化物半导体材料的薄膜晶体管，考虑到其中在同一基板上形成两种不同类型的薄膜晶体管的结构，优选地，氧化物半导体薄膜晶体管具有底部栅极结构以确保元件的稳定性。
在第二半导体层A2和中间绝缘层ILD上，沉积有源电极-漏电极。第一源电极S1和第一漏电极D1设置为跨第一栅电极G1以预定距离彼此面对。第一源电极S1通过源极接触孔SH连接至第一半导体层A1的一侧-源极区域SA。源极接触孔SH经由穿过中间绝缘层ILD和栅极绝缘层GI露出第一半导体层A1的一侧-源极区域SA。第一漏电极D1通过漏极接触孔DH连接至第一半导体层A1的另一侧-漏极区域DA。漏极接触孔DH经由穿过中间绝缘层ILD和栅极绝缘层GI露出第一半导体层A1的另一侧-漏极区域DA。
第二源电极S2和第二漏电极D2设置为跨第二栅电极G2以预定距离彼此面对，并且与第二半导体层A2的一侧和另一侧的上表面接触。第二源电极S2与中间绝缘层ILD的上表面以及第二半导体层A2的一个上表面直接接触。第二漏电极D2与中间绝缘层ILD的上表面以及第二半导体层A2的另一上表面直接接触。
在具有第一薄膜晶体管T1和第二薄膜晶体管T2的基板SUB的整个表面上，沉积有钝化层PAS。此外，通过对钝化层PAS进行图案化，可以包括有用于露出第一漏电极D1和/或第二漏电极D2的接触孔。另外，在钝化层PAS上，像素电极(或用于有机发光二极管显示器的阳极电极)可以被包括为连接至第一漏电极D1和/或第二漏电极D2。在此，为方便起见，我们提出并且说明示出本公开的主要特征的薄膜晶体管的结构。
如上所述，根据本公开第一实施方案的用于平板显示器的薄膜晶体管基板提出了其中具有多晶半导体材料的第一薄膜晶体管T1和具有氧化物半导体材料的第二薄膜晶体管T2在同一基板SUB上的结构。特别地，第一薄膜晶体管T1的第一栅电极G1和第二薄膜晶体管T2的第二栅电极G2采用相同的金属材料形成在同一层上。
具有多晶半导体材料的第一薄膜晶体管T1的第一半导体层A1设置在第一栅电极G1下，但是具有氧化物半导体材料的第二薄膜晶体管T2的第二半导体层A2设置在第二栅电极G2上方。首先形成可以在相对较高温度条件下制造的第一半导体层A1。在此之后，稍后形成可以在相对较低温度条件下制造的第二半导体层A2。因此，氧化物半导体材料在整个制造工艺期间未暴露于高温条件。由于在形成第一栅电极G1之前形成第一半导体层A1，因此第一薄膜晶体管T1具有顶部栅极结构。由于在形成第二栅电极G2之后形成第二半导体层A2，因此第二薄膜晶体管T2具有底部栅极结构。
此外，在用于包含氧化物半导体材料的第二半导体层A2的热处理过程中，可以同时进行用于包含多晶半导体材料的第一半导体层A1的氢化工艺。如此，优选地，中间绝缘层ILD包括如下的两个堆叠的层：氧化物层SIO设置在氮化物层SIN上方。从制造工艺的角度看，需要氢化用于使氢粒子扩散进入第一半导体层A1中。此外，需要进行热处理用于使包含氧化物半导体材料的第二半导体层A2稳定。可以在将氮化物层SIN沉积在第一半导体层A1上之后进行氢化工艺，并且可以在形成第二半导体层A2之后进行热处理。根据本公开的第一实施方案，由于氧化物层SIO沉积在氮化物层SIN与第二半导体层A2之间，因此可以防止氢粒子过多地扩散进入包含氧化物半导体材料的第二半导体层A2中。因此，在本公开的第一实施方案中，在氧化物半导体材料的热处理期间，可以同时进行氢化工艺。
在下文中，参照图2，我们将说明在同一基板上包括两种不同薄膜晶体管的用于平板显示器的薄膜晶体管基板的制造方法。图2是示出用于制造根据本公开第一实施方案的具有两种不同类型薄膜晶体管的薄膜晶体管基板的方法的流程图。
在步骤S100中，在基板SUB上沉积缓冲层BUF。即使在附图中未示出，在沉积缓冲层BUF之前，也可以在期望的区域处形成遮光层。
在步骤S110中，在缓冲层BUF上，沉积非晶硅(a-Si)材料。进行结晶化处理，非晶硅层转化成多晶硅(多晶Si)。使用第一掩模工艺，多晶硅层被图案化以形成第一半导体层A1。
在步骤S120中，在具有第一半导体层A1的基板SUB的整个表面上沉积绝缘材料如硅氧化物，形成栅极绝缘层GI。栅极绝缘层GI优选地包括硅氧化物。在此，栅极绝缘层GI优选地具有以上并且以下的厚度。
在步骤S200中，在栅极绝缘层GI上，沉积栅极金属材料。使用第二掩模工艺，栅极金属层被图案化以形成栅电极。特别地，同时形成用于第一薄膜晶体管T1的第一栅电极G1和用于第二薄膜晶体管T2的第二栅电极G2。第一栅电极G1设置为与第一半导体层A1的中间部分交叠。第二栅电极G2设置在形成第二薄膜晶体管T2的位置。
在步骤S210中，使用第一栅电极G1作为掩模，将杂质材料掺杂进第一半导体层A1的一些部分中，使得可以限定包括源极区域SA和漏极区域DA的掺杂区域。掺杂区域的详细制造工艺可以根据薄膜晶体管的类型(P-MOS型、N-MOS型和/或C-MOS型)而略有不同。例如，对于N-MOS型，可以首先形成高浓度掺杂区域，然后可以形成低浓度掺杂区域。使用具有比第一栅电极G1的尺寸宽的用于第一栅电极G1的光致抗蚀剂图案，可以限定高浓度掺杂区域。去除光致抗蚀剂图案，并且使用第一栅电极G1作为掩模，可以在高浓度掺杂区域与第一栅电极G1之间限定低浓度掺杂区域(或LDD)。为方便起见，在附图中未示出杂质掺杂区域。
在步骤S220中，在具有第一栅电极G1和第二栅电极G2的基板SUB的整个表面上，沉积中间绝缘层ILD。特别地，首先沉积氮化物层SIN，然后在其上依次沉积氧化物层SIO。氮化物层SIN在沉积过程期间包括大量氢粒子。考虑到制造工艺，中间绝缘层ILD的总厚度可以为至在此，对于目的在于氢粒子扩散的氮化物层SIN，考虑到氢化效率，氮化物层SIN优选地具有至的厚度。由于氧化物层SIO用于防止氢粒子过多地扩散进入设置在氧化物层SIO上方的半导体层中，因此氧化物层SIO优选地具有至的厚度。考虑到氢扩散效率和元件性能，氧化物层SIO和氮化物层SIN的厚度可以优选地被选择和/或决定。例如，为了防止氢粒子过多地扩散出，氮化物层SIN优选地比氧化物层SIO薄。
在步骤S300中，在中间绝缘层ILD上，特别地在氧化物层SIO上，沉积氧化物半导体材料。此外，氧化物半导体材料优选地直接沉积在氧化物层SIO上，使得氧化物半导体材料不与包含大量氢粒子的氮化物层SIN直接接触。氧化物半导体材料包括铟镓锌氧化物(或IGZO)、铟镓氧化物(或IGO)和铟锌氧化物(或IZO)中的至少之一。使用第三掩模工艺，氧化物半导体材料被图案化以形成第二半导体层A2。第二半导体层A2被设置成与第二栅电极G2交叠。
在步骤S310中，对于具有第二半导体层A2的基板SUB进行后续热处理，同时进行对于包含多晶硅的第一半导体层A1的氢化以及对于包含氧化物半导体材料的第二半导体层A2的热处理。后续热处理可以在350℃至380℃的温度条件下进行。此时，包括在氮化物层SIN中的大量氢粒子将扩散进第一半导体层A1中。然而，扩散进第二半导体层A2中的氢粒子的量可以通过氧化物层SIO来限制和/或控制。在一些情况下，用于第一半导体层A1的氢化工艺与用于第二半导体层A2的热处理分别地进行。在这些情况下，在用于沉积中间绝缘层ILD的步骤S220之后首先进行氢化工艺，然后通过该后处理过程进行用于第二半导体层A2的热处理。
在步骤S400中，使用第四掩模工艺，中间绝缘层ILD和栅极绝缘层GI被图案化以形成露出第一半导体层A1的一个部分的源极接触孔SH和露出第一半导体层A1的另一部分的漏极接触孔DH。这些接触孔SH和接触孔DH稍后用于将源电极-漏电极连接至第一半导体层A1。
在此，根据制造条件，可以改变步骤S300、步骤S310和步骤S400的相继次序。例如，首先可以进行用于形成接触孔的步骤S400，然后可以进行用于形成第二半导体层A2的步骤S300，最后可以进行用于进行后续热处理的步骤S310。另外，首先可以进行用于形成第二半导体层A2的步骤S300，然后可以进行用于形成接触孔的步骤S400，最后可以进行用于进行后续热处理的步骤S310。
在步骤S500中，在具有源极接触孔SH和漏极接触孔DH的中间层ILD以及第二半导体层A2上沉积源极-漏极金属材料。使用第五掩模工艺，源极-漏极金属材料被图案化以形成第一源电极S1、第一漏电极D1、第二源电极S2和第二漏电极D2。第一源电极S1通过源极接触孔SH连接至第一半导体层A1的一个区域-源极区域SA。第一漏电极D1通过漏极接触孔DH连接至第一半导体层A1的另一区域-漏极区域DA。第二源电极S2与第二半导体层A2的一侧的上表面接触。第二漏电极D2与第二半导体层A2的另一侧的上表面接触。
在步骤S600中，在具有源电极-漏电极的基板SUB的整个表面上，沉积钝化层PAS。虽然在附图中未示出，但是钝化层PAS可以被图案化以形成用于露出第一漏电极D1和/或第二漏电极D2的一些部分的接触孔。
<第二实施方案>
在下文中，参照图3，我们将说明本公开的第二实施方案。图3是示出根据本公开第二实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的结构的截面图。
根据第二实施方案的薄膜晶体管基板基本上非常类似于第一实施方案的薄膜晶体管基板。主要差异在于第二薄膜晶体管T2的源电极-漏电极S2-D2和第二半导体层A2在同一掩模工艺期间同时形成。因此，从结构的角度看，第二半导体材料SE2存在于第一薄膜晶体管T1的第一源电极-漏电极S1-D1下，同时第二半导体层A2(与第二半导体材料SE2相同的材料)存在于第二薄膜晶体管T2的第二源电极-漏电极S2-D2下。
对于第二薄膜晶体管T2，第二源电极S2和第二漏电极D2具有相同的外周形状，其中第二半导体层A2具有氧化物半导体材料。同时，第二源电极S2与第二漏电极D2以与在第二半导体层A2的中间部分处限定的沟道区域的空间对应的预定距离彼此分离。即，第二源电极S2设置在具有氧化物半导体材料的第二半导体层A2的一侧表面上。第二漏电极D2设置在第二半导体层A2的另一侧上。
与此同时，对于第一薄膜晶体管T1，具有氧化物半导体材料的第二半导体材料SE2作为虚拟层被插入在第一源电极S1与中间绝缘层ILD之间以及第一漏电极D1与中间绝缘层ILD之间。具体地，第一源电极S1可以经由穿过第二半导体材料SE2、中间绝缘层ILD和栅极绝缘层GI的源极接触孔SH接触第一半导体层A1的一侧的区域(源极区域SA)。类似地，第一漏电极D1可以经由穿过第二半导体材料SE2、中间绝缘层ILD和栅极绝缘层GI的漏极接触孔DH接触第一半导体层A1的另一侧的区域(漏极区域DA)。
此外，为方便起见，在第二实施方案中，中间绝缘层ILD被示出并且说明为单个层。例如，中间绝缘层ILD可以为由硅氧化物(SiOx)材料制成的单个层。另外，中间绝缘层ILD可以具有其中硅氧化物(SiOx)层堆叠在硅氮化物(SiNx)层上的双层结构。由于中间绝缘层ILD的结构在第一实施方案中已说明，因此我们在此不再重复。
中间层ILD还用作第二薄膜晶体管T2的栅极绝缘层。因此，当中间层ILD的厚度过厚时，栅极电压不能适当地施加至第二半导体层A2。因此，中间层ILD的总厚度优选地为至
由于其他元件与第一实施方案中的那些类似，因此将省略详细说明。在下文中，参照图4和图5A至图5F，我们将说明制造根据本公开第二实施方案的用于平板显示器的薄膜晶体管基板的方法。在此，将不再描述不具有另外含义的重复说明。图4是示出制造根据本公开第二实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的方法的流程图。图5A至图5F是示出制造根据本公开第二实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的步骤的截面图。
在步骤S100中，在基板SUB上，沉积缓冲层BUF。
在步骤S110中，在缓冲层BUF上，沉积具有非晶硅(a-Si)材料的第一半导体材料SE1。进行结晶化处理，非晶硅材料转化成多晶硅(多晶Si)材料。使用第一掩模工艺，具有多晶硅材料的第一半导体材料SE1被图案化以形成第一半导体层A1。
在步骤S120中，在具有第一半导体层A1的基板SUB的整个表面上沉积绝缘材料如硅氧化物，形成栅极绝缘层GI。栅极绝缘层GI优选地由硅氧化物制成，并且厚度为至如图5A中所示。
在步骤S200中，在栅极绝缘层GI上，沉积栅极金属层。使用第二掩模工艺，栅极金属层被图案化以形成栅电极。特别地，同时形成用于第一薄膜晶体管T1的第一栅电极G1和用于第二薄膜晶体管T2的第二栅电极G2。第一栅电极G1设置为与第一半导体层A1的中间部分交叠。第二栅电极G2设置在形成第二薄膜晶体管T2的位置。
在步骤S210中，使用第一栅电极G1作为掩模，将杂质材料掺杂进第一半导体层A1的一些部分中，使得可以限定包括源极区域SA和漏极区域DA的掺杂区域。
在步骤S220中，在具有第一栅电极G1和第二栅电极G2的基板SUB的整个表面上，沉积中间绝缘层ILD,如图5B中所示。即使在此附图中未示出，中间绝缘层ILD也可以具有其中氧化物层沉积在氮化物层上的堆叠结构，如第一实施方案中一样。考虑到氢扩散效率和元件性能，氧化物层和氮化物层的厚度可以优选地被选择和/或决定。例如，为了防止氢粒子过多地扩散出，氮化物层优选地比氧化物层薄。
在步骤S300中，在中间绝缘层ILD上，沉积具有氧化物半导体材料的第二半导体材料SE2。对于中间绝缘层ILD具有其中氧化物层SIO沉积在氮化物层SIN上的堆叠结构的情况，具有氧化物半导体材料的第二半导体材料SE2优选地直接沉积在氧化物层SIO上，使得不与具有大量氢的氮化物层SIN接触。
在步骤S310中，进行对于具有第二半导体层A2的基板SUB的后续热处理，同时进行对于包含多晶硅的第一半导体层A1的氢化以及对于包含氧化物半导体材料的第二半导体层A2的热处理。后续热处理可以在350℃至380℃的温度条件下进行。在氧化物层堆叠在用于中间绝缘层ILD的氮化物层上的情况下，包括在氮化物层SIN中的大量的氢粒子将扩散进入第一半导体层A1中。然而，扩散进第二半导体层A2中的氢粒子的量可以通过设置在氮化物层SIN的上层处的氧化物层SIO来限制和/或控制。在一些情况下，用于第一半导体层A1的氢化工艺可以与用于第二半导体层A2的热处理分别地进行。
在步骤S320中，使用第三掩模工艺，第二半导体材料SE2、中间绝缘层ILD和栅极绝缘层GI被图案化以形成分别露出第一半导体层A1的一侧部分和另一侧部分的源极接触孔SH和漏极接触孔DH，如图5C中所示。
在步骤S400中，在中间绝缘层ILD上沉积源极-漏极金属材料SD。全部源极-漏极金属SD中的大部分被堆叠在第二半导体材料SE2上。另外，经由源极接触孔SH，源极-漏极金属SD与第一半导体层A1的一侧部分(源极区域SA)接触。并且，经由漏极接触孔DH，源极-漏极金属SD与第一半导体层A1的另一侧部分(漏极区域DA)接触。
在此之后，使用第四掩模工艺，源极-漏极金属SD和第二半导体材料SE2同时被图案化以形成第一源电极S1和第一漏电极D1、第二源电极S2和第二漏电极D2以及第二半导体层A2。在该第四掩模工艺中，可以使用半色调掩模来蚀刻两个堆叠层不同的厚度以同时形成源电极-漏电极和半导体层。在下文中，我们将说明使用半色调掩模的该第四掩模工艺。
在源极-漏极金属SD上，涂覆光致抗蚀剂PR。使用半色调掩模，光致抗蚀剂PR被图案化。例如，对于第二薄膜晶体管，光致抗蚀剂PR可以如下被图案化：全色调FT可以被应用于与源电极和漏电极对应的区域，并且半色调可以被应用于与第二半导体层的沟道区域对应的区域。此时，对于第一薄膜晶体管，全色调也被应用于与源电极和漏电极对应的区域，如图5D中所示。
使用光致抗蚀剂图案，源极-漏极金属SD和第二半导体材料SE2同时被图案化以形成第一源电极S1和第一漏电极D1、第二源电极S2和第二漏电极D2、以及第二半导体层A2。第一源电极S1通过源极接触孔SH与第一半导体层A1的源极区域SA接触。源极接触孔SH穿过第二半导体材料SE2、中间绝缘层ILD和栅极绝缘层GI。因此，第二半导体材料SE2被插入在第一源电极S1与中间绝缘层ILD之间。此外，第一漏电极D1通过漏极接触孔DH与第一半导体层A1的漏极区域DA接触。漏极接触孔DH穿过第二半导体材料SE2、中间绝缘层ILD和栅极绝缘层GI。因此，第二半导体材料SE2还被插入在第一漏电极D1与中间绝缘层ILD之间。
在步骤S410中，第二源电极S2和第二漏电极D2具有与第二半导体层A2相同的外周轮廓。此外，第二源电极S2和第二漏电极D2彼此分离开预定的距离。即，第二半导体层A2的中间部分(沟道区域)未被源极-漏极金属覆盖，而是露出的。在此，第二半导体层A2与第二栅电极G2交叠，如图5E中所示。
在步骤S500中，在具有第一薄膜晶体管T1和第二薄膜晶体管T2的基板SUB的整个表面上，沉积钝化层PAS,如图5F中所示。
在此，简化制造条件和/或环境，用于氢化工艺和热处理的步骤S310可以在用于沉积第二半导体材料的步骤S300与用于沉积钝化层的步骤S500之间的任何时间处执行。例如，可以在用于形成接触孔的步骤S320之后，或者用于沉积源极-漏极金属的步骤S400之后，执行步骤S310。另外，可以在用于形成源极-漏极和第二半导体层的步骤S410之后执行步骤S310。
通过与第一实施方案进行比较，注意到根据本公开第二实施方案的用于制造薄膜晶体管基板的方法减少了一个掩模工艺。即，根据第二实施方案的薄膜晶体管基板可以具有与第一实施方案相同的优点，以及具有掩模减少的另外的优点。
<第三实施方案>
在下文中，参照图6，我们将说明本公开的第三实施方案。图6是示出根据本公开第三实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的结构的截面图。
根据第三实施方案的薄膜晶体管基板基本上非常类似于第一实施方案和/或第二实施方案的薄膜晶体管基板。主要差异在于第一薄膜晶体管T1的第一栅电极G1与第二薄膜晶体管T2的第二栅电极G2设置在彼此不同的层上。此外，由于第一栅电极G1和第二栅电极G2设置在不同的层上，因此中间绝缘层ILD具有两层结构。
具体地，中间绝缘层ILD包括第一中间绝缘层ILD1和第二中间绝缘层ILD2。第一中间绝缘层ILD1沉积在第一栅电极G1上以覆盖设置第一薄膜晶体管T1和第二薄膜晶体管T2的区域。第二栅电极G2沉积在第一中间绝缘层ILD1上。第二中间绝缘层ILD2设置在第二栅电极G2上以覆盖设置第一薄膜晶体管T1和第二薄膜晶体管T2的区域。
优选地，第一中间绝缘层ILD1包含如硅氮化物SiNx的具有大量的氢粒子的材料，使得氢粒子扩散进入第一薄膜晶体管T1的第一半导体层A1中。同时，第二中间绝缘层ILD2用作堆叠在第二栅电极G2上的栅极绝缘层。此外，在第二中间绝缘层ILD2上，设置有第二薄膜晶体管T2的第二半导体层A2。因此，优选地，被包含在第一中间绝缘层ILD1中的过多量的氢粒子在热处理期间不应当扩散进入第二半导体层A2中。即，优选地，第二中间绝缘层ILD2包含如硅氧化物SiOx的几乎不具有氢粒子的材料。
即使在附图中未示出，第一中间绝缘层ILD1也可以具有其中氮化物层堆叠在下部氧化物层上的双层结构。在该情况下，氮化物层不会覆盖设置第二薄膜晶体管T2的第二区域，但是会仅覆盖设置第一薄膜晶体管T1的第一区域。
考虑到氢化效率，由硅氮化物制成的第一中间绝缘层ILD1优选地具有至的厚度。考虑到防止氢粒子过多地扩散的效率以及用于第二半导体层T2的栅极绝缘层的功能，由硅氧化物制成的第二中间绝缘层ILD2优选地具有至的厚度。
如第二实施方案中所说明的，第二薄膜晶体管T2的第二源电极-漏电极S2-D2与第二半导体层A2同时形成。此外，第一薄膜晶体管T1的第一源电极-漏电极S1-D1与第二薄膜晶体管T2的第二源电极-漏电极S2-D2同时形成。因此，从结构的角度看，第二半导体材料SE2存在于第一薄膜晶体管T1的第一源电极-漏电极S1-D1下，同时第二半导体层A2(与第二半导体材料SE2相同的材料)存在于第二薄膜晶体管T2的第二源电极-漏电极S2-D2下。
由于其他元件与第二实施方案中的那些类似，因此将省略详细说明。在下文中，参照图7，我们将说明制造根据本公开第三实施方案的用于平板显示器的薄膜晶体管基板的方法。图7是示出制造根据本公开第三实施方案的其中形成有两种不同类型的薄膜晶体管的用于平板显示器的薄膜晶体管基板的方法的流程图。
在步骤S100中，在基板SUB上沉积缓冲层BUF。
在步骤S110中，在缓冲层BUF上，沉积具有非晶硅(a-Si)材料的第一半导体材料SE1。进行结晶化处理，非晶硅材料转化成多晶硅(多晶Si)材料。使用第一掩模工艺，具有多晶硅材料的第一半导体材料SE1被图案化以形成第一半导体层A1。
在步骤S120中，在具有第一半导体层A1的基板SUB的整个表面上沉积绝缘材料如硅氧化物，形成栅极绝缘层GI。栅极绝缘层GI优选地由硅氧化物制成，并且厚度为至
在步骤S200中，在栅极绝缘层GI上，沉积栅极金属层。使用第二掩模工艺，栅极金属层被图案化以形成第一薄膜晶体管T1的第一栅电极G1。第一栅电极G1设置为与第一半导体层A1的中间部分交叠。
在步骤S210中，使用第一栅电极G1作为掩模，将杂质材料掺杂进第一半导体层A1的一些部分中，使得可以限定包括源极区域SA和漏极区域DA的掺杂区域。
在步骤S220中，在具有第一栅电极G1的基板SUB的整个表面上，沉积第一中间绝缘层ILD1。即使在此附图中未示出，第一中间绝缘层ILD1也可以具有其中氧化物层沉积在氮化物层上的堆叠结构，如第一实施方案中一样。考虑到氢扩散效率和元件性能，氧化物层和氮化物层的厚度可以优选地被选择和/或决定。例如，为了防止氢粒子过多地扩散出，氮化物层优选地比氧化物层薄。
在步骤S300中，在第一中间绝缘层ILD1上，进一步沉积栅极金属层。使用第三掩模工艺，栅极金属层被图案化以形成第二栅电极G2。第二栅电极G2设置在形成第二薄膜晶体管T2的位置。
在步骤S400中，使用氧化物无机材料如硅氧化物SiOx，在具有第二栅电极G2的基板SUB的整个表面上沉积第二中间绝缘层ILD2。
在步骤S410中，在第二中间绝缘层ILD2上，沉积具有氧化物半导体材料的第二半导体材料SE2。第二中间绝缘层ILD2和第二半导体材料SE2可以通过依次沉积工艺来堆叠。
在步骤S420中，进行对于具有第二半导体材料SE2的基板SUB的后续热处理，同时进行对于包含多晶硅的第一半导体层A1的氢化以及对于包含氧化物半导体材料的第二半导体材料SE2的热处理。后续热处理可以在350℃至380℃的温度条件下进行。包括在第一中间绝缘层ILD1中的大量氢粒子将扩散进第一半导体层A1中。然而，扩散进第二半导体材料SE2中的氢粒子的量可以通过几乎不具有氢粒子的第二中间绝缘层ILD2来限制和/或控制。在一些情况下，用于第一半导体层A1的氢化工艺可以与用于第二半导体材料SE2的热处理分别地进行。
在步骤S430中，使用第四掩模工艺，第二半导体材料SE2、第二中间绝缘层ILD2、第一中间绝缘层ILD1和栅极绝缘层GI被图案化以形成分别露出第一半导体层A1的一侧部分和另一侧部分的源极接触孔SH和漏极接触孔DH。
在步骤S500中，在第二中间绝缘层ILD2上沉积源极-漏极金属材料SD。全部源极-漏极金属材料SD中的大部分被堆叠在第二半导体材料SE2上。另外，经由源极接触孔SH，源极-漏极金属材料SD与第一半导体层A1的一侧部分(源极区域SA)接触。并且，经由漏极接触孔DH，源极-漏极金属材料SD与第一半导体层A1的另一侧部分(漏极区域DA)接触。
在此之后，使用第五掩模工艺，源极-漏极金属材料SD和第二半导体材料SE2同时被图案化以形成第一源电极S1和第一漏电极D1、第二源电极S2和第二漏电极D2以及第二半导体层A2。在该第五掩模工艺中，可以使用半色调掩模来蚀刻两个堆叠层不同的厚度以同时形成源电极-漏电极和半导体层。由于可以使用与在第二实施方案中说明的相同的半色调掩模工艺，因此在此不对半色调掩模工艺进行说明。
在步骤S600中，在具有第一薄膜晶体管T1和第二薄膜晶体管T2的基板SUB的整个表面上，沉积钝化层PAS。
在此，为简化制造条件和/或环境，用于氢化工艺和热处理的步骤S420可以在用于沉积第二半导体材料的步骤S410与用于沉积钝化层的步骤S600之间的任何时间处执行。例如，可以在用于形成接触孔的步骤S430之后，或者用于沉积源极-漏极金属的步骤S500之后，执行步骤S420。另外，可以在用于形成源极-漏极和第二半导体层的步骤S510之后，执行步骤S420。
在制造根据本公开第三实施方案的用于薄膜晶体管基板的方法中，由于第一栅电极G1和第二栅电极G2形成在不同的层中，因此可能需要比第一实施方案多一个掩模工艺。然而，由于使用一个掩模工艺形成了第二半导体层A2、第二源电极S2和第二漏电极D2，因此第三实施方案中的掩模工艺的总数目与第一实施方案的掩模工艺的总数目相同。因此，第三实施方案具有如下优点：两种不同类型的薄膜晶体管的特性在同一基板上被稳定，而没有增加掩模工艺的数目。
<第一应用实例>
如上所述，在同一基板上具有两种不同类型的薄膜晶体管的薄膜晶体管基板可以应用于各种类型的显示器，包括平板显示器、柔性显示器和/或弯曲显示器。在同一基板上形成两种不同类型的薄膜晶体管，我们可以获得多个优点。在下文中，参照图8，我们将说明从根据本公开第一应用实例的薄膜晶体管基板可以预期多少先进的特征和优点。图8是示出根据本公开第一应用实例的显示器的结构的框图。
第一晶体管T1和第二晶体管T2将形成在显示面板100的每个像素中用于开关施加于像素的数据电压或用于驱动像素。对于有机发光二极管显示器的情况，第二薄膜晶体管T2可以是用于像素的开关元件，第一薄膜晶体管T1可以是驱动元件。同时，通过组合第一薄膜晶体管T1和第二薄膜晶体管T2，它们可以被应用于一个开关元件或一个驱动元件。
对于移动装置或可穿戴装置，为了降低功耗，采用了使用低帧速率的较低速度驱动方法。在该情况下，可以对于静态图像和/或具有较慢更新间隔的图像降低帧频率。在此，当使用较低帧速率时，在每次改变数据电压时，显示器的亮度可能闪烁。在一些情况下，由于放电时间间隔延长，因此亮度可能在每个数据更新时段处闪烁。通过应用根据本公开的第一薄膜晶体管T1和第二薄膜晶体管T2，可以防止在较低速度驱动方法下的闪烁问题。
在较低速度驱动方法中，由于延长了数据更新时段，因此可能增加开关薄膜晶体管的漏电流量。开关薄膜晶体管的漏电流可以导致存储电容的电压下降以及栅极与源极之间的电压下降。具有氧化物半导体材料的第二薄膜晶体管可以应用于有机发光二极管显示器的开关薄膜晶体管。这是由于包含氧化物半导体材料的薄膜晶体管具有较低的关断电流特性、较低的存储电容的电压下降和/或较低的驱动薄膜晶体管的栅电极的电压下降。当使用较低速度驱动方法时，未发生闪烁现象。
由于多晶硅具有高迁移率特性，因此通过将第一薄膜晶体管应用于有机发光二极管显示器的驱动薄膜晶体管，可以增大提供至有机发光二极管的电流量。因此，将第二薄膜晶体管T2应用于开关薄膜晶体管并且将第一薄膜晶体管应用于驱动薄膜晶体管，我们可以获得具有较低功耗和较好视频质量的有机发光二极管显示器。
由于根据本公开的薄膜晶体管基板具有极好的视频质量并且没有闪烁，即使应用较低速度驱动方法也是如此，因此其具有非常适合应用于移动显示器或可穿戴显示器的优点。例如，可穿戴腕表的视频数据可以在每一秒更新以降低功耗。在该情况下，帧频为1Hz。使用本公开，我们可以获得极好的视频质量并且没有任何闪烁，即使采用诸如1Hz以下的较低频率来驱动视频数据也是如此。此外，对于移动显示器或可穿戴显示器，可以显著地降低静态图像的帧速率，使得可以节约功耗而没有视频质量的任何劣化。因此，移动显示器和/或可穿戴显示器的视频质量可得到改进，并且可以延长电池的使用寿命。另外，本公开可以应用于电子书装置(或E-Book)，电子书装置的数据更新时段非常长，视频质量没有任何劣化。
第一薄膜晶体管T1和第二薄膜晶体管T2中的至少之一可以嵌入驱动IC(例如图8中所示，数据驱动IC 200、复用器(或MUX)210、栅极驱动IC 300中的任一个)中，以形成驱动IC。驱动IC将数据电压写入和/或施加至像素。在其他情况下，第一薄膜晶体管T1和第二薄膜晶体管T2中的任一个设置在像素内，并且另一个设置在驱动IC中。数据驱动IC 200将输入视频数据转换成电压值，并且输出电压值。复用器210可以通过将来自数据驱动器200的数据电压通过时间分割法或时分法(time-division method)分配至数据线DL来减少数据驱动器200的输出通道的数目。栅极驱动IC 300将扫描信号(或栅极信号)输出至与数据电压同步的栅极线GL，用于依次选择施加数据电压的像素线。为了减少栅极驱动IC 300的输出通道数目，可以在栅极驱动IC 300与栅极线GL之间进一步包括附图中未示出的其他复用器。复用器210和栅极驱动IC 300可以形成在与像素阵列相同的薄膜晶体管基板上，如图8中所示。复用器210和栅极驱动IC 300可以设置在非显示区域NA内，并且像素阵列可以设置在显示区域AA内，如图8中所示。
根据本公开的薄膜晶体管基板可以应用于需要有源矩阵薄膜晶体管基板的任何类型的有源型显示器，例如，液晶显示器、有机发光二极管显示器和/或电泳显示装置。在下文中，我们将使用根据本公开的薄膜晶体管基板说明用于显示器的更多应用实例。
<第二应用实例>
图9是示出根据本公开第二应用实例的包括在边缘场型液晶显示器中的具有氧化物半导体层的薄膜晶体管基板的平面图。图10是示出沿线I-I'截取的根据本公开第二应用实例的图9的薄膜晶体管基板的结构的截面图。
在图9和图10中示出的具有金属氧化物半导体层的薄膜晶体管基板包括在下基板SUB上的彼此交叉的栅极线GL和数据线DL、以及在其间的栅极绝缘层GI，以及在每个交叉部分处形成的薄膜晶体管T。通过栅极线GL与数据线DL的交叉结构，限定了像素区域。
薄膜晶体管T包括从栅极线GL分支出(或伸出)的栅电极G、从数据线DL分支出的源电极S、面向源电极S的漏电极D、以及与在栅极绝缘层GI上的栅电极G交叠用于形成源电极S与漏电极D之间的沟道区域的半导体层A。
在栅极线GL的一端处，设置有栅极焊盘GP用于接收栅极信号。栅极焊盘GP经由穿过栅极绝缘层GI的第一栅极焊盘接触孔GH1连接至栅极焊盘中间端子IGT。栅极焊盘中间端子IGT经由穿过第一钝化层PA1和第二钝化层PA2的第二栅极焊盘接触孔GH2连接至栅极焊盘端子GPT。此外，在数据线DL的一端处，设置有数据焊盘DP用于接收像素信号。数据焊盘DP经由穿过第一钝化层PA1和数据钝化层PA2的数据焊盘接触孔DPH连接至数据焊盘端子DPT。
在像素区域中，像素电极PXL和公共电极COM与在其间的第二钝化层PA2形成在一起，以形成边缘电场。公共电极COM连接至设置成与栅极线GL平行的公共线CL。公共电极COM经由公共线CL提供参考电压(或公共电压)。对于其他情况，公共电极COM具有覆盖基板SUB的除了漏极接触孔DH部分之外的整个表面的一个片电极形状。即，覆盖在数据线DL上方，公共电极COM可以用作数据线DL的屏蔽装置。
根据设计目的和环境，公共电极COM和像素电极PXL可以具有各种形状和位置。当向公共电极COM提供具有恒定值的参考电压时，像素电极PXL被提供有根据视频数据及时变化的数据电压。因此，在数据线DL与像素电极PXL之间，可以形成寄生电容。由于寄生电容，显示器的视频质量可能劣化。因此，优选地，公共电极COM设置在下层处，并且像素电极PXL设置在最顶层处。
换言之，在覆盖数据线DL和薄膜晶体管T的第一钝化层PA1上，通过在其上厚厚地沉积具有低电容率的有机材料来堆叠平坦化层PAC。然后，形成公共电极COM。然后，在沉积第二钝化层PA2以覆盖公共电极COM之后，在第二钝化层PA2上形成与公共电极交叠的像素电极PXL。在该结构中，像素电极PXL通过第一钝化层PA1、平坦化层PAC和第二钝化层PA2与数据线DL远离，使得可以减小数据线DL与像素电极PXL之间的寄生电容。在其他情况下，像素电极PXL可以设置在下层处，并且公共电极COM设置在最顶层处。
公共电极COM可以具有与像素区域对应的矩形形状。像素电极PXL可以具有多个段的形状。特别地，像素电极PXL与公共电极COM垂直地交叠，并且其间具有第二钝化层PA2。在像素电极PXL与公共电极COM之间，形成了边缘电场。通过该边缘电场，沿在薄膜晶体管基板与彩色滤光器基板之间的平面方向排列的液晶分子可以根据液晶分子的介电各向异性而旋转。根据液晶分子的旋转程度，可以改变像素区域的光透射比以呈现期望的灰度。
在图9和图10中，为了说明本公开的第二应用实例，方便起见，简化示出液晶显示器的薄膜晶体管T。本公开的第一实施方案至第三实施方案说明的第一薄膜晶体管T1和/或第二薄膜晶体管T2可以应用于该薄膜晶体管。例如，在需要低速度驱动的情况下，具有氧化物半导体材料的第二薄膜晶体管T2可以应用于薄膜晶体管T。再如，在需要低功耗的情况下，具有多晶半导体材料的第一薄膜晶体管T1可以应用于薄膜晶体管T。又如，薄膜晶体管T可以形成为包括第一薄膜晶体管T1和第二薄膜晶体管T2，并且将它们连接，使得它们的性能和特性可以彼此补偿。
<第三应用实例>
图11是示出根据本公开第三应用实例的具有有源开关元件如薄膜晶体管的有源矩阵型有机发光二极管显示器的一个像素的结构的平面图。图12是示出沿图11的线II-II'截取的根据本公开第三应用实例的有机发光二极管显示器的结构的截面图。
参照图11和图12，有源矩阵型有机发光二极管显示器包括开关薄膜晶体管ST、连接至开关薄膜晶体管ST的驱动薄膜晶体管DT、以及连接至驱动薄膜晶体管DT的有机发光二极管OLE。
开关薄膜晶体管ST形成在基板SUB上栅极线GL与数据线DL彼此交叉处。将来自数据线DL的数据电压提供至驱动薄膜晶体管DT的栅电极DG以及提供至存储电容STG以响应扫描信号，开关薄膜晶体管ST用于选择连接至开关薄膜晶体管ST的像素。开关薄膜晶体管ST包括从栅极线GL分支出的栅电极SG、与栅电极SG交叠的半导体沟道层SA、源电极SS和漏电极SD。根据栅极电压控制施加至像素的有机发光二极管OLE的电流的量，驱动薄膜晶体管DT用于驱动设置在通过开关薄膜晶体管ST选择的像素处的有机发光二极管OLE。
驱动薄膜晶体管DT包括连接至开关薄膜晶体管ST的漏电极SD的栅电极DG、半导体沟道层DA、连接至驱动电流线VDD的源电极DS、以及漏电极DD。驱动薄膜晶体管DT的漏电极DD连接至有机发光二极管OLE的阳极ANO。在阳极ANO与阴极CAT之间，设置有有机发光层OL。阴极CAT连接至接地线Vss。
更详细地参照图12，在有源矩阵有机发光二极管显示器的基板SUB上，分别设置有开关薄膜晶体管ST的栅电极SG和驱动薄膜晶体管DT的栅电极DG。在栅电极SG和栅电极DG上，沉积有栅极绝缘体GI。在与栅电极SG和栅电极DG交叠的栅极绝缘层GI上，分别设置有半导体层SA和半导体层DA。在半导体层SA和半导体层DA上，分别设置有彼此面对并且分离的源电极SS和漏电极SD以及源电极DS和漏电极DD。开关薄膜晶体管ST的漏电极SD经由穿过栅极绝缘层GI的漏极接触孔DH连接至驱动薄膜晶体管DT的栅电极DG。钝化层PAS沉积在具有开关薄膜晶体管ST和驱动薄膜晶体管DT的基板SUB上。
在设置有阳极ANO的区域处设置彩色滤光器CF。优选地，彩色滤光器CF具有尽可能大的面积。例如，优选地，彩色滤光器CF与数据线DL、驱动电流线VDD和/或栅极线GL的一些部分交叠。具有这些薄膜晶体管ST和DT以及彩色滤光器CF的基板的上表面未处于平坦和/或平滑条件下，而是处于具有许多台阶的不平坦和/或粗糙条件下。为了有机发光二极管显示器在整个显示区域内具有良好的发光质量，有机发光层OL应当具有平坦或平滑表面。因此，为了使上表面处于平面并且平坦条件下，在基板SUB的整个表面上沉积平坦化层PAC或上涂层OC。
然后，在上涂层OC上，设置有机发光二极管OLED的阳极ANO。在此，阳极ANO经由穿过上涂层OC和钝化层PAS的像素接触孔PH连接至驱动薄膜晶体管DT的漏电极DD。
在具有阳极ANO的基板SUB上，在具有开关薄膜晶体管ST、驱动薄膜晶体管DT以及各种线DL、GL和VDD的区域上方设置有堤部(或堤形图案)BA，以限定像素区域。通过堤部BA露出的阳极ANO的部分将为发光区域。在由堤部BA露出的阳极ANO上，沉积了有机发光层OL。在有机发光层OL上，沉积了阴极CAT。对于有机发光层OL具有发射白光的材料的情况，每个像素可以通过设置在阳极ANO下的彩色滤光器CF来呈现各种颜色。如图12中所示的有机发光二极管显示器为其中可见光朝向显示器基板的底部方向辐射的底发射型显示器。
在驱动薄膜晶体管DT的栅电极DG与阳极ANO之间，可以形成存储电容STG。通过连接至驱动薄膜晶体管DT，存储电容STG将从开关薄膜晶体管ST提供至驱动薄膜晶体管DT的栅电极DG的电压保持在稳定条件下。
使用如上说明的薄膜晶体管基板，可以获得具有良好性能的有源型平板显示器。特别地，为了确保极好的驱动性能，优选地，薄膜晶体管的有源层将包含金属氧化物半导体材料。
在金属氧化物半导体材料长时间暴露于光工作的条件下，金属氧化物半导体材料可能劣化。因此，优选地，具有金属氧化物半导体材料的薄膜晶体管具有用于阻挡来自薄膜晶体管的上部和/或下部的外部的光的结构。例如，对于上述的薄膜晶体管基板，优选地，薄膜晶体管将形成为底部栅极结构。即，从基板的外部引起的光，特别地从基板的面向观察者的下侧引起的光可以被包含不透明的金属材料的栅电极G阻挡。
用于平板显示器的薄膜晶体管基板具有以矩阵方式设置的多个像素区域。此外，每个像素区域包括至少一个薄膜晶体管。即，在整个基板上，设置多个薄膜晶体管。多个像素区域和多个薄膜晶体管被用于相同的目的，并且它们应当具有相同的质量和特性，使得它们具有相同的结构。
然而，在一些情况下，薄膜晶体管可以形成为具有彼此不同的特性。例如，在有机发光二极管显示器的一个像素区域中，设置有至少一个开关薄膜晶体管ST和至少一个驱动薄膜晶体管DT。由于开关薄膜晶体管ST和驱动薄膜晶体管DT的目的彼此不同，因此它们所需要的特性也彼此不同。如此，开关薄膜晶体管ST和驱动薄膜晶体管DT可以具有相同的结构和相同的半导体材料，但是它们的沟道层具有不同的尺寸以优化它们的特性。另外，补偿薄膜晶体管可以进一步被包括用于支持任何薄膜晶体管的任何特定功能或性能。
在用于说明本公开的第三应用实例的图11和图12中，方便起见，简化示出有机发光二极管显示器的开关薄膜晶体管ST和驱动薄膜晶体管DT。本公开的第一实施方案至第三实施方案说明的第一薄膜晶体管T1和/或第二薄膜晶体管T2可以应用于该薄膜晶体管。例如，具有氧化物半导体材料的第二薄膜晶体管T2可以应用于开关薄膜晶体管ST。具有多晶半导体材料的第一薄膜晶体管T1可以应用于驱动薄膜晶体管DT。因此，由于在一个基板上包括第一薄膜晶体管T1和第二薄膜晶体管T2，因此它们的性能和特性可以彼此补偿。
<第四应用实例>
对于又一实例，可以在用于平板显示器的同一薄膜晶体管基板的非显示区域中形成驱动元件(或驱动IC)。在下文中，参照图13和图14，我们将说明在同一基板上具有驱动IC的薄膜晶体管基板。
图13是示出根据本公开的第四应用实例的有机发光二极管显示器的结构的放大平面图。图14是示出沿图13的线III-III'截取的根据本公开的第四应用实例的有机发光二极管显示器的结构的截面图。在此，由于说明是针对将驱动元件嵌入在同一基板中的薄膜晶体管基板，因此可以省略关于薄膜晶体管和有机发光二极管的详细说明。
首先，参照图13，我们将详细说明根据第四应用实例的有机发光二极管显示器的平面结构。根据第四应用实例的有机发光二极管显示器包括基板SUB，基板SUB包括用于呈现视频信息的显示区域AA和具有用于驱动显示区域AA中的元件的各种元件的非显示区域NA。在显示区域AA中，限定了以矩阵方式设置的多个像素区域PA。在图13中，像素区域PA如虚线所示。
例如，像素区域PA可以被限定为N(行)×M(列)矩阵。然而，所设置的图案不限于该方式，并且其具有各种类型。每个像素区域PA具有相同的尺寸或不同的尺寸。有规律地设置有单位像素，其中一个单位像素具有包括红(R)子像素、绿(G)子像素和蓝(B)子像素的三个子像素。采用最简单的结构来说明，像素区域PA可以由沿水平方向延伸的多个栅极线GL与沿垂直方向延伸的多个数据线DL的交叉结构来限定。
在被限定为像素区域PA周围的周边区域的非显示区域NA中，设置可用于将视频数据提供至数据线DL的数据驱动集成电路DIC和用于将扫描信号提供至栅极线GL的栅极驱动集成电路GIP。对于比VGA面板的分辨率更高的显示面板的情况，其中需要更多的数据线DL和更多的驱动电流线VDD，数据驱动集成电路DIC可以从基板SUB外部安装，并且数据接触焊盘可以设置在基板SUB上，而不是在数据驱动集成电路DIC上。
为了简化示出显示器的结构，直接在基板SUB的一侧部分上形成栅极驱动集成电路GIP。用于提供接地电压的接地线Vss可以设置在基板SUB的最外侧处。接地线Vss设置为从位于基板SUB外的外部装置接收接地电压，并且将接地电压提供至数据驱动集成电路DIC和栅极驱动集成电路GIP。例如，接地线Vss可以连接至设置在基板SUB的上侧处的数据驱动集成电路DIC以及连接至设置在基板SUB的右侧和/或左侧处的栅极驱动集成电路GIP，使得包围基板SUB。
在每个像素区域PA处，设置有主元件如有机发光二极管和用于驱动有机发光二极管的薄膜晶体管。薄膜晶体管设置在像素区域PA的一侧处限定的薄膜晶体管区域TA处。有机发光二极管包括阳极ANO、阴极CAT和插入在这两个电极之间的有机发光层OL。实际发光面积由与阳极ANO交叠的有机发光层OL的面积来决定。
阳极ANO具有占据像素区域PA的一些区域的形状，并且被连接至形成在薄膜晶体管区域TA中的薄膜晶体管。有机发光层OL沉积在阳极ANO上。阴极CAT沉积在有机发光层OL上，使得覆盖具有像素区域PA的显示区域AA的整个表面。
阴极CAT可以在栅极驱动集成电路GIP上延伸并且与设置在外侧处的接地线Vss接触。如此，可以通过接地线Vss将接地电压提供至阴极CAT。阴极CAT接收接地电压，并且阳极ANO接收与视频数据对应的电压，然后，通过阴极CAT与阳极ANO之间的电压差异，有机发光层OL辐射光以呈现视频信息。
进一步参照图14，我们将详细说明根据第四应用实例的有机发光二极管显示器的截面结构。在基板SUB上，限定了非显示区域NA和显示区域AA。非显示区域NA包括所设置的栅极驱动集成电路GIP和接地线Vss。显示区域AA包括所限定的开关薄膜晶体管ST、驱动薄膜晶体管DT和有机发光二极管OLE。
栅极驱动集成电路GIP具有当开关薄膜晶体管ST和驱动薄膜晶体管形成时形成的薄膜晶体管。在像素区域PA中的开关薄膜晶体管ST具有栅电极SG、栅极绝缘层GI、沟道层SA、源电极SS、以及漏电极SD。另外，驱动薄膜晶体管DT具有连接至开关薄膜晶体管ST的漏电极SD的栅电极DG、栅极绝缘层GI、沟道层DA、源电极DS、以及漏电极DD。
在薄膜晶体管ST和DT上，依次沉积了钝化层PAS和平坦化层PL。在平坦化层PL上，设置有具有在像素区域PA内的孤立形状的阳极ANO。阳极ANO经由穿过上钝化层PAS和平坦化层PL的接触孔连接至驱动薄膜晶体管DT的漏电极DD。
在具有阳极ANO的基板SUB上，沉积堤部BA以限定发光区域。通过对堤部BA进行图案化，阳极ANO的最中心部分被露出。在所露出的阳极ANO上，沉积有机发光层OL。在堤部BA和有机发光层OL上沉积透明导电材料，堆叠阴极CAT。设置有包括阳极ANO、有机发光层OL和阴极CAT的有机发光二极管OLED。
在有机发光层OL可以生成白光的情况下，彩色滤光器CF可以进一步被包括以呈现全彩色视频信息。在该情况下，有机发光层OL将优选地设置为覆盖显示区域AA的整个表面。
阴极CAT在栅极驱动集成电路GIP上扩展，使得其可以覆盖显示区域AA和非显示区域NA，并且与设置在基板SUB的外周边处的接地线Vss接触。因此，可以经由接地线Vss将接地(或参考)电压提供至阴极CAT。
另外，接地线Vss可以在与栅电极SG和DG相同层处形成并且由与栅电极SG和DG相同的材料制成。在该情况下，阴极CAT可以经由穿过接地线Vss上的钝化层PAS和栅极绝缘层GI的接触孔连接至接地线Vss。另外，接地线Vss可以与源电极-漏电极SS-SD和源电极-漏电极DS-DD相同层处形成并且由与源电极-漏电极SS-SD和源电极-漏电极DS-DD相同的材料制成。在该情况下，阴极CAT可以经由穿过接地线Vss上的钝化层PAS的接触孔连接至接地线Vss。
在用于说明本公开的第四应用实例的图13和图14中，方便起见，简化示出有机发光二极管显示器的开关薄膜晶体管ST和驱动薄膜晶体管DT。本公开的第一实施方案至第三实施方案说明的第一薄膜晶体管T1和/或第二薄膜晶体管T2可以应用于该薄膜晶体管。例如，具有氧化物半导体材料的第二薄膜晶体管T2可以应用于开关薄膜晶体管ST。具有多晶半导体材料的第一薄膜晶体管T1可以应用于驱动薄膜晶体管DT。此外，对于栅极驱动ICGIP，可以应用具有多晶半导体材料的第一薄膜晶体管T1。如果需要，对于栅极驱动IC GIP，可以应用包括P-MOS型薄膜晶体管和N-MOS型薄膜晶体管的C-MOS型薄膜晶体管。
尽管已经参照附图对本发明的实施方案进行了详细描述，但是本领域技术人员应该理解的是，在不改变本发明的技术精神或必要特征的情况下，可以以其他具体形式实现本发明。因此，应当注意的是，前述实施方案在所有方面仅是示例性的，并且不应当被解释为限制本发明。本发明的范围由所附权利要求而非本发明的详细描述所限定。在权利要求的含义和范围内做出的所有变型或改型或它们的等同内容应该被理解为落入本发明的范围之内。

Claims (6)

1.一种薄膜晶体管基板，包括：
基板；
第一半导体层，所述第一半导体层设置在所述基板上并且包含多晶半导体材料；
栅极绝缘层，所述栅极绝缘层覆盖所述第一半导体层；
第一栅电极，所述第一栅电极设置在所述栅极绝缘层上并且与所述第一半导体层交叠；
第二栅电极，所述第二栅电极设置在所述栅极绝缘层上；
中间绝缘层，所述中间绝缘层覆盖所述第一栅电极；
第二半导体层，所述第二半导体层设置在所述中间绝缘层上，所述第二半导体层包含氧化物半导体材料并且与所述第二栅电极交叠；
第一源电极和第一漏电极，所述第一源电极和所述第一漏电极设置在所述中间绝缘层上，并且包括具有在所述第一源电极和所述第一漏电极下的所述氧化物半导体材料的虚拟层，所述虚拟层与所述第二半导体层处于相同的层；
第二源电极和第二漏电极，所述第二源电极和所述第二漏电极设置在所述第二半导体层上；
其中所述中间绝缘层包括：
第一中间绝缘层和第二中间绝缘层，
其中所述第一中间绝缘层设置在所述第一栅电极上，所述第一中间绝缘层包含硅氮化物并具有氢粒子；
其中所述第二栅电极设置在所述第一中间绝缘层上；以及
其中所述第二中间绝缘层设置在所述第二栅电极上并且覆盖所述第二栅电极，所述第二中间绝缘层包含硅氧化物且不具有氢粒子。
2.根据权利要求1所述的薄膜晶体管基板，其中所述第二源电极接触所述第二半导体层的一个部分，以及
其中所述第二漏电极接触所述第二半导体层的另一部分。
3.根据权利要求1所述的薄膜晶体管基板，其中所述第一源电极经由穿过所述虚拟层、所述第一中间绝缘层、所述第二中间绝缘层和所述栅极绝缘层的源极接触孔连接至所述第一半导体层的一个部分，以及
其中所述第一漏电极经由穿过所述虚拟层、所述第一中间绝缘层、所述第二中间绝缘层和所述栅极绝缘层的漏极接触孔连接至所述第一半导体层的另一部分。
4.一种显示装置，包括根据权利要求1至3中任一项所述的薄膜晶体管基板。
5.根据权利要求4所述的显示装置，其中所述显示装置为液晶显示装置、等离子体显示面板、有机发光显示装置和电泳显示装置中的一种。
6.一种便携式和/或可穿戴装置，包括根据权利要求4或5所述的显示装置。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR102477299B1 (ko) * 2015-06-12 2022-12-14 삼성디스플레이 주식회사 디스플레이 장치
US9935127B2 (en) * 2015-07-29 2018-04-03 Wuhan China Star Optoelectronics Technology Co., Ltd. Control circuit of thin film transistor
KR102424108B1 (ko) * 2015-11-26 2022-07-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US10468434B2 (en) * 2016-04-08 2019-11-05 Innolux Corporation Hybrid thin film transistor structure, display device, and method of making the same
JP6751613B2 (ja) * 2016-07-15 2020-09-09 株式会社ジャパンディスプレイ 表示装置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR20180076661A (ko) * 2016-12-28 2018-07-06 엘지디스플레이 주식회사 표시 장치용 기판과 그를 포함하는 표시 장치
CN110178207A (zh) * 2017-01-16 2019-08-27 夏普株式会社 有源矩阵基板、液晶显示面板及液晶显示面板的制造方法
CN106876412A (zh) * 2017-03-15 2017-06-20 厦门天马微电子有限公司 一种阵列基板以及制作方法
KR102465376B1 (ko) * 2017-06-16 2022-11-10 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
CN107731929B (zh) * 2017-09-28 2019-12-13 信利（惠州）智能显示有限公司 薄膜晶体管的制作方法
CN107689345B (zh) * 2017-10-09 2020-04-28 深圳市华星光电半导体显示技术有限公司 Tft基板及其制作方法与oled面板及其制作方法
CN107863354A (zh) * 2017-10-20 2018-03-30 武汉华星光电技术有限公司 阵列基板及其制作方法
CN109326611B (zh) * 2018-09-30 2021-04-27 厦门天马微电子有限公司 阵列基板及其制作方法、显示面板
JP6753450B2 (ja) * 2018-11-12 2020-09-09 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器
CN109545836B (zh) * 2018-12-13 2021-01-01 武汉华星光电半导体显示技术有限公司 一种oled显示装置及其制作方法
CN109521596B (zh) * 2018-12-26 2020-09-01 武汉华星光电技术有限公司 阵列基板、显示面板以及显示面板的控制方法
WO2020210946A1 (en) * 2019-04-15 2020-10-22 Boe Technology Group Co., Ltd. Method of fabricating array substrate, array substrate, and display apparatus
KR102651064B1 (ko) 2019-07-30 2024-03-25 삼성디스플레이 주식회사 표시 장치
CN110690170A (zh) * 2019-10-23 2020-01-14 成都中电熊猫显示科技有限公司 阵列基板的制作方法、阵列基板及显示面板
CN112928125B (zh) * 2021-01-22 2023-08-01 武汉华星光电技术有限公司 阵列基板及显示面板
CN116184730B (zh) * 2023-04-27 2023-07-18 惠科股份有限公司 阵列基板及其制备方法和显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103646966A (zh) * 2013-12-02 2014-03-19 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法、显示装置
CN103887328A (zh) * 2012-12-21 2014-06-25 厦门天马微电子有限公司 薄膜晶体管阵列基板、液晶显示装置及制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR101073301B1 (ko) * 2009-07-15 2011-10-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치 및 그 제조방법
KR101073542B1 (ko) * 2009-09-03 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101622645B1 (ko) * 2009-12-10 2016-05-20 엘지디스플레이 주식회사 유기발광 표시장치의 제조방법
TWI438868B (zh) * 2010-07-30 2014-05-21 Au Optronics Corp 互補金氧半電晶體及其製作方法
JP2012146956A (ja) * 2010-12-20 2012-08-02 Canon Inc チャネルエッチ型薄膜トランジスタとその製造方法
US8797303B2 (en) * 2011-03-21 2014-08-05 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US9412799B2 (en) 2013-08-26 2016-08-09 Apple Inc. Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors
WO2015052991A1 (ja) * 2013-10-09 2015-04-16 シャープ株式会社 半導体装置およびその製造方法
US9214508B2 (en) * 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10903246B2 (en) * 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
EP2911200B1 (en) * 2014-02-24 2020-06-03 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US9691799B2 (en) * 2014-02-24 2017-06-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103887328A (zh) * 2012-12-21 2014-06-25 厦门天马微电子有限公司 薄膜晶体管阵列基板、液晶显示装置及制造方法
CN103646966A (zh) * 2013-12-02 2014-03-19 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法、显示装置

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Publication number Publication date
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