CN110690170A - 阵列基板的制作方法、阵列基板及显示面板 - Google Patents

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Abstract

本发明提供一种阵列基板的制作方法、阵列基板及显示面板，阵列基板包括衬底基板以及位于衬底基板上的多晶硅薄膜晶体管和金属氧化物薄膜晶体管，多晶硅薄膜晶体管与金属氧化半导体薄膜晶体管间隔设置，多晶硅薄膜晶体管位于第一区域，用于控制金属氧化物薄膜晶体管，金属氧化物薄膜晶体管位于第二区域，用于驱动像素电极，多晶硅薄膜晶体管为顶栅结构，金属氧化物薄膜晶体管为底栅结构。本发明实施例提供的阵列基板的制作方法、阵列基板及显示面板同时采用多晶硅薄膜晶体管和金属氧化物薄膜晶体管，分区域设计，工艺上兼容，有效地解决了多晶硅薄膜晶体管的技术瓶颈，使其能应用于大尺寸显示面板，同时能有效降低显示面板的功耗。

Description

阵列基板的制作方法、阵列基板及显示面板
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种阵列基板的制作方法、阵列基板及显示面板。
背景技术
随着显示技术的发展，液晶显示器(Liquid Crystal Display，简称LCD)等平面显示装置因具有高清画质、省电、机身薄、无辐射等优点，而被广泛的应用于手机、电视、个人数字助理、笔记本电脑等各种消费性电子产品中，成为显示装置中的主流。液晶显示面板一般由相对设置的阵列基板、彩膜基板以及夹持在阵列基板和彩膜基板之间的液晶分子层组成。通过在阵列基板和彩膜基板之间施加驱动电压，可控制液晶分子旋转，从而使背光模组的光线折射出来产生画面。
目前，平板显示器件向大尺寸、高集成度、高分辨率、高驱动频率方向发展，对迁移率的要求越来越高，因而基于LTPS(Low Temperature Poly-silicon，低温多晶硅)TFT(Thin Film Transistor，薄膜晶体管)的面板技术成为主流。
然而，上述现有技术提供的低温多晶硅薄膜晶体管虽然迁移率高，但是其关态电流大，用它驱动像素电极时，存在功耗高的问题。
发明内容
本发明提供一种阵列基板的制作方法、阵列基板及显示面板，同时采用多晶硅薄膜晶体管和金属氧化物薄膜晶体管，能有效降低显示面板的功耗。
本发明一方面提供一种阵列基板的制作方法，包括：
在衬底基板上沉积缓冲层，并对所述缓冲层进行一次高温退火工艺，接着沉积非晶硅层，并对所述非晶硅层进行高温退火，使所述非晶硅层形成多晶硅层，通过第一次光刻，使所述多晶硅层形成位于第一区域的第一半导体层；
依次沉积栅极绝缘层、栅金属层，通过第二次光刻，使所述栅金属层形成位于第一区域的第一栅极和位于第二区域的第二栅极；
依次沉积栅极保护层、金属氧化物半导体层，通过第三次光刻，使所述金属氧化物半导体层形成位于第二区域的第二半导体层；
沉积第一保护层，通过第四次光刻，在所述第一保护层、所述栅极保护层上和所述栅极绝缘层上形成多个第一过孔，在所述第一保护层上形成多个第二过孔；
沉积源漏金属层，通过第五次光刻，使所述源漏金属层形成第一源极、第一漏极、第二源极、第二漏极，所述第一源极和所述第一漏极分别通过所述第一过孔与所述第一半导体层连通，所述第二源极和所述第二漏极分别通过所述第二过孔与所述第二半导体层连通。
如上所述的制作方法，还包括：
沉积第二保护层，通过第六次光刻，在所述第二保护层上形成位于第二区域的接触过孔；
沉积透明导电层，通过第七次光刻，使所述透明导电层形成像素电极并使所述像素电极通过所述接触过孔与所述第二漏极连通。
如上所述的制作方法，所述缓冲层包括上下两层，所述缓冲层的上层为氧化硅，所述缓冲层的下层为氮化硅。
如上所述的制作方法，所述氧化硅的厚度为
Figure BDA0002244788610000021
所述氮化硅的厚度为
Figure BDA0002244788610000022
如上所述的制作方法，所述栅极金属层包括金属铜。
如上所述的制作方法，所述栅金属层还包括设置在金属铜下方的金属缓冲层，所述金属缓冲层包括金属钼或金属钛。
如上所述的制作方法，所述栅极保护层包括上下两层，其中，所述栅极保护层的上层为氧化硅，所述栅极保护层的下层为氮化硅或氮氧化硅。
如上所述的制作方法，所述第一保护层为氧化硅。
本发明另一方面提供一种阵列基板，采用如上所述的制作方法制作而成，包括衬底基板以及位于所述衬底基板上的第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管与所述第二薄膜晶体管间隔设置，所述第一薄膜晶体管位于第一区域，所述第二薄膜晶体管位于第二区域；
所述第一薄膜晶体管包括依次设置在所述衬底基板上的第一半导体层、栅极绝缘层、第一栅极、栅极保护层、第一保护层，第一源极和第一漏极设置在第一保护层上，所述栅极绝缘层、所述栅极保护层和所述第一保护层上具有多个第一过孔，所述第一源极和所述第一漏极分别通过所述第一过孔与所述第一半导体层连通；
所述第二薄膜晶体管包括依次设置在所述栅极绝缘层上的第二栅极、栅极保护层、第二半导体层、第一保护层，第二源极和第二漏极设置在第一保护层上，所述第一保护层上具有多个第二过孔，所述第二源极和所述第二漏极分别通过第二过孔与所述第二半导体层连通；
所述第一半导体层为多晶硅半导体层，所述第二半导体层为金属氧化物半导体层。
本发明还提供一种显示面板，包括如上所述的阵列基板。
本发明实施例提供的阵列基板的制作方法、阵列基板及显示面板，通过将阵列基板设计为双薄膜晶体管结构，利用多晶硅薄膜晶体管高迁移率的特点，使其控制金属氧化物薄膜晶体管，同时使用金属氧化物薄膜晶体管驱动像素电极，这样设计可以充分利用多晶硅薄膜晶体管和金属氧化物薄膜晶体管的优点，一方面可以满足周边区域集成度高，对迁移率要求高的需求，另一方面可以降低显示面板的功耗。进一步地，第一栅极和第二栅极采用双层结构，上层为Cu，下层为金属缓冲层，金属缓冲层一方面可以增加Cu与基板的附着力，另一方面可以阻止Cu离子扩散到栅极绝缘层中；顶栅结构的多晶硅薄膜晶体管和底栅结构的金属氧化物薄膜晶体管共用栅极绝缘层，栅极绝缘层分为上下两层，下层为氮化硅，可以有效阻止Cu离子的扩散，防止Cu离子扩散到上面的金属氧化物半导体层中，同时有效阻止第一栅极的Cu离子扩散与其上方的源漏极相连，防止多晶硅薄膜晶体管和金属氧化物半导体晶体管失效；下层采用氧化硅，可以提升其与金属氧化物半导体层间的接触性能，从而提升金属氧化半导体薄膜晶体管的性能；充分利用了金属氧化物薄膜晶体管和多晶硅薄膜晶体管的制备工艺的特点，在不增加工艺步骤的前提下，通过合理设计阵列基板的结构和工艺流程，提升了金属氧化物薄膜晶体管的性能和稳定性。
附图说明
为了更清楚地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的阵列基板的结构示意图；
图2为本发明实施例提供的阵列基板的制作方法的流程图；
图3为本发明实施例提供的阵列基板完成步骤S101后的结构示意图；
图4为本发明实施例提供的阵列基板完成步骤S102后的结构示意图；
图5为本发明实施例提供的阵列基板完成步骤S103后的结构示意图；
图6为本发明实施例提供的阵列基板完成步骤S104后的结构示意图；
图7为本发明实施例提供的阵列基板完成步骤S105后的结构示意图；
图8为本发明实施例提供的阵列基板完成步骤S106后的结构示意图。
附图标记：
11-第一区域；
12-第二区域；
13-衬底基板；
14-缓冲层；
15-第一半导体层；
16-栅极绝缘层；
171-第一栅极；
172-第二栅极；
18-栅极保护层；
19-第二半导体层；
20-第一保护层；
211-第一源极；
212-第一漏极；
213-第二源极；
214-第二漏极；
22-第二保护层；
23-像素电极；
241-第一过孔；
242-第二过孔；
25-接触过孔。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
图1为本发明实施例提供的阵列基板的结构示意图，参考图1所示，本发明实施例提供的阵列基板为双薄膜晶体管结构，包括衬底基板13,以及位于衬底基板13上的第一薄膜晶体管和第二薄膜晶体管，其中，第一薄膜晶体管为多晶硅薄膜晶体管，第二薄膜晶体管为金属氧化物薄膜晶体管，两薄膜晶体管间隔设置。为了便于描述，图1中将阵列基板分为两个区域，左边虚线框为第一区域11，右边虚线框为第二区域12，多晶硅薄膜晶体管位于第一区域11，金属氧化物半导体晶体管位于第二区域12。应当注意的是，虚线框并不是阵列基板中的实际结构，只是为了描述方便而在图1中示出，在后续附图中并不示出。
本发明提供实施例提供的阵列基板为双薄膜晶体管结构，利用多晶硅薄膜晶体管高迁移率的特点，使其控制金属氧化物薄膜晶体管，同时使金属氧化物薄膜晶体管驱动像素电极，这样设计可以充分利用多晶硅薄膜晶体管和金属氧化物薄膜晶体管的优点，一方面可以满足周边区域集成度高，对迁移率要求高的需求，另一方面可以降低显示面板的功耗。
多晶硅薄膜晶体管为顶栅结构，包括依次设置在衬底基板13上的第一半导体层15、栅极绝缘层16、第一栅极171、栅极保护层18、第一保护层20、第一源极211和第一漏极212，栅极绝缘层16、栅极保护层18和第一保护层20上具有两个第一过孔241，第一源极211和第一漏极212分别通过第一过孔241与第一半导体层15连通。
金属氧化物薄膜晶体管为底栅结构，包括依次设置在栅极绝缘层16上的第二栅极172、栅极保护层18、第二半导体层19、第一保护层20、第二源极213和第二漏极214，第一保护层20上具有两个第二过孔242，第二源极213和第二漏极214分别通过第二过孔242与第二半导体层19连通。
多晶硅薄膜晶体管用于和周边电路连接以控制金属氧化物薄膜晶体管。由于多晶硅薄膜晶体管具有关断电流较低的特性，即只需较低的阈值电压即能够保证多晶硅薄膜晶体管的栅极源极间的电压为零，从而使得周边电路的多晶硅薄膜晶体管处于关断状态，保证阵列基板的周边电路正常工作。
金属氧化物薄膜晶体管用于驱动像素电极23。具体地，金属氧化物薄膜晶体管的第二栅极172与扫描线相连并接收扫描线传输的扫描信号，第二源极213与数据线相连并接收数据线传输的数据信号，进而实现为像素电极23提供工作电压。
需要说明的是，阵列基板上还设置有存储电容，存储电容形成在电极金属层和像素电极之间，同金属氧化物薄膜晶体管和多晶硅薄膜晶体管分别电连接，使两个薄膜晶体管分别起到开关和控制的作用。
第一半导体层15为多晶硅半导体层，通过对非晶硅层进行高温退火而形成，可以使用准分子激光退火工艺，在短时间内使非晶硅融化，并重新结晶生长成多晶硅薄膜，准分子激光退火是指采用一定线束形状的激光在镀有非晶硅的衬底表面上扫描，经过几纳秒的加热后，非晶硅融化并重新结晶为多晶硅，准分子就是一种处于激发态的复合粒子，在标准状态下，即在基态时，它处于分离状态，而在激发态时处于分子状态；也可以采用快速的退火炉进行高温退火，如在600℃以上的温度退火，使非晶硅层融化再次生长成多晶硅层，之后通过一次光刻使多晶硅层形成第一半导体层15。
栅极绝缘层16可以采用氧化硅，通过等离子体增强化学气相沉积(PECVD)的方法沉积形成，对应的反应气体可以为SiH4，N2O；也可以采用金属氧化物，如通过磁控溅射方法形成Al2O3。
第一栅极171和第二栅极172是在同一次光刻中由栅金属层形成的，栅金属层通过溅射或热蒸发的方法沉积形成，厚度约为
Figure BDA0002244788610000061
栅金属层分为上下两层，上层是金属铜Cu，下层是金属缓冲层；金属缓冲层可以是钼Mo、钛Ti、钨W，也可以是钼合金或钛合金。金属缓冲层的作用主要有两个：第一，增加Cu离子与基板的附着力；第二，阻止Cu离子扩散到栅极绝缘层中。
栅极保护层18通过等离子体增强化学气相沉积(PECVD)方法沉积形成，厚度为栅极保护层18分为上下两层，下层为氮化硅或氮氧化硅，厚度为
Figure BDA0002244788610000063
优先选择氮化硅SiNx，氮化硅SiNx薄膜可以有效阻止Cu离子的扩散，防止Cu离子扩散到金属氧化物半导体层中而导致金属氧化物薄膜晶体管失效，同时也可以有效阻止第一栅极171的Cu离子扩散并与第一源极211和第一漏极212相连，导致多晶硅薄膜晶体管的短路失效。SiNx对应的反应气体为SiH4，NH3，N2或SiH2Cl2，NH3，N2。上层采用氧化硅，沉积厚度为
Figure BDA0002244788610000071
对应的反应气体为SiH4，N2O，其优选厚度为采用氧化硅的目的是为了增加其金属氧化物半导体层的接触性能，从而提升金属氧化物薄膜晶体管的性能。
第二半导体层19为金属氧化物半导体层，通过溅射或热蒸发的方法沉积形成，厚度约为金属氧化物半导体层可以采用铟镓锌氧化物IGZO，也可以采用铟镓锌氧化物IGZO，也可以采用锂铌酸盐铟锌氧化物Ln-IZO、铟锡锌氧化物ITZO、ITGZO、氢化铟锌氧化物HIZO、铟锌氧化物IZO(InZnO)、氟掺杂的氧化锌ZnO:F、锡掺杂三氧化铟In2O3:Sn、钼掺杂三氧化铟In2O3:Mo、锡酸镉Cd2SnO4、铝掺杂氧化锌ZnO:Al、铌掺杂二氧化钛TiO2:Nb、Cd-Sn-O或其他金属氧化物。
第一保护层20为氧化硅，通过PECVD方法低速、低温沉积而成，对应的反应气体为SiH4，N2O，其厚度为
Figure BDA0002244788610000074
这样可以使形成的氧化硅薄膜中氢原子的含量低于6％，最好是在3％-4％之间，这样可以减少氢原子对金属氧化物半导体层的影响。同时低速沉积的氧化硅薄膜致密性高，可以保护其下的金属氧化物半导体层不受损伤，提升金属氧化物薄膜晶体管的性能。
第一源极211、第一漏极212、第二源极213和第二漏极214是在同一次光刻中由源漏金属层沉积形成，源漏金属层采用溅射或热蒸发的方法沉积形成，厚度约为
Figure BDA0002244788610000075
可以采用Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金，由多层金属组成的金属层也能满足需要。
本发明实施例提供的阵列基板还包括缓冲层14，缓冲层设置在衬底基板13和第一半导体层15之间，通过等离子体增强化学气相沉积(PECVD)的方法沉积形成，缓冲层分为上下两层，下层为氮化硅SiNx，厚度为
Figure BDA0002244788610000076
对应的反应气体为SiH4，NH3，N2或SiH2Cl2，NH3，N2；上层为氧化硅，厚度为
Figure BDA0002244788610000077
对应的反应气体为SiH4，N2O。在沉积缓冲层后，可以对缓冲层进行一次高温退火工艺，以减少缓冲层中的氢，避免在后续采用准分子激光退火(ELA)工艺形成多晶硅时发生氢的爆炸。
本发明实施例提供的阵列基板还包括第二保护层22和像素电极23，第二保护层22覆盖在第一源极211、第一漏极212、第二源极213和第二漏极214上，第二保护层22上具有接触过孔25，像素电极23覆盖在第二保护层22上且通过接触过孔25与第二漏极214连通。
第二保护层22通过PECVD方法沉积形成，厚度为
Figure BDA0002244788610000081
可以选用氧化物或者氧氮化合物，硅的氧化物对应的反应气体可以为硅的氧化物对应的反应气体可以为SiH4，N2O；氮化物或者氧氮化合物对应气体是SiH4，NH3，N2或SiH2Cl2，NH3，N2。
像素电极23可以是氧化铟锡ITO或氧化铟锌IZO，或者其他的透明金属氧化物，厚度约为
Figure BDA0002244788610000082
本发明实施例提供的阵列基板，通过设计为双薄膜晶体管结构，利用多晶硅薄膜晶体管高迁移率的特点，使其控制金属氧化物薄膜晶体管，同时使金属氧化物薄膜晶体管驱动像素电极，这样设计可以充分利用多晶硅薄膜晶体管和金属氧化物薄膜晶体管的优点，一方面可以满足周边区域集成度高，对迁移率要求高的需求，另一方面可以降低显示面板的功耗；第一栅极和第二栅极采用双层结构，上层为Cu，下层为金属缓冲层，金属缓冲层一方面可以增加Cu离子与基板的附着力，另一方面可以阻止Cu离子扩散到栅极绝缘层中；顶栅结构的多晶硅薄膜晶体管和底栅结构的金属氧化物薄膜晶体管共用栅极绝缘层，栅极绝缘层分为上下两层，下层为氮化硅，可以有效阻止Cu离子的扩散，防止Cu离子扩散到上面的金属氧化物半导体层中，同时有效阻止第一栅极的Cu离子扩散与其上方的源漏极相连，防止多晶硅薄膜晶体管和金属氧化物半导体晶体管失效；下层采用氧化硅，可以提升其与金属氧化物半导体层间的接触性能，从而提升金属氧化半导体薄膜晶体管的性能。
实施例二
图2为本发明实施例提供的阵列基板的制作方法流程图，参照图2所示，本发明实施例提供一种阵列基板的制作方法，包括以下步骤：
S101、在衬底基板13上沉积缓冲层14，并对缓冲层14进行一次高温退火工艺，接着沉积非晶硅层，并对非晶硅层进行高温退火，使非晶硅层形成多晶硅层，通过第一次光刻，使多晶硅层形成位于第一区域11的第一半导体层15。
图3为本发明实施例提供的阵列基板完成步骤S101后的结构示意图，参照图3所示，在衬底基板13上通过等离子体增强化学气相沉积(PECVD)方法连续沉积厚度为
Figure BDA0002244788610000083
的缓冲层14，缓冲层14分为上下两层，下层为氮化硅SiNx，厚度为对应的反应气体为SiH4，NH3，N2或SiH2Cl2，NH3，N2；上层为氧化硅，厚度为
Figure BDA0002244788610000091
对应的反应气体为SiH4，N2O。在沉积缓冲层后，可以对缓冲层进行一次高温退火工艺，以减少缓冲层中的氢，避免在后续采用准分子激光退火(ELA)工艺形成多晶硅时发生氢的爆炸。
然后再在其上通过PECVD方法连续沉积厚度为
Figure BDA0002244788610000092
的非晶硅层，然后对非晶硅层进行一次高温退火工艺，例如使用准分子激光退火工艺在短时间内使非晶硅融化、重新结晶生长成多晶硅层，也可以使用快速的退火炉进行高温退火，如在600℃以上的温度退火，使非晶硅融化并再次生长成多晶硅层。通过第一次光刻，多晶硅层形成第一半导体层15。
S102、依次沉积栅极绝缘层16、栅金属层，通过第二次光刻，使栅金属层形成位于第一区域11的第一栅极171和位于第二区域的第二栅极172。
图4为本发明实施例提供的阵列基板完成步骤S102后的结构示意图，如图4所示，在完成步骤S101的衬底基板13上通过PECVD方法沉积厚度为
Figure BDA0002244788610000093
的栅极绝缘层16，栅极绝缘层16可以采用氧化硅，,对应的反应气体可以为SiH4，N2O；也可以采用金属氧化物，如通过磁控溅射方法形成Al2O3。然后再采用溅射或热蒸发的方法依次沉积厚度约为的栅金属层，栅金属层分为上下两层，上层是金属铜Cu，下层是金属缓冲层；金属缓冲层可以是钼Mo、钛Ti、钨W，也可以是钼合金或钛合金。金属缓冲层的作用主要有两个：第一，增加Cu与基板的附着力；第二，阻止Cu扩散到栅极绝缘层中。然后通过第二次光刻，使栅金属层形成位于第一区域11的第一栅极171和位于第二区域12的第二栅极172。
S103、依次沉积栅极保护层18、金属氧化物半导体层，通过第三次光刻，使金属氧化物半导体层形成位于第二区域12的第二半导体层19。
图5为本发明实施例提供的阵列基板完成步骤S102后的结构示意图，如图5所示，在完成步骤S102的衬底基板13上通过PECVD方法连续沉积厚度为的栅极保护层18，栅极保护层18分为上下两层，下层为氮化硅或氮氧化硅，厚度为
Figure BDA0002244788610000096
优先选择氮化硅SiNx，氮化硅SiNx薄膜可以有效阻止Cu的扩散，防止Cu扩散到金属氧化物半导体层中而导致金属氧化物薄膜晶体管失效，同时也可以有效阻止第一栅极171的Cu扩散并与第一源极211和第一漏极212相连而导致的多晶硅薄膜晶体管的短路失效。SiNx对应的反应气体为SiH4，NH3，N2或SiH2Cl2，NH3，N2。上层采用氧化硅，沉积厚度为
Figure BDA0002244788610000097
对应的反应气体为SiH4，N2O，其优选厚度为
Figure BDA0002244788610000098
采用氧化硅的目的是为了增加其金属氧化物半导体层的接触性能，从而提升金属氧化物薄膜晶体管的性能。
然后通过溅射或热蒸发的方法沉积上厚度约为的金属氧化物半导体层，金属氧化物半导体层可以采用铟镓锌氧化物IGZO，也可以采用Ln-IZO、ITZO、ITGZO、HIZO、IZO(InZnO)、ZnO:F、In2O3:Sn、In2O3:Mo、Cd2SnO4、ZnO:Al、TiO2:Nb、Cd-Sn-O或其他金属氧化物。然后通过第三次光刻，使金属氧化物半导体层形成位于第二区域12的第二半导体层19。
S104、沉积第一保护层20，通过第四次光刻，在第一保护层20、栅极保护层18上和栅极绝缘层16上形成多个第一过孔241，在第一保护层20上形成多个第二过孔242。
图6为本发明实施例提供的阵列基板完成步骤S103后的结构示意图，如图6所示，在完成步骤S103的衬底基板13上通过PECVD方法低速、低温沉积厚度为
Figure BDA0002244788610000103
的氧化硅，对应的反应气体为SiH4，N2O，这样可以使形成的氧化硅薄膜中氢原子的含量低于6％，最好是在3％-4％之间，这样可以减少氢原子对金属氧化物半导体层的影响。同时低速沉积的氧化硅薄膜致密性高，可以保护其下的金属氧化物半导体层不受损伤，提升金属氧化物薄膜晶体管的性能，氧化硅薄膜的厚度优选在通过第四次光刻，使氧化硅形成如图5中所示的第一保护层20的图案，并形成位于两个第一过孔241和两个第二过孔242。
S105、沉积源漏金属层，通过第五次光刻，使源漏金属层形成第一源极211、第一漏极212、第二源极213、第二漏极214，第一源极211和第一漏极212分别通过第一过孔241与第一半导体层15连通，第二源极213和第二漏极214分别通过第二过孔242与第二半导体层19连通。
图7为本发明实施例提供的阵列基板完成步骤S105后的结构示意图，如图7所示，在完成步骤S104的衬底基板13上，通过溅射或热蒸发的方法依次沉积厚度约为的源漏金属层，源漏金属层可以选用Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金，由多层金属组成的金属层也能满足需要；通过第六次光刻，使源漏金属层形成位于第一区域11的第一源极211和第一漏极212以及位于第二区域12的第二源极213和第二漏极214，第一源极211和第一漏极212分别通过第一过孔241与第一半导体层15连通，第二源极213和第二漏极214分别通过第二242与第二半导体层19连通。
具体地，本实施例阵列基板的制作方法还包括以下步骤：
S106、沉积第二保护层22，通过第六次光刻，在第二保护层22上形成接触过孔25。
图8为本发明实施例提供的阵列基板完成步骤S106后的结构示意图，如图8所示，在完成步骤S105的衬底基板13上通过PECVD方法沉积厚度为的第二保护层22，第二保护层22可以选用氧化物、或者氧氮化合物，硅的氧化物对应的反应气体可以为SiH4，N2O；氮化物或者氧氮化合物对应气体是SiH4，NH3，N2或SiH2Cl2，NH3，N2；通过第六次光刻，形成位于第二区域12的接触过孔25。
S107、沉积透明导电层，通过第七次光刻，使透明导电层形成像素电极23并使像素电极23通过接触过孔25与第二漏极214连通。
在完成步骤S106的衬底基板13上沉积厚度约为的透明导电层，透明导电层可以是ITO或者IZO，或者其他的透明金属氧化物；通过第七次光刻，使透明导电层形成像素电极23并使像素电极23通过接触过孔25与第一源极211连通。完成步骤S107后的阵列基板结构如图1所示。
本发明实施例提供的阵列基板的制作方法，充分利用了金属氧化物薄膜晶体管的制备工艺和多晶硅薄膜晶体管的制备工艺的影响，在不增加工艺步骤的前提下，通过合理设计阵列基板的结构和工艺流程，提升了金属氧化物薄膜晶体管的性能和稳定性。
实施例三
本实施例提供一种显示面板，其包括上述实施例所述的阵列基板。
在本发明的描述中，需要理解的是，所使用的术语“中心”、“长度”、“宽度”、“厚度”、“顶端”、“底端”、“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“内”、“外”“轴向”、“周向”等指示方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的位置或原件必须具有特定的方位、以特定的构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个、三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或成为一体；可以是机械连接，也可以是电连接或者可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以使两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种阵列基板的制作方法，其特征在于，包括：
在衬底基板上沉积缓冲层，并对所述缓冲层进行一次高温退火工艺，接着沉积非晶硅层，并对所述非晶硅层进行高温退火，使所述非晶硅层形成多晶硅层，通过第一次光刻，使所述多晶硅层形成位于第一区域的第一半导体层；
依次沉积栅极绝缘层、栅金属层，通过第二次光刻，使所述栅金属层形成位于第一区域的第一栅极和位于第二区域的第二栅极；
依次沉积栅极保护层、金属氧化物半导体层，通过第三次光刻，使所述金属氧化物半导体层形成位于第二区域的第二半导体层；
沉积第一保护层，通过第四次光刻，在所述第一保护层、所述栅极保护层上和所述栅极绝缘层上形成多个第一过孔，在所述第一保护层上形成多个第二过孔；
沉积源漏金属层，通过第五次光刻，使所述源漏金属层形成第一源极、第一漏极、第二源极、第二漏极，所述第一源极和所述第一漏极分别通过所述第一过孔与所述第一半导体层连通，所述第二源极和所述第二漏极分别通过所述第二过孔与所述第二半导体层连通。
2.根据权利要求1所述的制作方法，其特征在于，还包括：
沉积第二保护层，通过第六次光刻，在所述第二保护层上形成接触过孔；
沉积透明导电层，通过第七次光刻，使所述透明导电层形成像素电极并使所述像素电极通过所述接触过孔与所述第二漏极连通。
3.根据权利要求1所述的制作方法，其特征在于，所述缓冲层包括上下两层，所述缓冲层的上层为氧化硅，所述缓冲层的下层为氮化硅。
4.根据权利要求3所述的制作方法，其特征在于，所述氧化硅的厚度为
Figure FDA0002244788600000011
所述氮化硅的厚度为
Figure FDA0002244788600000012
5.根据权利要求1所述的制作方法，其特征在于，所述栅金属层包括金属铜。
6.根据权利要求5所述的制作方法，其特征在于，所述栅金属层还包括设置在金属铜下方的金属缓冲层，所述金属缓冲层包括金属钼或金属钛。
7.根据权利要求1所述的制作方法，其特征在于，所述栅极保护层包括上下两层，其中，所述栅极保护层的上层为氧化硅，所述栅极保护层的下层为氮化硅或氮氧化硅。
8.根据权利要求1所述的制作方法，其特征在于，所述第一保护层为氧化硅。
9.一种阵列基板，采用如权利要求1-8任一项所述的制作方法制作而成，其特征在于，包括衬底基板以及位于所述衬底基板上的第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管与所述第二薄膜晶体管间隔设置，所述第一薄膜晶体管位于第一区域，所述第二薄膜晶体管位于第二区域；
所述第一薄膜晶体管包括依次设置在所述衬底基板上的第一半导体层、栅极绝缘层、第一栅极、栅极保护层、第一保护层，第一源极和第一漏极设置在第一保护层上，所述栅极绝缘层、所述栅极保护层和所述第一保护层上具有多个第一过孔，所述第一源极和所述第一漏极分别通过所述第一过孔与所述第一半导体层连通；
所述第二薄膜晶体管包括依次设置在所述栅极绝缘层上的第二栅极、栅极保护层、第二半导体层、第一保护层，第二源极和第二漏极设置在第一保护层上，所述第一保护层上具有多个第二过孔，所述第二源极和所述第二漏极分别通过所述第二过孔与所述第二半导体层连通；
所述第一半导体层为多晶硅半导体层，所述第二半导体层为金属氧化物半导体层。
10.一种显示面板，其特征在于，包括如权利要求9所述的阵列基板。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933648A (zh) * 2020-08-14 2020-11-13 京东方科技集团股份有限公司 阵列基板及其制备方法和显示装置
CN112271185A (zh) * 2020-10-28 2021-01-26 武汉华星光电技术有限公司 阵列基板及其制备方法
CN113192978A (zh) * 2021-04-12 2021-07-30 武汉华星光电技术有限公司 一种阵列基板及其制备方法、显示装置
CN113192986A (zh) * 2021-04-27 2021-07-30 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法
CN113394299A (zh) * 2021-06-16 2021-09-14 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法、显示面板
CN113764437A (zh) * 2021-09-06 2021-12-07 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示面板的制作方法
WO2023225993A1 (zh) * 2022-05-27 2023-11-30 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
US11973084B2 (en) 2021-04-12 2024-04-30 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate, manufacturing method thereof, and display device thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629609A (zh) * 2011-07-22 2012-08-08 京东方科技集团股份有限公司 阵列基板及其制作方法、液晶面板、显示装置
CN104867935A (zh) * 2014-02-24 2015-08-26 乐金显示有限公司 薄膜晶体管基板及利用该薄膜晶体管基板的显示装置
US20160307936A1 (en) * 2015-04-20 2016-10-20 Lg Display Co., Ltd. Thin film transistor substrate and method for manufacturing the same
CN106558593A (zh) * 2015-09-18 2017-04-05 鸿富锦精密工业（深圳）有限公司 阵列基板、显示面板、显示装置及阵列基板的制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629609A (zh) * 2011-07-22 2012-08-08 京东方科技集团股份有限公司 阵列基板及其制作方法、液晶面板、显示装置
CN104867935A (zh) * 2014-02-24 2015-08-26 乐金显示有限公司 薄膜晶体管基板及利用该薄膜晶体管基板的显示装置
US20160307936A1 (en) * 2015-04-20 2016-10-20 Lg Display Co., Ltd. Thin film transistor substrate and method for manufacturing the same
CN106558593A (zh) * 2015-09-18 2017-04-05 鸿富锦精密工业（深圳）有限公司 阵列基板、显示面板、显示装置及阵列基板的制备方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933648A (zh) * 2020-08-14 2020-11-13 京东方科技集团股份有限公司 阵列基板及其制备方法和显示装置
CN112271185A (zh) * 2020-10-28 2021-01-26 武汉华星光电技术有限公司 阵列基板及其制备方法
CN112271185B (zh) * 2020-10-28 2024-01-30 武汉华星光电技术有限公司 阵列基板及其制备方法
CN113192978A (zh) * 2021-04-12 2021-07-30 武汉华星光电技术有限公司 一种阵列基板及其制备方法、显示装置
WO2022217635A1 (zh) * 2021-04-12 2022-10-20 武汉华星光电技术有限公司 一种阵列基板及其制备方法、显示装置
US11973084B2 (en) 2021-04-12 2024-04-30 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate, manufacturing method thereof, and display device thereof
CN113192986A (zh) * 2021-04-27 2021-07-30 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法
CN113192986B (zh) * 2021-04-27 2023-01-10 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法
CN113394299A (zh) * 2021-06-16 2021-09-14 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法、显示面板
CN113764437A (zh) * 2021-09-06 2021-12-07 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示面板的制作方法
WO2023225993A1 (zh) * 2022-05-27 2023-11-30 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置

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