CN113764437A - 一种显示面板及显示面板的制作方法 - Google Patents

一种显示面板及显示面板的制作方法 Download PDF

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Abstract

本申请实施例提供一种显示面板及显示面板的制作方法。本申请实施例提供的显示面板在阵列基板中集成了温度传感器。温度传感器串联了第一晶体管和第二晶体管，第一晶体管的漏电流小于第二晶体管的漏电流。在温度传感器中，利用第一晶体管来监测温度，第二晶体管则用于稳定电位，以实现对显示面板的发热进行实时温度监测。另外，由于本申请实施例提供的第一晶体管和第二晶体管通过串联的方式连接，能够减小温度传感器在面板中占用的尺寸。

Description

一种显示面板及显示面板的制作方法
技术领域
本申请涉及显示技术领域，具体涉及一种显示面板及显示面板的制作方法。
背景技术
微型发光二极管(Mirco-LED)具有效率高、亮度高、使用寿命长、色域宽等优点，因此，Micro-LED技术是未来最具前景的平板显示器。与受制于OLED器件寿命的OLED显示器相比，发光二极管(light-emitting diode,LED)芯片通常可承受更高的电流和亮度，但若一个Micro-LED以持续的高电流开启，积聚的热量将会损坏背板或Micro-LED本身。
在对现有技术的研究和实践过程中，本申请的发明人发现，在非必要高刷新频率条件下，降低显示刷新频率，可以有效降低显示功耗。目前主流的高解析度自发光显示主要是低温多晶硅(LTPS)及氧化物薄膜晶体管混合像素结构(LTPO)，LTPO兼具有LTPS高迁移率和金属氧化物低漏电流的优势。但现有的LTPO结构的显示面板不具有温度发热检测功能。
发明内容
本申请实施例提供一种显示面板及显示面板的制作方法，通过在阵列基板中集成温度传感器，可以对阵列基板进行发热监测。
本申请实施例提供一种显示面板，
包括阵列基板和形成于阵列基板内的温度传感器，所述温度传感器包括串联的第一晶体管和第二晶体管，所述第一晶体管的漏电流大于所述第二晶体管的漏电流；
所述第一晶体管包括第一栅极、第一源极和第一漏极，所述第二晶体管包括第二栅极、第二源极和第二漏极，
其中，所述第一栅极和所述第一源极相连，所述第一栅极用于接入第一电压信号，所述第一漏极电性连接于输出节点；所述第二源极电性连接于所述输出节点，所述第二栅极用于接入控制信号，所述第二漏极用于接入第二电压信号。
可选的，在本申请的一些实施例中，所述第一晶体管包括低温多晶硅半导体层，所述低温多晶硅半导体层、所述第一栅极以及所述第一源极异层设置；所述第一源极和所述第一漏极同层设置，且分别与所述低温多晶硅半导体层连接；
所述第二晶体管包括氧化物半导体层，所述氧化物半导体层、所述第二栅极以及所述第二源极异层设置，所述第二源极和所述第二漏极同层设置，且分别与所述氧化物半导体层连接。
可选的，在本申请的一些实施例中，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极同层设置。
可选的，在本申请的一些实施例中，所述低温多晶硅半导体层包括相邻设置的第一源区、第一沟道区以及第一漏区；所述氧化物半导体层包括相邻设置的第二源区、第二沟道区以及第二漏区；
其中，所述第一沟道区的宽长比大于所述第二沟道区的宽长比。
可选的，在本申请的一些实施例中，所述第一沟道区的宽度大于所述第二沟道区的宽度，所述第一沟道区的长度与所述第二沟道区的长度相等；或，所述第一沟道区的长度小于所述第二沟道区的长度，所述第一沟道区的宽度与所述第二沟道区的宽度相等。
可选的，在本申请的一些实施例中，所述温度传感器还包括第一栅极绝缘层以及层间绝缘层；所述第一栅极绝缘层设置在所述低温多晶硅半导体层上，且部分覆盖所低温多晶硅半导体层；所述第一栅极设置在所述第一栅极绝缘层上；所述层间绝缘层设置在所述第一栅极上，且覆盖所述第一栅极、所述第一栅极绝缘层以及所述低温多晶硅半导体层；所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极设置于所述层间绝缘层上。
可选的，在本申请的一些实施例中，所述温度传感器还包括第一钝化层、第二钝化层以及第二栅极绝缘层，所述第一钝化层设置于所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极上，并覆盖所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极；所述氧化物半导体层设置于所述第一钝化层上，且穿过所述第一钝化层分别与所述第二源极、所述第二漏极连接；所述第二栅极绝缘层设置于所述氧化物半导体层上，且部分覆盖所述氧化物半导体层；所述第二栅极设置于所述第二栅极绝缘层上；所述第二钝化层设置在所述第二栅极上，并覆盖所述第二栅极、所述第二栅极绝缘层以及所述氧化物半导体层。
可选的，在本申请的一些实施例中，所述温度传感器还包括缓冲层；所述缓冲层设置在所述基板的一侧表面，所述第一晶体管和所述第二晶体管设置在所述缓冲层远离所述基板的一侧。
相应的，本申请实施例还提供一种显示面板的制作方法，包括制作阵列基板，并在阵列基板内制作串联的第一晶体管和第二晶体管，以形成温度传感器，其中，所述第一晶体管的漏电流小于所述第二晶体管的漏电流；
所述第一晶体管包括第一栅极、第一源极和第一漏极，所述第二晶体管包括第二栅极、第二源极和第二漏极，
其中，所述第一栅极和所述第一源极相连，所述第一栅极用于接入第一电压信号，所述第一漏极电性连接于输出节点；所述第二源极电性连接于所述输出节点，所述第二栅极用于接入控制信号，所述第二漏极用于接入第二电压信号。
可选的，在本申请的一些实施例中，所述制作阵列基板，并在阵列基板内制作串联的第一晶体管和第二晶体管，以形成温度传感器，包括以下步骤：
提供一基板；
在所述基板的一侧表面设置缓冲层；
在所述缓冲层上依次层叠设置低温多晶硅半导体层、第一栅极绝缘层、第一栅极以及层间绝缘层；
在所述层间绝缘层上设置开口；
在所述层间绝缘层上间隔设置第一源极、第一漏极、第二源极和第二漏极，所述第一源极和所述第一漏极分别通过开口与所述低温多晶硅半导体层连接，形成所述第一晶体管，其中，所述第一漏极与所述第二源极连接；
在所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极远离所述基板的一侧设置第一钝化层，使所述第一钝化层覆盖所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极；
在所述第一钝化层上设置开孔；
在所述第二源极和所述第二漏极远离所述基板的一侧依次层叠设置氧化物半导体层、第二栅极绝缘层以及第二栅极，所述氧化物半导体层通过所述开孔分别与所述第二源极、所述第二漏极连接，形成所述第二晶体管。
在所述第二栅极远离所述基板的一侧设置所述第二钝化层，使第二钝化层覆盖所述第二栅极、所述第二栅极绝缘层以及所述氧化物半导体层，以形成所述温度传感器。
本申请实施例提供一种显示面板及显示面板的制作方法。本申请实施例提供的显示面板在阵列基板中集成了温度传感器。温度传感器串联了第一晶体管和第二晶体管，第一晶体管的漏电流小于第二晶体管的漏电流。在温度传感器中，利用第一晶体管来监测温度，第二晶体管则用于稳定电位，以实现对显示面板的发热进行实时温度监测。另外，由于本申请实施例提供的第一晶体管和第二晶体管通过串联的方式连接，能够减小温度传感器在面板中占用的尺寸。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的显示面板中温度传感器的电路示意图；
图2是本申请实施例提供的显示面板的结构示意图；
图3是本申请实施例提供的显示面板的制作方法流程示意图；
图4a至图4l是本申请实施例提供的显示面板制作方法的步骤示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种显示面板及显示面板的制作方法。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
请参阅图1，图1是本申请实施例提供的显示面板中温度传感器的电路示意图。本申请实施例提供一种显示面板，包括阵列基板(图中未示出)和形成于阵列基板内的温度传感器。温度传感器包括串联的第一晶体管T1和第二晶体管T2。第一晶体管T1的漏电流大于第二晶体管T2的漏电流。第一晶体管T1包括第一栅极、第一源极和第一漏极。第二晶体管包括第二栅极、第二源极和第二漏极。
其中，第一栅极和第一源极相连，并接入第一电压信号Vdd。第一晶体管T1的第一漏极电性连接于输出节点N。第二晶体管T2的第二源极电性连接于输出节点N，第二晶体管T2的第二栅极接入控制信号Scan，第二晶体管T2的第二漏极接入第二电压信号Vss。其中，输出节点N输出测试电压Vout。
其中，由于第一晶体管T1的漏电流大于第二晶体管T2的漏电流，第一晶体管T1在温度变化时易产生电阻的变化。因此，第一晶体管T1用于监测温度，第二晶体管T2用于稳定电位。
需要说明的是，本申请所有实施例中采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
在本申请实施例中，以第一晶体管T1为P型薄膜晶体管、第二晶体管T2为N型薄膜晶体管为例进行说明。第一晶体管T1的栅极接入第一电压信号Vdd，第二晶体管T2的栅极接入控制信号Scan，使第一晶体管T1和第二晶体管T2均处于关态。此时，第一晶体管T1和第二晶体管T2在电路中作为电阻工作。
由于第一电压信号Vdd和第二电压信号Vss恒定，则第一电压信号Vdd与第二电压信号Vss之间电压恒定。在温度不变的情况下，施加于第一晶体管T1的电压和施加于第二晶体管T2的电压是一定的，则检测到的测试电压Vout也是恒定的。当温度发生变化，第一晶体管T1漏电流变化，进而导致第一晶体管T1的电阻发生变化，则测试电压Vout发生变化。因为第二晶体管T2的漏电流受温度影响小，在关态情形下可认为电流受温度影响不变，进而其电阻也是稳定的通过检测测试电压Vout的数值来监测显示面板的温度变化。
需要说明的是，第一电压信号Vdd和控制信号Scan是用于在温度传感器检测面板温度时保证第一晶体管T1和第二晶体管T2保持关态的。在本申请实施例中，第一晶体管T1的栅极连接的第一电压信号Vdd还可以是用于驱动阵列基板中像素驱动电路工作的电源电压。第二晶体管的栅极连接的控制信号Scan还可以是用于驱动阵列基板中像素驱动电路工作的扫描电压。当控制信号Scan为阵列基板中像素驱动电路工作的扫描电压时，测试电压Vout在控制信号Scan为低电平时输出。这样设置可以在制作显示面板的阵列层时，同时制作温度传感器，便于对温度传感器与显示单元的电路统一进行制作，简便工艺。
本申请实施例提供的显示面板在阵列基板中集成了温度传感器。温度传感器串联了第一晶体管T1和第二晶体管T2，第一晶体管T1的漏电流小于第二晶体管T2的漏电流。在温度传感器中，利用第一晶体管T1来监测温度，第二晶体管T2则用于稳定电位，以实现对显示面板的发热进行实时温度监测。另外，由于本申请实施例提供的第一晶体管T1和第二晶体管T2通过串联的方式连接，能够减小温度传感器在面板中占用的尺寸。
本申请实施例提供的显示面板可以是LED显示面板、Mirco-LED显示面板或Mini-LED显示面板。
请参阅图2，图2是本申请实施例提供的显示面板的结构示意图。温度传感器中第一晶体管T1包括低温多晶硅半导体层111。低温多晶硅半导体层111、第一栅极113以及第一源极114异层设置。第一源极114和第一漏极115同层设置，且分别与低温多晶硅半导体层111连接。
第二晶体管T2包括氧化物半导体层123。氧化物半导体层123、第二栅极125、第二源极121异层设置。第二源极121和第二漏极122同层设置，且分别与氧化物半导体层123连接。
其中，第一晶体管T1和第二晶体管T2串联是通过第一漏极115与第二源极121连接。本申请实施例提供的温度传感器串联了采用低温多晶硅半导体层111的第一晶体管T1和采用氧化物半导体层123的第二晶体管T2，形成了LTPO结构，使温度传感器兼具低温多晶硅薄膜晶体管的高迁移率和氧化物薄膜晶体管的低漏电流优势。
可选的，请继续参阅图2。第一源极114、第一漏极115、第二源极121和第二漏极122同层设置。通过将第一晶体管T1与第二晶体管T2的第一源极114、第一漏极115、第二源极121和第二漏极122同层设置，则可以在制程中省去一道光罩，节约成本。
可选的，请继续参阅图2。低温多晶硅半导体层111包括相邻设置的第一源区111a、第一沟道区111c以及第一漏区111b。氧化物半导体层123包括相邻设置的第二源区123a、第二沟道区123c以及第二漏区123b。
其中，第一沟道区111c的宽长比大于第二沟道区123c的宽长比。
薄膜晶体管的电阻与沟道的宽度成反比、与沟道长度成正比。因此，本申请实施例中第一沟道区111c的宽长比大于第二沟道区123c的宽长比，是为了使第二晶体管T2的初始电阻小于第一晶体管T1的初始电阻。由于第一晶体管T1是低温多晶硅薄膜晶体管，第二晶体管T2是金属氧化物薄膜晶体管。这两种薄膜晶体管的漏电流相差较大。由于温度传感器中第一晶体管T1和第二晶体管T2是串联，将第二晶体管T2的初始电阻调节为小于第一晶体管T1的初始电阻，第二晶体管T2的初始电阻较小则分压较小，则通过第一晶体管T1的分压变化测定温度变化，可以使得温度传感器测定温度变化更加准确，提高温度传感器的灵敏度。
具体可以是第一沟道区111c的宽度大于第二沟道区123c的宽度，第一沟道区111c的长度与第二沟道区123c的长度相等。或，第一沟道区111c的长度小于第二沟道区123c的长度，第一沟道区111c的宽度与第二沟道区123c的宽度相等。
可选的，请继续参阅图2。温度传感器还包括第一栅极绝缘层112以及层间绝缘层103。
第一栅极绝缘层112设置在低温多晶硅半导体层111上，且部分覆盖所低温多晶硅半导体层111。第一栅极113设置在第一栅极绝缘层112上。层间绝缘层103设置在第一栅极113上，且覆盖第一栅极113、第一栅极绝缘层112以及低温多晶硅半导体层111。第一源极114、第一漏极115、第二源极121以及第二漏极122设置于层间绝缘层103上。其中，第一源极114、第一漏极115、第二源极121以及第二漏极122可以在层间绝缘层103上同层设置或不同层设置，本申请对此不做限制。
可选的，温度传感器还包括第二栅极绝缘层124、第一钝化层104以及第二钝化层105。第一钝化层104设置于第二源极121以及第二漏极122上，并覆盖第二源极121以及第二漏极122。氧化物半导体层123设置于第一钝化层104上，且穿过第一钝化层104分别与第二源极121、第二漏极122连接。第二栅极绝缘层124设置于氧化物半导体层123上，且部分覆盖氧化物半导体层123。第二栅极125设置于第二栅极绝缘层124上。第二钝化层105设置在第二栅极125上，并覆盖第二栅极125、第二栅极绝缘层124以及氧化物半导体层123。
图2中以第一晶体管T1为顶栅结构、第二晶体管T2为顶栅底接触结构为例进行示意。第一晶体管T1和第二晶体管T2可以为顶栅型薄膜晶体管，也可以为底栅型薄膜晶体管，可以为双栅极型薄膜晶体管，也可以为单栅极型薄膜晶体管。对于第一晶体管T1和第二晶体管T2的具体结构在本申请中不再赘述。
可选的，温度传感器还包括缓冲层102。缓冲层102设置在基板101的一侧表面。第一晶体管T1和第二晶体管T2设置在缓冲层102远离基板101的一侧。缓冲层102可用于缓冲应力，并且可以在制程中防止机械操作损伤阵列基板中的器件。例如，防止切割外力导致的膜层开裂继续往显示面板100内部延伸，进而提高产品良率。
可选的，温度传感器还包括电压信号走线106。电压信号走线106连接第一源极114，通过电压信号走线106向第一源极114输入第一电压信号。
其中，阵列基板可以包括半导体层、栅极绝缘层、第一金属层、层间绝缘层103、第二金属层、第一钝化层104、第二钝化层105以及像素电极层。其中，半导体层可以与本申请实施例中的低温多晶硅半导体层111或氧化物半导体层123同层制作。栅极绝缘层可以与本申请实施例中的第一栅极绝缘层112或第二栅极绝缘层124同层制作。第一金属层可以与本申请实施例中的第一栅极113或第二栅极125同层制作。第二金属层可以与本申请实施例中的第一源极114、第一漏极115、第二源极121、第二漏极122同层制作。像素电极层可以与本申请实施例中的电压信号走线106同层制作。由此，可以在制作像素驱动电路中的薄膜晶体管时，同时制作温度传感器，以将温度传感器集成于阵列基板中。本申请不限定阵列基板中所包含的薄膜晶体管的结构，其可以为顶栅型薄膜晶体管，也可以为底栅型薄膜晶体管，其可以为双栅极型薄膜晶体管，也可以为单栅极型薄膜晶体管，还可以是LTPO结构的薄膜晶体管。对于阵列基板中薄膜晶体管的具体结构在本申请中不再赘述。
相应的，本申请实施例还提供一种显示面板的制作方法，包括制作阵列基板，并在阵列基板内制作串联的第一晶体管和第二晶体管，以形成温度传感器，其中，第一晶体管的漏电流小于第二晶体管的漏电流。第一晶体管包括第一栅极、第一源极和第一漏极。第二晶体管包括第二栅极、第二源极和第二漏极。其中，第一栅极和第一源极相连，第一栅极用于接入第一电压信号，第一漏极电性连接于输出节点。第二源极电性连接于输出节点，第二栅极用于接入控制信号，第二漏极用于接入第二电压信号。
具体的，请参阅图3至图4l，图3是本申请实施例提供的显示面板的制作方法流程示意图。图4a至图4l是本申请实施例提供的显示面板制作方法的步骤示意图。显示面板的制作方法具体包括如下步骤：
步骤21、提供一基板。
步骤22、在基板的一侧表面设置缓冲层。
其中，缓冲层包括层叠设置的SiOx层、SiNx层、SiNOx层或上述膜层的组合，缓冲层的层叠方式并非本发明的保护重点，因此本发明的附图中未示出。
步骤23、在缓冲层上依次层叠设置低温多晶硅半导体层、第一栅极绝缘层、第一栅极以及层间绝缘层。
可选的，在基板上依次层叠设置低温多晶硅半导体层、第一栅极绝缘层、第一栅极以及层间绝缘层中，包括以下步骤：
步骤23A、在基板上设置低温多晶硅半导体层。
具体的，请参阅图4a，图4a是本申请实施例提供的显示面板的制作方法中的第一步骤示意图。首先，在基板101上设置低温多晶硅半导体膜层。低温多晶硅(LTPS)半导体膜层是非晶硅层经过镭射光均匀照射后，非晶硅材料吸收能量，内部原子发生能级跃迁形变成为多晶结构而形成的。
然后，对LTPS半导体膜层进行图案化处理，以形成低温多晶硅半导体层111。采用LTPS制成的半导体层分辨率更高、反映速度更快、亮度更高。
步骤23B、在低温多晶硅半导体层远离基板的一侧设置第一栅极绝缘层，使第一栅极绝缘层部分覆盖低温多晶硅半导体层。
具体的，请参阅图4b，图4b是本申请实施例提供的显示面板的制作方法中第二步骤示意图。其中，第一栅极绝缘层的材料可以为硅氮化合物(SiNx)层、硅氧化合物(SiOx)层、硅氧氮化合物(SiNOx)、氧化铝(Al2O3)层中的一层或多层的叠层。本申请实施例对第一栅极绝缘层112各膜层具体的层叠顺序不做限制。具体的，第一栅极绝缘层112的材料可以为SiOx层、SiNx层、Al2O3/SiNx/SiOx的叠层或SiOx/SiNx/SiOx的叠层。
其中，低温多晶硅半导体层111对应第一栅极绝缘层112为第一沟道区111c，第一沟道区111c两侧分别为第一源区111a和第一漏区111b。
步骤23C、在第一栅极绝缘层远离基板的一侧设置第一栅极。
请继续参阅图4b。首先，在第一栅极绝缘层112远离基板101的一侧设置第一栅极膜层。然后对第一栅极膜层进行图案化处理以得到第一栅极113。并以第一栅极113的图形为光罩自对准完成第一栅极绝缘层112的图案化处理。
其中，第一栅极113的材料可以为钼(Mo)、铝(Al)、铜(Cu)、铟锡氧化物(ITO)或铟锌氧化物(IZO)中的一种或多种的组合。具体的，第一栅极113可以为Mo、Mo/Al的叠层、Mo/Cu的叠层、钼钛合金(MoTi)/Cu的叠层、MoTi/Cu/MoTi的叠层、Ti/Al/Ti的叠层、Ti/Cu/Ti的叠层、Mo/Cu/IZO的叠层、IZO/Cu/IZO的叠层或Mo/Cu/ITO的叠层。
步骤23D、对第一源区和第一漏区进行P型掺杂处理。
对第一源区111a和第一漏区111b进行P型掺杂处理，以制作PMOS晶体管。例如，在第一源区111a和第一漏区111b掺杂硼离子形成P型重掺杂。或者，通过多次图案工艺制作PMOS晶体管。即，先对低温多晶硅半导体层111进行P型掺杂，再进行图案化处理。
步骤23E、在第一栅极远离基板的一侧设置层间绝缘层，层间绝缘层覆盖第一栅极、第一栅极绝缘层以及低温多晶硅半导体层。
请参阅图4c，图4c是本申请实施例中显示面板的制作方法中的第三步骤示意图。其中，层间绝缘层103的材料可以为SiOx层、SiNx层、SiNOx层中一层或多层的叠层。
步骤24、在层间绝缘层上设置开口。
请参阅图4d，图4d是本申请实施例中显示面板的制作方法中的第四步骤示意图。具体的，可以采用光刻的方法在层间绝缘层103上设置开口103a。
步骤25、在层间绝缘层上间隔设置第一源极、第一漏极、第二源极和第二漏极，第一源极和第一漏极分别通过开口与低温多晶硅半导体层连接，形成第一晶体管，其中，第一漏极与第二源极连接。
请参阅图4e，图4e是本申请实施例中显示面板的制作方法中的第五步骤示意图。首先，在层间绝缘层103上设置源漏膜层，且源漏膜层填充开口。然后对源漏膜层进行图案化处理，以形成第一源极114、第一漏极115、第二源极121和第二漏极122。第一漏极115与第二源极121连接。
其中，第一源极114、第一漏极115、第二源极121和第二漏极122的材料可以为Mo、Al、Cu、ITO或IZO中的一种或多种的组合。具体的，第一源极114、第一漏极115、第二源极121和第二漏极122的材料可以为Mo、Mo/Al的叠层、Mo/Cu的叠层、MoTi/Cu的叠层、MoTi/Cu/MoTi的叠层、Ti/Al/Ti的叠层、Ti/Cu/Ti的叠层、Mo/Cu/IZO的叠层、IZO/Cu/IZO的叠层或Mo/Cu/ITO的叠层。
步骤26、在第一源极、第一漏极、第二源极以及第二漏极远离基板的一侧设置第一钝化层，使第一钝化层覆盖第一源极、第一漏极、第二源极以及第二漏极。
请参阅图4f，图4f是本申请实施例中显示面板的制作方法中的第六步骤示意图。其中，第一钝化层104的材料可以为SiOx层、SiNx层、SiNOx层中一层或多层的叠层。
步骤27、在第一钝化层上设置开孔。
请参阅图4g，图4g是本申请实施例中显示面板的制作方法中的第七步骤示意图。具体的，可以采用光刻的方法在第一钝化层104上设置开孔104a。
步骤28、在第二源极和第二漏极远离基板的一侧依次层叠设置氧化物半导体层、第二栅极绝缘层以及第二栅极，氧化物半导体层分别与第二源极、第二漏极连接，形成第二晶体管。
可选的，在第二源极和第二漏极远离基板的一侧依次层叠设置氧化物半导体层、第二栅极绝缘层以及第二栅极，氧化物半导体层分别与第二源极、第二漏极连接，以形成第二晶体管中，包括以下步骤：
步骤28A、在第二源极和第二漏极远离基板的一侧设置氧化物半导体层，氧化物半导体层分别与第二源极、第二漏极连接。
请参阅图4h，图4h是本申请实施例中显示面板的制作方法中的第八步骤示意图。其中，氧化物半导体层123的材料可以为铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)、铟镓锌锡氧化物(IGZTO)、铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟镓氧化物(IGO)、铟铝锌氧化物(IAZO)、铟镓锡氧化物(IGTO)、铝锡锌氧化物(ATZO)或铝锡氧化物(ATO)中的任一种。以上材料具有很好的导电性和透明性，并且厚度较小，不会影响显示面板的整体厚度。同时，还可以减少对人体有害的电子辐射及紫外、红外光。以上材料用作半导体层的材料漏电流较低，能够使薄膜晶体管具有较稳定的电阻。
步骤28B、在氧化物半导体层远离基板的一侧设置第二栅极绝缘层，使第二栅极绝缘层部分覆盖氧化物半导体层，氧化物半导体层对应第二栅极绝缘层为第二沟道区，第二沟道区两侧分别为第二源区和第二漏区。
请参阅图4i，图4i是本申请实施例中显示面板的制作方法中的第九步骤示意图。其中，第二栅极绝缘层124的材料可以为硅氮化合物(SiNx)层、硅氧化合物(SiOx)层、硅氧氮化合物(SiNOx)、氧化铝(Al2O3)层中的一层或多层的叠层。本申请实施例对第二栅极绝缘层124各膜层具体的层叠顺序不做限制。具体的，第二栅极绝缘层124的材料可以为SiOx层、SiNx层、Al2O3/SiNx/SiOx的叠层或SiOx/SiNx/SiOx的叠层。
步骤28C、在第二栅极绝缘层远离基板的一侧设置第二栅极。
请继续参阅图4i。首先，在第二栅极绝缘层124远离基板101的一侧设置第二栅极膜层。然后对第二栅极膜层进行图案化处理以得到第二栅极125。并以第二栅极125的图形为光罩自对准完成第二栅极绝缘层124的图案化处理。
其中，第二栅极125的材料可以为钼(Mo)、铝(Al)、铜(Cu)、铟锡氧化物(ITO)或铟锌氧化物(IZO)中的一种或多种的组合。具体的，第二栅极125可以为Mo、Mo/Al的叠层、Mo/Cu的叠层、钼钛合金(MoTi)/Cu的叠层、MoTi/Cu/MoTi的叠层、Ti/Al/Ti的叠层、Ti/Cu/Ti的叠层、Mo/Cu/IZO的叠层、IZO/Cu/IZO的叠层或Mo/Cu/ITO的叠层。
步骤28D、对第二源区和第二漏区进行导体化处理以形成第二晶体管。
请继续参阅图4i。其中，对第二源区123a和第二漏区123b进行导体化处理，即，对氧化物半导体层123的非沟道区域执行导体化处理。通过导体化部分的氧化物半导体层123实现第二源极121、第二漏极122与第二沟道区123c的搭接。
步骤29、在第二栅极远离基板的一侧设置第二钝化层，使第二钝化层覆盖第二栅极、第二栅极绝缘层以及氧化物半导体层，以形成温度传感器。
请参阅图4j，图4j是本申请实施例中显示面板的制作方法中的第十步骤示意图。其中，第二钝化层105的材料可以为SiOx层、SiNx层、SiNOx层中一层或多层的叠层。
可选的，在制作第二钝化层105之后，还可以如图4k所示对第二钝化层105进行图案化处理，以形成通孔105a。通孔105a由第二钝化层105远离基板101的一侧表面延伸至第一源极114远离基板101的一侧表面。然后如图4l所示在第二钝化层105远离基板101的一侧设置像素电极106。像素电极106通过通孔连接第一源极114。由此，可以使温度传感器中的LTPO结构用于显示面板的显示。
本申请实施例提供的显示面板的制作方法，在制作阵列基板的同时，制作了一种串联第一晶体管和第二晶体管的温度传感器。即，可以在制作阵列基板中像素驱动电路中的晶体管时，同时制作温度传感器的晶体管。由此，可节省制作时间，并节约制程成本。将温度传感器与显示面板中的阵列基板进行了集成，使得制程工艺更简便。同时，第一晶体管与第二晶体管的源漏金属层是共用的，则可以省去光罩。另外，显示面板中制作金属氧化物薄膜晶体管时的遮光层可以与温度传感器中的第一晶体管和第二晶体管的源漏极同层制作，共节省两道光罩，进一步节省了制程成本。
以上对本申请实施例所提供的一种显示面板及显示面板的制作方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种显示面板，其特征在于，包括阵列基板和形成于阵列基板内的温度传感器，所述温度传感器包括串联的第一晶体管和第二晶体管，所述第一晶体管的漏电流大于所述第二晶体管的漏电流；
所述第一晶体管包括第一栅极、第一源极和第一漏极，所述第二晶体管包括第二栅极、第二源极和第二漏极，
其中，所述第一栅极和所述第一源极相连，所述第一栅极用于接入第一电压信号，所述第一漏极电性连接于输出节点；所述第二源极电性连接于所述输出节点，所述第二栅极用于接入控制信号，所述第二漏极用于接入第二电压信号。
2.根据权利要求1所述的显示面板，其特征在于，所述第一晶体管包括低温多晶硅半导体层，所述低温多晶硅半导体层、所述第一栅极以及所述第一源极异层设置；所述第一源极和所述第一漏极同层设置，且分别与所述低温多晶硅半导体层连接；
所述第二晶体管包括氧化物半导体层，所述氧化物半导体层、所述第二栅极以及所述第二源极异层设置，所述第二源极和所述第二漏极同层设置，且分别与所述氧化物半导体层连接。
3.根据权利要求2所述的显示面板，其特征在于，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极同层设置。
4.根据权利要求2所述的显示面板，其特征在于，所述低温多晶硅半导体层包括相邻设置的第一源区、第一沟道区以及第一漏区；所述氧化物半导体层包括相邻设置的第二源区、第二沟道区以及第二漏区；
其中，所述第一沟道区的宽长比大于所述第二沟道区的宽长比。
5.根据权利要求4所述的显示面板，其特征在于，所述第一沟道区的宽度大于所述第二沟道区的宽度，所述第一沟道区的长度与所述第二沟道区的长度相等；或，所述第一沟道区的长度小于所述第二沟道区的长度，所述第一沟道区的宽度与所述第二沟道区的宽度相等。
6.根据权利要求2至5任一项所述的显示面板，其特征在于，所述温度传感器还包括第一栅极绝缘层、层间绝缘层、第二栅极绝缘层、第一钝化层以及第二钝化层；所述第一栅极绝缘层设置在所述低温多晶硅半导体层上，且部分覆盖所低温多晶硅半导体层；所述第一栅极设置在所述第一栅极绝缘层上；所述层间绝缘层设置在所述第一栅极上，且覆盖所述第一栅极、所述第一栅极绝缘层以及所述低温多晶硅半导体层；所述第一源极、所述第一漏极设置于所述层间绝缘层上。
7.根据权利要求2至5任一项所述的显示面板，其特征在于，所述温度传感器还包括第一钝化层、第二钝化层以及第二栅极绝缘层；所述第一钝化层设置于所述第二源极以及所述第二漏极上，并覆盖所述第二源极以及所述第二漏极；所述氧化物半导体层设置于所述第一钝化层上，且穿过所述第一钝化层分别与所述第二源极、所述第二漏极连接；所述第二栅极绝缘层设置于所述氧化物半导体层上，且部分覆盖所述氧化物半导体层；所述第二栅极设置于所述第二栅极绝缘层上；所述第二钝化层设置在所述第二栅极上，并覆盖所述第二栅极、所述第二栅极绝缘层以及所述氧化物半导体层。
8.根据权利要求1所述的显示面板，其特征在于，所述温度传感器还包括缓冲层；所述缓冲层设置在所述基板的一侧表面，所述第一晶体管和所述第二晶体管设置在所述缓冲层远离所述基板的一侧。
9.一种显示面板的制作方法，其特征在于，包括制作阵列基板，并在阵列基板内制作串联的第一晶体管和第二晶体管，以形成温度传感器，其中，所述第一晶体管的漏电流小于所述第二晶体管的漏电流；
所述第一晶体管包括第一栅极、第一源极和第一漏极，所述第二晶体管包括第二栅极、第二源极和第二漏极，
其中，所述第一栅极和所述第一源极相连，所述第一栅极用于接入第一电压信号，所述第一漏极电性连接于输出节点；所述第二源极电性连接于所述输出节点，所述第二栅极用于接入控制信号，所述第二漏极用于接入第二电压信号。
10.根据权利要求9所述的显示面板的制作方法，其特征在于，所述制作阵列基板，并在阵列基板内制作串联的第一晶体管和第二晶体管，以形成温度传感器，包括以下步骤：
提供一基板；
在所述基板的一侧表面设置缓冲层；
在所述缓冲层上依次层叠设置低温多晶硅半导体层、第一栅极绝缘层、第一栅极以及层间绝缘层；
在所述层间绝缘层上设置开口；
在所述层间绝缘层上间隔设置第一源极、第一漏极、第二源极和第二漏极，所述第一源极和所述第一漏极分别通过开口与所述低温多晶硅半导体层连接，形成所述第一晶体管，其中，所述第一漏极与所述第二源极连接；
在所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极远离所述基板的一侧设置第一钝化层，使所述第一钝化层覆盖所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极；
在所述第一钝化层上设置开孔；
在所述第二源极和所述第二漏极远离所述基板的一侧依次层叠设置氧化物半导体层、第二栅极绝缘层以及第二栅极，所述氧化物半导体层通过所述开孔分别与所述第二源极、所述第二漏极连接，形成所述第二晶体管；
在所述第二栅极远离所述基板的一侧设置第二钝化层，使所述第二钝化层覆盖所述第二栅极、所述第二栅极绝缘层以及所述氧化物半导体层，以形成所述温度传感器。
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