CN112271185B - 阵列基板及其制备方法 - Google Patents

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Abstract

本申请公开了一种阵列基板，阵列基板的显示区包括多个第一薄膜晶体管组件和多个第二薄膜晶体管组件，第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管；多个第一薄膜晶体管组件和第二薄膜晶体管组件在显示区交替分布。本申请实施例提供的阵列基板，通过在阵列基板显示区采用第一薄膜晶体管组件和和第二薄膜晶体管组件交替设置，而第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管；两者交替设置在阵列基板的显示区，可以同时实现高频驱动和降低阵列基板的功耗。

Description

阵列基板及其制备方法
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制备方法。
背景技术
近年来，在消费者更好的使用体验要求的驱动下，对显示器画质的要求越来越高，这也促使着技术的不断发展，薄膜晶体管液晶显示器(Thin film tran-sistor liquidcrystal display，TFT－LCD)这种高解析度、高亮度、宽视角以及低功耗技术发展如火如荼。
现有技术下的TFT－LCD功耗大，高频情况下显示效果不好，不能满足越来越高的显示需求。
发明内容
本申请实施例提供一种阵列基板，旨在解决现有技术下的阵列基板功耗大，且高频显示效果不好的问题。
第一方面，本申请提供一种显示阵列基板，所述阵列基板包括显示区，所述阵列基板的显示区包括至少一排薄膜晶体管结构，所述至少一排薄膜晶体管结构包括多个第一薄膜晶体管组件和多个第二薄膜晶体管组件，所述第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管，所述至少一排薄膜晶体管结构中的多个第一薄膜晶体管组件和多个第二薄膜晶体管组件交替分布。
进一步的，所述多晶硅薄膜晶体管包括第一栅极层，所述非晶氧化物半导体薄膜晶体管包括第二栅极层，所述第一栅极层和所述第二栅极层位于所述阵列基板的同一层中。
进一步的，所述多晶硅薄膜晶体管包括第一源漏极层，所述第一栅极层位于所述第一源漏极层下方。
进一步的，所述非晶氧化物半导体薄膜晶体管包括第二源漏极层，所述第二栅极层位于所述第二源漏极层上方。
进一步的，所述第一薄膜晶体管组件包括一个所述多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括一个所述非晶氧化物半导体薄膜晶体管。
进一步的，所述阵列基板的显示区包括多排所述薄膜晶体管结构，相邻两排所述薄膜晶体管结构的所述第一薄膜晶体管组件位于同一列，相邻两排所述薄膜晶体管结构的所述第二薄膜晶体管组件位于同一列。
进一步的，所述第一薄膜晶体管组件包括三个所述多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括三个所述非晶氧化物半导体薄膜晶体管。
进一步的，所述阵列基板的显示区包括多排所述薄膜晶体管结构，相邻两排所述薄膜晶体管结构的所述第一薄膜晶体管组件和所述第二薄膜晶体管组件位于同一列。
进一步的，所述多晶硅薄膜晶体管为LTPS TFT，所述非晶氧化物半导体薄膜晶体管为IGZO TFT。
第二方面，本申请提供一种阵列基板的制备方法，所述方法包括：
提供玻璃基板；
在所述玻璃基板上方制备至少一排薄膜晶体管结构，所述至少一排薄膜晶体管结构包括多个第一薄膜晶体管组件和多个第二薄膜晶体管组件，所述第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管，所述至少一排薄膜晶体管结构中的多个第一薄膜晶体管组件和多个第二薄膜晶体管组件交替分布。
本申请实施例提供的阵列基板，通过在阵列基板显示区采用第一薄膜晶体管组件和和第二薄膜晶体管组件交替设置，而第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管；非晶氧化物半导体薄膜晶体管可有效提高电荷迁移率，降低寄生电容；多晶硅薄膜晶体管漏电流小，可低频驱动，两者交替设置在阵列基板的显示区，可以同时实现高频驱动和降低阵列基板的功耗。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的阵列基板一实施例结构示意图。
图2为本申请实施例提供的阵列基板显示区一实施例结构示意图；
图3为本申请实施例提供的显示区另一实施例示意图；
图4为本申请实施例提供的显示面板一实施例剖视图；
图5为本申请实施例提供的阵列基板制备方法一实施例流程示意图；
图6为本申请实施例中制备多晶硅层一实施例结构示意图；
图7为本申请实施例提供的进行沟道掺杂一实施例结构示意图；
图8为本申请实施例提供的制备栅极绝缘层一实施例结构示意图；
图9为本申请实施例提供的制备栅极层一实施例结构示意图；
图10为本申请实施例提供的制备层间介质层一实施例结构示意图；
图11为本申请实施例提供的制备非晶氧化物半导体层的一实施例结构示意图；
图12为本申请实施例提供的制备源漏极一实施例示意图；
图13为本申请实施例提供的制备第一钝化层一实施例结构示意图；
图14为本申请实施例提供的制备平坦层一实施例结构示意图；
图15为本申请实施例提供的制备公共电极一实施例结构示意图；
图16为本申请实施例提供的制备第二钝化层一实施例结构示意图；
图17为本申请实施例提供的制备像素电极一实施例结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本申请实施例提供一种阵列基板，该阵列基板包括显示区和非显示区，而阵列基板的显示区至少一排薄膜晶体管结构，而至少一排薄膜晶体管结构中又可以包括第一薄膜晶体管组件和第二薄膜晶体管组件。其中，第一薄膜晶体管组件可以包括至少一个多晶硅薄膜晶体管，而第二薄膜晶体管组件可以包括至少一个非晶氧化物半导体薄膜晶体管；且至少一排薄膜晶体管结构中的多个第一薄膜晶体管组件和多个第二薄膜晶体管组件在阵列基板的显示区交替分布。
请参考图1，为本申请实施例提供的阵列基板一实施例结构示意图，在图1中，阵列基板包括显示区10和非显示区20。在本申请的一些实施例中，阵列基板的非显示区20可以包括GOA电路，而阵列基板的显示区10可以包括至少一排薄膜晶体管结构，而一排薄膜晶体管结构中又包括多个第一薄膜晶体管组件101和多个第二薄膜晶体管组件102。其中，第一薄膜晶体管组件101中的薄膜晶体管可以为多晶硅薄膜晶体管，而第二薄膜晶体管组件102中的薄膜晶体管可以为非晶氧化物半导体薄膜晶体管，多晶硅薄膜晶体管和非晶氧化物半导体薄膜晶体管的结构不同。在一排薄膜晶体管结构中，多个第一薄膜晶体管组件101和多个第二薄膜晶体管组件102交替分布。
通过在阵列基板显示区采用第一薄膜晶体管组件和和第二薄膜晶体管组件交替设置，而第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管；非晶氧化物半导体薄膜晶体管可有效提高电荷迁移率，降低寄生电容；多晶硅薄膜晶体管漏电流小，可低频驱动，两者交替设置在阵列基板的显示区，可以同时实现高频驱动和降低阵列基板的功耗。
如图2所示，为本申请实施例提供的阵列基板显示区一实施例结构示意图，在图2所示的显示区10中，第一薄膜晶体管组件101和第二薄膜晶体管组件102在显示区10中阵列排布；且第一薄膜晶体管组件101和第二薄膜晶体管组件102在显示区10中交替分布。
在本申请的实施例中，第一薄膜晶体管组件101中的薄膜晶体管可以为非晶氧化物半导体薄膜晶体管；而第二薄膜晶体管组件102中的薄膜晶体管可以为多晶硅薄膜晶体管。
具体的，第一薄膜晶体管组件101中的多晶硅薄膜晶体管可以为低温多晶硅薄膜晶体管(Low Temperature Poly-Silicon Thin film transistor，LIPS TFT)；而第二薄膜晶体管组件102中的非晶氧化物半导体薄膜晶体管可以为铟稼锌氧化物薄膜晶体管(indium gallium zinc oxide Thin film transistor，IGZO TFT)。第一薄膜晶体管组件101中的多晶硅薄膜晶体管可以包括第一栅极层，即IGZO TFT包括第一栅极层；第二薄膜晶体管组件102中的非晶氧化物半导体薄膜晶体管可以包括第二栅极层，即LIPS TFT包括第二栅极层。
在上述实施例中，阵列基板为多膜层结构，而第一薄膜晶体管组件101中的薄膜晶体管的第一栅极层和第二薄膜晶体管组件中的第二栅极层可以位于阵列基板的同一层结构中。即LIPS TFT的第一栅极层和IGZO TFT的第二栅极层位于阵列基板的同一层结构中。
在本申请的实施例中，第一薄膜晶体管组件101中的多晶硅薄膜晶体管还可以包括第一源漏极层，即LIPS TFT可以包括第一源漏极层。而LIPS TFT可以为顶栅结构，即LIPSTFT中的第一栅极层位于第一源漏极层的下方。这样设置，使得LIPS TFT具有高电荷迁移率，且LIPS TFT的寄生电容降低。
同时，第二薄膜晶体管组件102中的非晶氧化物半导体薄膜晶体管可以包括第二源漏极层，即IGZO TFT可以包括第二源漏极层。而IGZO TFT可以为底栅结构，即IGZO TFT中的第二栅极层位于第二源漏极层的上方。这样设置使得IGZO TFT的漏电流减小，可以在高频下驱动。
在本申请的实施例中，当第一薄膜晶体管组件101中的薄膜晶体管为顶栅结构，且第二薄膜晶体管组件102中的薄膜晶体管为底栅结构时，在制备第一薄膜晶体管组件101和第二薄膜晶体管组件102时，可以将第一薄膜晶体管组件101和第二薄膜晶体管组件102各自对应的栅极层设置在阵列基板的同一层结构中。由于阵列基板为多膜层结构，因此可以将第一薄膜晶体管组件101和第二薄膜晶体管组件102各自对应的栅极层设置在阵列基板的同一膜层中，且由同一道制程制备，减少制备工艺，节省人力物力。
需要说明的是，在本申请的其他实施例中，第一薄膜晶体管组件101中的薄膜晶体管也可以为IGZO TFT；同时，第二薄膜晶体管组件102中的薄膜晶体管也可以为LIPS TFT；只需将第一薄膜晶体管组件101中的薄膜晶体管和第二薄膜晶体管中的薄膜晶体管的结构设置为不同结构，即将第一薄膜晶体管组件101中的薄膜晶体管和第二薄膜晶体管中的薄膜晶体管为不同类型的薄膜晶体管即可。
且在本申请的其他实施例中，LIPS TFT也可以为顶栅结构，同时IGZO TFT为底栅结构。本申请的实施例中对LIPS TFT和IGZO TFT的为顶栅结构或底栅结构不做具体的限定。
请参考图2，在本申请的一个具体实施例中，第一薄膜晶体管组件101可以包括一个多晶硅薄膜晶体管，而第二薄膜晶体管组件102可以包括一个非晶氧化物半导体薄膜晶体管。
在本申请的实施例中，在阵列基板的显示区10内可以设置多排薄膜晶体管结构，而又由于薄膜晶体管结构中包括至少一个第一薄膜晶体管组件101和第二薄膜晶体管组件102。因此第一薄膜晶体管组件101和第二薄膜晶体管组件102可以在显示区10阵列分布，即在同一行或同一列中可以包括多个第一薄膜晶体管组件101和第二薄膜晶体管组件102。
具体的，相邻两排薄膜晶体管结构中的第一薄膜晶体管组件101可以位于同一列；相邻两排薄膜晶体管结构中的第二薄膜晶体管组件102也可以位于同一列。
当第一薄膜晶体管组件101和第二薄膜晶体管组件102交替分布在显示区10内时，位于同一行中的相邻的第一薄膜晶体管组件101中的薄膜晶体管和第二薄膜晶体管组件102中的薄膜晶体管的结构不同。具体的，位于同一行中的相邻的第一薄膜晶体管组件101中的薄膜晶体管可以为多晶硅薄膜晶体管；而第二薄膜晶体管组件102中的薄膜晶体管可以为非晶氧化物半导体薄膜晶体管。具体的，位于同一行中的相邻的第一薄膜晶体管组件101中的薄膜晶体管可以为LIPS TFT；而第二薄膜晶体管组件102中的薄膜晶体管可以为IGZO TFT。
在上述实施例中，位于同一行中的相邻的第一薄膜晶体管组件101中的薄膜晶体管和第二薄膜晶体管组件102中的薄膜晶体管的结构不同。但在整个显示区10中，可以为相邻的部分第一薄膜晶体管组件101和第二薄膜晶体管组件102中的薄膜晶体管的结构不同。或是整个显示区10中任意相邻的第一薄膜晶体管组件101和第二薄膜晶体管组件102中的薄膜晶体管的结构不同。
在上述实施例中，位于同一列的薄膜晶体管组件可以同时全部为第一薄膜晶体管组件101或是全部都为第二薄膜晶体管组件102。此时，位于每一行中相邻的第一薄膜晶体管组件101和第二薄膜晶体管组件102中的薄膜晶体管结构不同；即第一薄膜晶体管组件101和第二薄膜晶体管组件102交替设置在阵列基板的显示区10中。
在上述实施例中，第一薄膜晶体管组件101中的薄膜晶体管可以为顶栅结构的LIPS TFT，同时第二薄膜晶体管组件102中的薄膜晶体管可以为底栅结构的IGZO TFT。而位于同一列中的薄膜晶体管组件全部为顶栅结构的LIPS TFT对应的第一薄膜晶体管组件101,或是全部为底栅结构的IGZO TFT对应的第二薄膜晶体管组件102；而每一行中相邻的第一薄膜晶体管组件101和第二薄膜晶体管组件102中的薄膜晶体管的结构不同。
在本申请的另一些实施例中，当第一薄膜晶体管组件101中的薄膜晶体管组件为底栅结构的IGZO TFT，同时第二薄膜晶体管组件102中的薄膜晶体管为顶栅结构的LIPSTFT时；位于同一列中的薄膜晶体管组件全部为底栅结构的IGZO TFT对应的第一薄膜晶体管组件101,或是全部为顶栅结构的LIPS TFT对应的第二薄膜晶体管组件102；而每一行中相邻的第一薄膜晶体管组件101和第二薄膜晶体管组件102中的薄膜晶体管的结构不同。
如图3所示，为本申请实施例提供的显示区另一实施例示意图。在本申请的另一些实施例中，第一薄膜晶体管组件101可以包括多个薄膜晶体管，同时第二薄膜晶体管组件102也包括多个薄膜晶体管；且而第一薄膜晶体管组件101和第二薄膜晶体管组件102各自对应的多个薄膜晶体管的结构是相同的，为同一类薄膜晶体管。
请参考图3，在本申请的一个具体实施例中，第一薄膜晶体管组件101和第二薄膜晶体管组件102均可以包括三个薄膜晶体管。具体的，第一薄膜晶体管组件101可以包括三个多晶硅薄膜晶体管，而第二薄膜晶体管组件102包括三个非晶氧化物半导体薄膜晶体管。在该实施例中，第一薄膜晶体管组件101或第二薄膜晶体管组件102分别与彩膜基板中的像素单元对应设置，而一个像素单元又可以包括RGB三个子像素；此时，第一薄膜晶体管组件101/第二薄膜晶体管组件102中的三个薄膜晶体管分别与三个子像素对应设置。
在上述实施例中，同一个薄膜晶体管组件中的三个薄膜晶体管的结构相同，为同一类薄膜晶体管；而同一行中相邻两个薄膜晶体管组件中的薄膜晶体管组件的结构不同；同时，位于同一列的多个薄膜晶体管组件中的薄膜晶体管的结构可以设置为相同的结构。
具体的，如图3所示，第一薄膜晶体管组件101和第二薄膜晶体管组件102分别包括三个薄膜晶体管，而三个薄膜晶体管分别与RGB三个子像素对应设置。由于薄膜晶体管组件在显示区10阵列排布，且在实际的显示面板中，像素单元也是阵列排布的，即多个像素单元对应的多个子像素也是阵列排布的。在本申请的实施例中，薄膜晶体管组件与像素单元对应设置，即薄膜晶体管组件中的多个薄膜晶体管与像素单元中的多个子像素对应设置。
在图3所示的阵列基板显示区10中，位于同一列的薄膜晶体管组件为同一类薄膜晶体管组件。具体的，位于同一列的薄膜晶体管组件可以均为第一薄膜晶体管组件101或均为第二薄膜晶体管组件102，同一个薄膜晶体管组件中位于同一行的相邻三个薄膜晶体管的结构也是相同的。而相邻两个薄膜晶体管组件中的薄膜晶体管的结构是不同的，即第一薄膜晶体管组件101和第二薄膜晶体管组件102交替设置。
具体的，在上述实施例中，第一薄膜晶体管组件101可以包括三个多晶硅薄膜晶体管，而第二薄膜晶体管组件102包括三个非晶氧化物半导体薄膜晶体管。位于同一行中的相邻的第一薄膜晶体管组件101和第二薄膜晶体管组件102中的薄膜晶体管的结构不同。位于同一列中的薄膜晶体管组件相同，分别为第一薄膜晶体管组件101或第二薄膜晶体管组件102。
在本申请的另一些实施例中，位于同一列中相邻的两个薄膜晶体管组件的结构也可以设置为不同；即位于同一列中的相邻两个薄膜晶体管组件可以分别为第一薄膜晶体管组件101和第二薄膜晶体管组件102；即位于同一列中相邻的两个结构不同的薄膜晶体管组件交替分布。
在本申请的一个具体实施例中，位于同一行中的薄膜晶体管组件即同一排中的薄膜晶体管组件可以以“第一薄膜晶体管组件101、第二薄膜晶体管组件102、第一薄膜晶体管组件101”这种形式分布；而与该行薄膜晶体管结构相邻的薄膜晶体管结构中的薄膜晶体管组件可以以“第二薄膜晶体管组件102、第一薄膜晶体管组件101、第二薄膜晶体管组件102”这种形式分布。这样设置，位于同一列中的薄膜晶体管组件也为第一薄膜晶体管组件101和第二薄膜晶体管组件102交替分布。即位于同一列中的薄膜晶体管组件不是同一类薄膜晶体管组件。
在上述实施例中，第一薄膜晶体管组件101和第二薄膜晶体管组件102中均还可以包括多个薄膜晶体管。此时，第一薄膜晶体管组件101中包括的多个薄膜晶体管的结构相同，可以均为多晶硅薄膜晶体管；而第二薄膜晶体管组件102中包括的多个薄膜晶体管的结构也相同，可以均为非晶氧化物半导体薄膜晶体管。
在本申请的实施例中，当第一薄膜晶体管组件101和第二薄膜晶体管组件102均包括多个薄膜晶体管时，第一薄膜晶体管组件101和第二薄膜晶体管组件102中的薄膜晶体管的数量相同。
如图4所示，为本申请实施例提供的显示面板一实施例剖视图，其中，在显示面板的显示区10中，第一薄膜晶体管组件101和第二薄膜晶体管组件102交替分布。且在该实施例中，第一薄膜晶体管组件101和第二薄膜晶体管组件102中均包括是三个薄膜晶体管。而显示面板中的彩膜基板上包括多个像素单元，每个像素单元分别与第一薄膜晶体管组件101和第二薄膜晶体管组件102对应设置。
在上述实施例中，像素单元中又可以包括多个子像素，而一个像素单元中的子像素的个数，可以与第一薄膜晶体管组件101/第二薄膜晶体管组件102中薄膜晶体管的数量相同；且子像素与薄膜晶体管组件中的薄膜晶体管对应设置。
在上述实施例中，第一薄膜晶体管组件101和第二薄膜晶体管组件102分别与一个像素单元对应设置，而一个像素单元中又可以包括RGB三个子像素，此时第一薄膜晶体管组件101和第二薄膜晶体管组件102中均可以包括三个薄膜晶体管，且同一个薄膜晶体管组件中的薄膜晶体管的结构相同。但相邻的第一薄膜晶体管组件101和第二薄膜晶体管组件102中的薄膜晶体管的结构不同。
具体的，第一薄膜晶体管组件101中的多个薄膜晶体管均可以为底栅结构的LIPSTFT；此时，第二薄膜晶体管组件102中的多个薄膜晶体管可以均为顶栅结构的IGZO TFT。在本申请的另一些实施例中，第一薄膜晶体管组件101中的多个薄膜晶体管均可以为顶栅结构的IGZO TFT；此时，第二薄膜晶体管组件102中的多个薄膜晶体管可以均为底栅结构的LIPS TFT。不论第一薄膜晶体管组件101和第二薄膜晶体管组件102中的结构如何改变，只需要使得相邻两个薄膜晶体管组件中的薄膜晶体管的结构不同即可。
本申请还提供一种显示面板，该显示面板包括如上任一项所述的阵列基板，且阵列基板包括显示区10和非显示区20。阵列基板的非显示区20可以包括GOA电路，而阵列基板的显示区10可以包括至少一排薄膜晶体管结构，而一排薄膜晶体管结构中又包括多个第一薄膜晶体管组件101和多个第二薄膜晶体管组件102。其中，第一薄膜晶体管组件101中的薄膜晶体管可以为多晶硅薄膜晶体管，而第二薄膜晶体管组件102中的薄膜晶体管可以为非晶氧化物半导体薄膜晶体管，多晶硅薄膜晶体管和非晶氧化物半导体薄膜晶体管的结构不同。在一排薄膜晶体管结构中，多个第一薄膜晶体管组件101和多个第二薄膜晶体管组件102交替分布。
本申请还提供一种阵列基板的制备方法，如图5所示，为本申请实施例提供的阵列基板制备方法一实施例流程示意图，包括：
51、提供玻璃基板。
52、在玻璃基板上方制备至少一排薄膜晶体管结构。
在本申请的一些实施例中，在玻璃基板上方制备至少一排薄膜晶体管结构可以包括：在玻璃基板上方制备多个第一薄膜晶体管组件和多个第二薄膜晶体管组件，第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管，至少一排薄膜晶体管结构中的多个第一薄膜晶体管组件和多个第二薄膜晶体管组件交替分布。
本申请实施例提供的阵列基板制备方法，通过在阵列基板显示区采用第一薄膜晶体管组件和和第二薄膜晶体管组件交替设置，而第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管；非晶氧化物半导体薄膜晶体管可有效提高电荷迁移率，降低寄生电容；多晶硅薄膜晶体管漏电流小，可低频驱动，两者交替设置在阵列基板的显示区，可以同时实现高频驱动和降低阵列基板的功耗。
在本申请的实施例中，至少一排薄膜晶体管结构包括多个第一薄膜晶体管组件和多个第二薄膜晶体管组件，第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管，至少一排薄膜晶体管结构中的多个第一薄膜晶体管组件和多个第二薄膜晶体管组件交替分布。
请参考图6，为本申请实施例中制备多晶硅层一实施例结构示意图，在图6中，可以先在提供的玻璃基板上方制备一层缓冲层60，并在缓冲层60的上方制备多晶硅层。
而制备多晶硅层的方法可以先在缓冲层60上制备形成非晶硅(a-Si)层，再对非晶硅进行晶化处理以得到多晶硅层。或是直接在缓冲层60上方制备多晶硅层。
在制备得到多晶硅层后，可以对多晶硅层进行曝光蚀刻以得到多晶硅图案61。同时，还需要对多晶硅图案61进行离子掺杂。如图7所示，为本申请实施例提供的进行沟道掺杂一实施例结构示意图。
在本申请的一些实施例中，可以对多晶硅图案61进行沟道掺杂，即将具有特定能量的离子注入到多晶硅图案61中，以形成离子通道；进行沟道掺杂后的多晶硅图案61中的电荷迁移率增加，使得器件易于欧姆接触。在本申请的一个具体实施例中，可以利用硼离子对多晶硅图案61进行沟道掺杂。
在制备得到沟道掺杂后的多晶硅图案61后，还需要在多晶硅图案61上制备栅极绝缘层62。如图8所示，为本申请实施例提供的制备栅极绝缘层一实施例结构示意图。在图8中，栅极绝缘层62完全覆盖多晶硅图案61。具体的，可以利用旋涂法或化学气相沉积法等方法制备栅极绝缘层62。
在制备得到栅极绝缘层62后，还需要在栅极绝缘层62上方制备薄膜晶体管的栅极层。如图9所示，为本申请实施例提供的制备栅极层一实施例结构示意图。在图9中，在栅极绝缘层62上与多晶硅图案61对应的第一位置制备第一栅极层631；同时在栅极绝缘层62上没有与多晶硅图案61对应的第二位置制备第二栅极层632。在本申请的实施例中，可以采用同一道制程制备第一栅极层631和第二栅极层632，减少制程工序，节省人力物力。
具体的，可以在栅极绝缘层62上利用溅射或气相沉积法等方法制备一层栅极金属层，并对形成的栅极金属层采用构图工艺，形成第一栅极层631和第二栅极层632。在本申请的实施例中，第一栅极层631和第二栅极层632同时位于栅极绝缘层62的上方，即第一栅极层631和第二栅极层632同时位于同一层结构中。
如图10所示，为本申请实施例提供的制备层间介质层一实施例结构示意图，在图10中，层间介质层64制备在第一栅极层631和第二栅极层632上方，且层间介质层64完全覆盖第一栅极层631和第二栅极层632。在本申请的实施例中，可以利用旋涂法等方法制备层间介质层64。
在上述实施例中，层间介质层64可以为双层结构，且层间介质层64可以采用氮化硅/氧化硅的叠层结构。当然，在本申请的其他实施例中，层间介质层64也可以为其他材料制成的叠层结构，具体材料此处不做任何限定。
如图11所示，为本申请实施例提供的制备非晶氧化物半导体层的一实施例结构示意图。在图11中，当制备得到层间介质层64后，还需要在层间介质层64上方制备非晶氧化物半导体层65。在本申请的实施例中，可以在层间介质层64上方制备非晶硅氧化物半导体，并对非晶氧化物半导体进行图案化操作，最终得到非晶氧化物半导体层65。
在本申请的实施例中，非晶氧化物半导体可以为铟镓锌氧化物(IGZO)，也可以为其他非晶氧化物半导体，例如IGZTO或Nd-IZO等材料。
需要说明的是，在上述实施例中，非晶氧化物半导体层65在层间介电层64上的位置，与前述没有多晶硅图案61对应的第二位置对应。具体的，非晶氧化物半导体层65在层间介电层64上的位置可以与第二栅极层632对应设置。
如图12所示，为本申请实施例提供的制备源漏极一实施例示意图，在图12中，当制备得到非晶氧化物半导体层65后，还需要制备薄膜晶体管组件的源漏极层。
在本申请中，需要先对栅极绝缘层62和层间介质层64进行开孔以露出部分多晶硅图案61。其中，具体开孔的位置与前述对多晶硅图案61进行掺杂的位置对应；且开孔贯穿整个栅极绝缘层62和层间介质层64。
如图12所示，当得到开孔后，可以在开孔区域制备薄膜晶体管的第一源漏极层661；同时也需要在非晶氧化物半导体层65上方制备另一薄膜晶体管的第二源漏极层662。其中，第二源漏极层662不完全覆盖非晶氧化物半导体层65。
具体的，可以在形成开孔的基板上采用溅射或气相沉积等方法制备源漏极金属层，并利用曝光显影等技术对源漏极金属层进行处理，分别得到第一薄膜晶体管组件中的第一源漏极层661和第二薄膜晶体管组件中的第二源漏极层662。
在制备得到第一源漏极层661和第二源漏极层662后，还需要对第一源漏极层661和第二源漏极层662做退火处理，以降低第一源漏极层661和第二源漏极层662的接触阻抗。具体的，可以将制备完成包括第一源漏极层661和第二源漏极层662的阵列基板置于280℃中退火一小时。
需要说明的是，在本申请的实施例中，在制备第一源漏极层661和第二源漏极层662时，还可以同时制备单元633。桥接单元633与第一栅极层631和第二栅极层632同时制备得到。桥接单元633与第一源漏极层661和第二源漏极层662处于显示面板同一层，桥接单元633可以实现电荷量到电信号的转变。桥接单元633为多个，多个桥接单元633重复排列设置在显示面板的显示区10中。
如图13所示，为本申请实施例提供的制备第一钝化层一实施例结构示意图。在图13中，可以在第一源漏极层661和第二源漏极层662上方制备第一钝化层67，第一钝化层67完全覆盖第一源漏极层661和第二源漏极层662。第一钝化层67主要避免第一源漏极层661和第二源漏极层662发生氧化。制备第一钝化层67的方法可以参考现有技术，此处不做限定。
如图14所示，为本申请实施例提供的制备平坦层一实施例结构示意图。在图14中，还需要在第一钝化层67上方制备平坦层68，平坦层68主要使得阵列基板的上表面保持平坦。制备平坦层68的方法可以参考现有技术，此处不做限定。
在上述实施例中，在制备得到平坦层68后，还需要对平坦层68和第一钝化层67进行开孔处理，以露出部分第一钝化层67和部分源漏极层。
如图15所示，为本申请实施例提供的制备公共电极一实施例结构示意图。其中，公共电极69制备在第一钝化层67上，且位于第一钝化层67的部分区域上方。在本申请的实施例中，公共电极69的材料可以为氧化铟锡(BITO)。
如图16所示，为本申请实施例提供的制备第二钝化层一实施例结构示意图，在图16中，第二钝化层610制备在平坦层68的上方，且第二钝化层610完全覆盖平坦层68。
如图17所示，为本申请实施例提供的制备像素电极一实施例结构示意图，在图17中，可以在第二钝化层610上方制备像素电极620，公共电极69与像素电极620之间设置有第二钝化层610，避免公共电极69与像素电极620之间导通。
如图17所示，在上述实施例中，部分像素电极620与桥接单元633连接，桥接单元633可以将电荷量转化为电信号；而不与桥接单元633连接的部分像素单元620则与公共电极69形成空间电场以控制液晶分子旋转。
需要说明的是，在如图17所示的阵列基10板中，包括显示区10和非显示区20，位于显示区10内且与非显示区20接触的薄膜晶体管组件中的薄膜晶体管，与非显示区20内的薄膜晶体管组件中的薄膜晶体管的结构可以相同。
在本申请提供的阵列基板的实施例中，阵列基板显示区10中的薄膜晶体管的结构不同。具体的，如前任一项中所述，可以包括第一薄膜晶体管组件和第二薄膜晶体管组件，而第一薄膜晶体管组件和第二薄膜晶体管组件中的薄膜晶体管中的结构不同。
具体的，如前述第一薄膜晶体管组件中的薄膜晶体管组件中的薄膜晶体可以为底栅结构的IGZO TFT；同时，第二薄膜晶体管组件中的薄膜晶体管可以为顶栅结构的LIPSTFT。
在本申请的其他实施例中，第一薄膜晶体管组件中的薄膜晶体管组件中的薄膜晶体可以为顶栅结构的LIPS TFT；同时，第二薄膜晶体管组件中的薄膜晶体管可以为底栅结构的IGZO TFT。
同时，在本申请的实施例中，IGZO TFT也可以为顶栅结构，LIPS TFT可以为底栅结构。不论LIPS TFT和IGZO TFT是顶栅结构或是底栅结构，第一薄膜晶体管组件中的薄膜晶体管和第二薄膜晶体管组件中的薄膜晶体管均为LIPS TFT和IGZO TFT中的一种，且相邻的第一薄膜晶体管组件中的薄膜晶体管和第二薄膜晶体管组件中的薄膜晶体管不同不是同一类晶体管。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板及其制备方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (9)

1.一种阵列基板，其特征在于，所述阵列基板包括显示区，与所述阵列基板相对设置的彩膜基板包括至少一排像素单元，所述至少一排像素单元包括多个像素单元，多个所述像素单元在排方向上依次排列，每个像素单元包括在所述排方向上依次排列的三个不同颜色的子像素，
所述阵列基板的显示区包括至少一排薄膜晶体管结构，所述至少一排薄膜晶体管结构包括多个第一薄膜晶体管组件和多个第二薄膜晶体管组件，所述第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管，所述至少一排薄膜晶体管结构中的多个第一薄膜晶体管组件和多个第二薄膜晶体管组件在所述排方向上交替分布；
其中，所述第一薄膜晶体管组件包括在所述排方向上依次排列的三个所述多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括在所述排方向上依次排列的三个所述非晶氧化物半导体薄膜晶体管；
在所述排方向上相邻的所述第一薄膜晶体管组件和所述第二薄膜晶体管组件中，所述第一薄膜晶体管组件的三个所述多晶硅薄膜晶体管分别与其中一个像素单元中的三个不同颜色的子像素对应设置，所述第二薄膜晶体管组件中的三个所述非晶氧化物半导体薄膜晶体管分别与相邻于所述其中一个像素单元的像素单元中的三个不同颜色的子像素对应设置。
2.根据权利要求1所述的阵列基板，其特征在于，所述多晶硅薄膜晶体管包括第一栅极层，所述非晶氧化物半导体薄膜晶体管包括第二栅极层，所述第一栅极层和所述第二栅极层位于所述阵列基板的同一层中。
3.根据权利要求2所述的阵列基板，其特征在于，所述多晶硅薄膜晶体管包括第一源漏极层，所述第一栅极层位于所述第一源漏极层下方。
4.根据权利要求2所述的阵列基板，其特征在于，所述非晶氧化物半导体薄膜晶体管包括第二源漏极层，所述第二栅极层位于所述第二源漏极层上方。
5.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管组件包括一个所述多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括一个所述非晶氧化物半导体薄膜晶体管。
6.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板的显示区包括多排所述薄膜晶体管结构，相邻两排所述薄膜晶体管结构的所述第一薄膜晶体管组件位于同一列，相邻两排所述薄膜晶体管结构的所述第二薄膜晶体管组件位于同一列。
7.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板的显示区包括多排所述薄膜晶体管结构，相邻两排所述薄膜晶体管结构的所述第一薄膜晶体管组件和所述第二薄膜晶体管组件位于同一列。
8.根据权利要求7所述的阵列基板，其特征在于，所述多晶硅薄膜晶体管为LTPS TFT，所述非晶氧化物半导体薄膜晶体管为IGZO TFT。
9.一种阵列基板的制备方法，其特征在于，所述阵列基板包括显示区，与所述阵列基板相对设置的彩膜基板包括至少一排像素单元，所述至少一排像素单元包括多个像素单元，多个所述像素单元在排方向上依次排列，每个像素单元包括在所述排方向上依次排列的三个不同颜色的子像素，所述方法包括：
提供玻璃基板；
在所述玻璃基板上方制备至少一排薄膜晶体管结构，所述至少一排薄膜晶体管结构包括多个第一薄膜晶体管组件和多个第二薄膜晶体管组件，所述第一薄膜晶体管组件包括至少一个多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括至少一个非晶氧化物半导体薄膜晶体管，所述至少一排薄膜晶体管结构中的多个第一薄膜晶体管组件和多个第二薄膜晶体管组件在所述排方向上交替分布；
其中，所述第一薄膜晶体管组件包括在所述排方向上依次排列的三个所述多晶硅薄膜晶体管，所述第二薄膜晶体管组件包括在所述排方向上依次排列的三个所述非晶氧化物半导体薄膜晶体管；
在所述排方向上相邻的所述第一薄膜晶体管组件和所述第二薄膜晶体管组件中，所述第一薄膜晶体管组件的三个所述多晶硅薄膜晶体管分别与其中一个像素单元中的三个不同颜色的子像素对应设置，所述第二薄膜晶体管组件中的三个所述非晶氧化物半导体薄膜晶体管分别与相邻于所述其中一个像素单元的像素单元中的三个不同颜色的子像素对应设置。
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