JP7079548B2 - アレイ基板、表示装置およびアレイ基板の製造方法 - Google Patents
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Description
Claims (17)
- 各々に金属酸化物活性層を含む複数の第1ボトムゲート型薄膜トランジスタと、
各々にシリコン活性層を含む複数の第2ボトムゲート型薄膜トランジスタとを有し、
ベース基板と、
前記ベース基板に位置するとともに、それぞれ前記複数の第1ボトムゲート型薄膜トランジスタに用いられる複数の第1ゲート電極およびそれぞれ前記複数の第2ボトムゲート型薄膜トランジスタに用いられる複数の第2ゲート電極を含むゲート電極層と、
前記ゲート電極層のベース基板から離れた側に位置するゲート絶縁層と、
各々が前記ゲート絶縁層の前記複数の第1ゲート電極の1つから離れた側に位置し、それぞれ前記複数の第1ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層を含む金属酸化物層と、
各々が前記ゲート絶縁層の前記複数の第2ゲート電極の1つから離れた側に位置し、それぞれ前記複数の第2ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層を含むポリシリコン層と、
画素電極層と共通電極層から選択される異なる層である第1電極層と第2電極層とを含み、
前記第1電極層は、前記ゲート電極層と同一の層に位置し、
前記ゲート絶縁層は、前記ゲート電極層と前記第1電極層のベース基板から離れた側に位置するアレイ基板。 - 前記ポリシリコン層のゲート絶縁層から離れた側に位置する第1絶縁層と、
前記金属酸化物層の第1絶縁層から離れた側に位置する第2絶縁層とをさらに含み、
前記第1絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に位置する請求項1に記載のアレイ基板。 - 複数の第1ソース電極、複数の第1ドレイン電極、複数の第2ソース電極および複数の第2ドレイン電極を含むソース/ドレイン電極層をさらに含み、
前記複数の金属酸化物活性層の各々は、前記第2絶縁層を貫通するビアを介して前記複数の第1ソース電極の1つと前記複数の第1ドレイン電極の1つに電気的に接続され、
前記複数の多結晶シリコン活性層の各々は、前記第1絶縁層と前記第2絶縁層を貫通するビアを介して前記複数の第2ソース電極の1つと前記複数の第2ドレイン電極の1つに電気的に接続される請求項2に記載のアレイ基板。 - 前記ソース/ドレイン電極層の第2絶縁層から離れた側に位置されるパッシベーション層と、
前記パッシベーション層のソース/ドレイン電極層から離れた側に位置する第1電極層と、
前記第1電極層のベース基板から離れた側に位置する第2電極層をさらに含み、
前記第1電極層と前記第2電極層は、画素電極層と共通電極層から選択される異なる層である請求項3に記載のアレイ基板。 - 前記金属酸化物層と前記ポリシリコン層のゲート絶縁層から離れた側に位置するソース/ドレイン電極層をさらに含み、
前記ソース/ドレイン電極層は、複数の第1ソース電極、複数の第1ドレイン電極、複数の第2ソース電極および複数の第2ドレイン電極を含み、
前記複数の金属酸化物活性層の各々は、前記複数の第1ソース電極の1つと前記複数の第1ドレイン電極の1つに電気的に接続され、
前記複数の多結晶シリコン活性層の各々は、前記複数の第2ソース電極の1つと前記複数の第2ドレイン電極の1つに電気的に接続される請求項1記載のアレイ基板。 - 前記複数の第1ボトムゲート型薄膜トランジスタは、バックチャネルエッチ型薄膜トランジスタである請求項5に記載のアレイ基板。
- 前記ポリシリコン層のゲート絶縁層から離れた側に位置する第1絶縁層をさらに含み、
前記第1絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に位置し、
前記複数の多結晶シリコン活性層の各々は、前記第1絶縁層を貫通するビアを介して前記複数の第2ソース電極の1つと前記複数の第2ドレイン電極の1つに電気的に接続される請求項5に記載のアレイ基板。 - 前記ソース/ドレイン電極層のゲート絶縁層から離れた側に位置するパッシベーション層をさらに含み、
前記第2電極層は、前記パッシベーション層のソース/ドレイン電極層から離れた側に位置する請求項5に記載のアレイ基板。 - 前記複数の第1ボトムゲート型薄膜トランジスタは、表示領域に位置し、
前記複数の第2ボトムゲート型薄膜トランジスタは、周辺領域に位置する請求項1に記載のアレイ基板。 - 前記複数の第1ボトムゲート型薄膜トランジスタは、複数の駆動薄膜トランジスタであり、
前記複数の駆動薄膜トランジスタの各々は、電源供給線と有機発光ダイオードに接続され、
前記複数の第2ボトムゲート型薄膜トランジスタは、複数のスイッチ薄膜トランジスタであり、
前記複数のスイッチ薄膜トランジスタの各々は、データ線と1つの前記駆動薄膜トランジスタのゲート電極に接続される請求項1に記載のアレイ基板。 - 前記複数の第2ボトムゲート型薄膜トランジスタを含む表示ドライバ回路をさらに含む請求項1に記載のアレイ基板。
- 請求項1~11のいずれか一項に記載のアレイ基板を含む表示装置。
- 各々に金属酸化物活性層を含む複数の第1ボトムゲート型薄膜トランジスタと、各々にシリコン活性層を含む複数の第2ボトムゲート型薄膜トランジスタを形成すること、
それぞれ前記複数の第1ボトムゲート型薄膜トランジスタに用いられる複数の第1ゲート電極およびそれぞれ前記複数の第2ボトムゲート型薄膜トランジスタに用いられる複数の第2ゲート電極を含むゲート電極層を、ベース基板に形成することと、
前記ゲート電極層のベース基板から離れた側にゲート絶縁層を形成することと、
各々が前記ゲート絶縁層の前記複数の第1ゲート電極の1つから離れた側に位置し、それぞれ前記複数の第1ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層を含む金属酸化物層を形成することと、
各々が前記ゲート絶縁層の前記複数の第2ゲート電極の1つから離れた側に位置し、それぞれ前記複数の第2ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層を含むポリシリコン層を形成することと、
画素電極層と共通電極層から選択される異なる二つの層である第1電極層と第2電極層を形成することを含み、
同一工程で同一のマスクプレートを用いて同一の層に前記第1電極層と前記ゲート電極層を形成し、
前記ゲート電極層と前記第1電極層のベース基板から離れた側に前記ゲート絶縁層を形成するアレイ基板の製造方法。 - 前記ポリシリコン層のゲート絶縁層から離れた側に第1絶縁層を形成することと、
前記金属酸化物層の第1絶縁層から離れた側に第2絶縁層を形成することとをさらに含み、
前記第1絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に形成される請求項13に記載の方法。 - 複数の第1ソース電極、複数の第1ドレイン電極、複数の第2ソース電極および複数の第2ドレイン電極を含むソース/ドレイン電極層を形成することと、
前記複数の金属酸化物活性層の各々が前記複数の第1ソース電極の1つと前記複数の第1ドレイン電極の1つに電気的に接続されるように、前記第2絶縁層を貫通するビアを形成することと、
前記複数の多結晶シリコン活性層の各々が前記複数の第2ソース電極の1つと前記複数の第2ドレイン電極の1つに電気的に接続されるように、前記第1絶縁層と前記第2絶縁層を貫通するビアを形成することとをさらに含む請求項14に記載の方法。 - 前記金属酸化物層と前記ポリシリコン層のゲート絶縁層から離れた側にソース/ドレイン電極層を形成することをさらに含み、
前記ソース/ドレイン電極層は、複数の第1ソース電極、複数の第1ドレイン電極、複数の第2ソース電極および複数の第2ドレイン電極を含むように形成され、
前記複数の金属酸化物活性層の各々は、前記複数の第1ソース電極の1つと前記複数の第1ドレイン電極の1つに電気的に接続されるように形成され、
前記複数の多結晶シリコン活性層の各々は、前記複数の第2ソース電極の1つと前記複数の第2ドレイン電極の1つに電気的に接続されるように形成され、
バックチャネルエッチ工程で前記複数の金属酸化物活性層のチャネル領域を形成する請求項13に記載の方法。 - 前記ソース/ドレイン電極層のゲート絶縁層から離れた側にパッシベーション層を形成することをさらに含み、
前記第2電極層は、前記パッシベーション層のソース/ドレイン電極層から離れた側に位置する請求項16に記載の方法。
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