CN212517205U - 低温多晶氧化物阵列基板 - Google Patents
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Abstract
本实用新型提供一种低温多晶氧化物阵列基板。本实用新型提供的阵列基板，包括衬底基板以及设置在衬底基板上的薄膜晶体管组件，薄膜晶体管组件包括第一半导体层、第一源极、第一漏极、第二半导体层、第二源极、第二漏极和公共栅极；第一半导体层、第一源极、第一漏极和公共栅极形成第一薄膜晶体管，第二半导体层、第二源极、第二漏极和公共栅极形成第二薄膜晶体管，第二薄膜晶体管设于第一薄膜晶体管上方，且第一薄膜晶体管和第二薄膜晶体管在竖直方向上具有重叠区域；第一半导体层和第二半导体层中的一者为多晶硅半导体层，另一者为金属氧化物半导体层。本实用新型的阵列基板在满足高分辨率要求的同时，可增大像素开口率，降低功耗。
Description
技术领域
本实用新型涉及显示技术领域，尤其涉及一种低温多晶氧化物阵列基板。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，简称： TFT-LCD)具有体积小、功耗低、无辐射等特点，在当前的平板显示器市场中占据了主导地位。近年来随着TFT-LCD的飞速发展，尤其液晶电视的发展更为迅速，大尺寸、高分辨率的液晶电视成为TFT-LCD发展的主流。
传统TFT-LCD通常采用多晶硅薄膜晶体管，其迁移率较高，迁移率大于 30cm2/V.s。多晶硅薄膜晶体管一般通过准分子激光退火(Excimer Laser Annealing，简称：ELA)工艺制作而成，但是在进行激光退火时，由于激光脉冲宽幅的限制，形成的多晶硅均一性差，这直接影响到薄膜晶体管的均一性，使其不适用于大尺寸的液晶面板；另外，多晶硅薄膜晶体管虽然迁移率高，但关态电流大，用其驱动像素电极时功耗较高。目前，TFT-LCD还采用金属氧化物薄膜晶体管，金属氧化物薄膜晶体管也具有较高的迁移率，一般在10-30cm2/V.s左右，虽然迁移率比多晶硅薄膜晶体管稍低，但也可以充分满足像素区域的驱动需求，且金属氧化物薄膜晶体管的关态电流远小于多晶硅薄膜晶体管，用其驱动像素电极，可以降低显示面板的功耗。
但是，随着显示产品向大尺寸、高分辨率的方向发展，薄膜晶体管在像素中的面积占比越来越大，使得像素的开口率降低，功耗增加。
实用新型内容
本实用新型提供一种低温多晶氧化物阵列基板，低温多晶氧化物阵列基板在满足高分辨率要求的同时，可增大像素开口率，降低功耗。
本实用新型的一方面提供一种低温多晶氧化物阵列基板，该阵列基板包括衬底基板以及设置在衬底基板上的薄膜晶体管组件，薄膜晶体管组件包括第一半导体层、第一源极、第一漏极、第二半导体层、第二源极、第二漏极和公共栅极，第一源极和第一漏极分别连接在第一半导体层两侧，第二源极和第二漏极分别连接在第二半导体层两侧；
第一半导体层、第一源极、第一漏极和公共栅极形成第一薄膜晶体管，第二半导体层、第二源极、第二漏极和公共栅极形成第二薄膜晶体管，第二薄膜晶体管沿阵列基板的层叠方向设于第一薄膜晶体管上方，且第一薄膜晶体管和第二薄膜晶体管在竖直方向上具有重叠区域；
其中，第一半导体层和第二半导体层中的一者为多晶硅半导体层，另一者为金属氧化物半导体层。
在一种可能的实施方式中，第一薄膜晶体管和第二薄膜晶体管中的一者在衬底基板上的正投影位于另一者在衬底基板上的正投影的覆盖范围内。
在一种可能的实施方式中，公共栅极沿阵列基板的层叠方向设于第一半导体层和第二半导体层之间，公共栅极用于驱动第一薄膜晶体管和第二薄膜晶体管。
在一种可能的实施方式中，薄膜晶体管组件还包括设置在衬底基板上的缓冲层，第一半导体层设置在缓冲层上。
在一种可能的实施方式中，缓冲层包括依次层叠在衬底基板上的第一缓冲层和第二缓冲层。
在一种可能的实施方式中，薄膜晶体管组件还包括设置在缓冲层上的栅绝缘层，栅绝缘层覆盖第一半导体层，公共栅极设置在栅绝缘层上。
在一种可能的实施方式中，薄膜晶体管组件还包括设置在栅绝缘层上的栅极保护层，栅极保护层覆盖公共栅极；其中，栅极保护层和栅绝缘层中设置有连通至第一半导体层的接触孔，第一源极和第一漏极设置在栅极保护层中并通过接触孔与第一半导体层接触。
在一种可能的实施方式中，栅极保护层包括依次层叠在栅绝缘层上的第一栅极保护层和第二栅极保护层，第一源极和第一漏极设置在第一栅极保护层和第二栅极保护层之间。
在一种可能的实施方式中，薄膜晶体管组件还包括设置在栅极保护层上的氧化物绝缘层，第二半导体层及第二源极、第二漏极均设置在氧化物绝缘层上。
在一种可能的实施方式中，薄膜晶体管组件还包括设置在氧化物绝缘层上的金属氧化物保护层，金属氧化物保护层覆盖第二半导体层及第二源极、第二漏极。
本实用新型提供一种低温多晶氧化物阵列基板，通过在衬底基板上设置第一薄膜晶体管和第二薄膜晶体管组成薄膜晶体管组件，其中第一薄膜晶体管的半导体层采用多晶硅半导体层，第二薄膜晶体管的半导体层采用金属氧化物半导体层；通过多晶硅半导体层驱动第一薄膜晶体管，通过金属氧化物半导体层驱动第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管共同作用于阵列基板的每个像素，可以大尺寸显示面板的高分辨率需求；同时，通过第一薄膜晶体管和第二薄膜晶体管沿阵列基板的层叠方向设置，且第一薄膜晶体管和第二薄膜晶体管在竖直方向上具有重叠区域，这样可以减少像素内薄膜晶体管组件占据的面积比例，增大像素开口率，降低功耗。
LTPO(Low Temperature Polycrystalline Oxide，低温多晶氧化物)薄膜晶体管阵列基板通过在一个子像素内集成低温多晶硅(Low Temperature Poly-silicon，简称：LTPS)TFT和氧化物(Oxide)TFT这两种器件，LTPO面板技术结合了LTPS TFT 工艺驱动能力强和Oxide TFT工艺漏电小、功耗低的优点，利用LTPS TFT驱动显示器，Oxide TFT用于开关，因而可以有效降低显示面板的功耗。
附图说明
为了更清楚地说明本实用新型或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型实施例一提供的低温多晶氧化物阵列基板的结构示意图；
图2为本实用新型实施例二提供的低温多晶氧化物阵列基板的制作方法的流程示意图；
图3为本实用新型实施例二提供的在衬底基板上形成第一薄膜晶体管的流程示意图；
图4为本实用新型实施例二提供的在衬底基板上形成缓冲层的结构示意图；
图5为本实用新型实施例二提供的在缓冲层上形成第一半导体层的结构示意图；
图6为本实用新型实施例二提供的在缓冲层上形成栅绝缘层的结构示意图；
图7为本实用新型实施例二提供的在栅绝缘层上形成公共栅极的结构示意图；
图8为本实用新型实施例二提供的在栅绝缘层上形成第一栅极保护层的结构示意图；
图9为本实用新型实施例二提供的在第一栅极保护层和栅绝缘层中形成接触孔的结构示意图；
图10为本实用新型实施例二提供的在第一栅极保护层上形成第一源极和第一漏极的结构示意图；
图11为本实用新型实施例二提供的在第一栅极保护层上形成第二栅极保护层的结构示意图；
图12为本实用新型实施例二提供的在第一薄膜晶体管上形成第二薄膜晶体管的流程示意图；
图13为本实用新型实施例二提供的在第二栅极保护层上形成氧化物绝缘层的结构示意图；
图14为本实用新型实施例二提供的在氧化物绝缘层上形成第二半导体层的结构示意图；
图15为本实用新型实施例二提供的在氧化物绝缘层上形成第二源极和第二漏极的结构示意图；
图16为本实用新型实施例二提供的在氧化物绝缘层上形成金属氧化物保护层的结构示意图。
附图标记说明：
1-衬底基板；2-缓冲层；31-第一半导体层；32-第一源极；33-第一漏极；4-栅绝缘层；41-接触孔；5-公共栅极；6-栅极保护层；61-第一栅极保护层；62-第二栅极保护层；7-氧化物绝缘层；81-第二半导体层；82-第二源极；83-第二漏极；9-金属氧化物保护层。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合本实用新型中的附图，对本实用新型中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
近年来薄膜晶体管液晶显示器(Thin Film Transistor Liquid CrystalDisplay，简称： TFT-LCD)获得了飞速发展，尤其对于液晶电视，其尺寸和分辨率不断提高，目前世界上最大的液晶电视已经超过100英寸。
目前，TFT-LCD中的薄膜晶体管(Thin-film transistor，简称：TFT)大多为迁移率较高的多晶硅TFT，多晶硅TFT通常采用准分子激光退火(Excimer Laser Annealing，简称：ELA)工艺制成，由于激光脉冲宽幅的限制，形成的多晶硅均一性差，这直接影响到TFT的均一性，严重限制其应用，TFT一般只能用6G (1200*1800mm)以下的显示面板，不适合大尺寸显示面板。
另外，多晶硅TFT虽然迁移率较高，但多晶硅TFT的关态电流大，用其驱动像素电极时，功耗较高。因此，现有技术中，通过金属氧化物TFT来代替多晶硅TFT，金属氧化物TFT的迁移率也较高(略低于多晶硅TFT)，可以充分满足像素驱动需求；并且，金属氧化物TFT具有较低的关态电流，用其驱动像素电极，可以降低显示面板的功耗。
但是，随着显示面板的分辨率的增大，无论是多晶硅TFT还是金属氧化物TFT， TFT在像素中占据的面积比例越来越大，像素的开口率相应降低，显示面板的功耗增大。
因此，本实施例提供一种低温多晶氧化物阵列基板，以在满足大尺寸显示面板的高分辨率需求的基础上，减小TFT在像素中占据的面积比例，提高像素的开口率，降低显示面板的功耗。
其中，LTPO(Low Temperature Polycrystalline Oxide，低温多晶氧化物)阵列基板通过在一个子像素内集成低温多晶硅(Low Temperature Poly-silicon，简称：LTPS)TFT和氧化物(Oxide)TFT这两种器件，LTPO面板技术结合了LTPS TFT工艺驱动能力强和Oxide TFT工艺漏电小、功耗低的优点，利用LTPS TFT驱动显示器， Oxide TFT用于开关，因而可以有效降低显示面板的功耗。
实施例一
图1为本实用新型实施例一提供的低温多晶氧化物阵列基板的结构示意图。如图1所示，本实施例提供一种低温多晶氧化物阵列基板，低温多晶氧化物阵列基板可应用且不局限于OLED、Mini-LED、Micro-LED、液晶显示领域。
低温多晶氧化物阵列基板(以下简称阵列基板)包括衬底基板1以及设置在衬底基板1上的薄膜晶体管组件，薄膜晶体管组件包括第一薄膜晶体管和第二薄膜晶体管，第二薄膜晶体管沿阵列基板的层叠方向设于第一薄膜晶体管上方，且第一薄膜晶体管和第二薄膜晶体管在竖直方向上具有重叠区域。
如图1所示，阵列基板中包括衬底基板1，衬底基板1作为阵列基板的基础承载结构，阵列基板的其余层级结构均形成在衬底基板1上，其中，衬底基板1可以使石英基板或玻璃基板。
阵列基板在衬底基板1上形成用于显示图像的像素区域，该像素区域内分布有多条数据线和多条扫描线，多条数据线和多条扫描线将像素区域划分为在平面内呈矩阵式排布的多个子像素，每个子像素内均设置有至少一个薄膜晶体管(Thin-film transistor，简称：TFT)，通过各TFT对相应子像素的显示状态进行控制。
具体的，多条数据线之间相互平行且等距间隔设置，多条扫描线之间相互平行且等距间隔设置，且数据线和扫描线在空间上横纵交错设置，例如，以阵列基板的形状为矩形为例，数据线可以沿阵列基板的宽度方向延伸，扫描线可以沿阵列基板的长度方向延伸，以通过数据线和扫描线将阵列基板上的像素区域分隔为呈矩阵式排布的多个子像素。例如，可以形成多个尺寸大小相同的形状为矩形的子像素。
随着TFT-LCD尺寸的不断增大、分辨率的不断提高，为了提高显示质量， TFT-LCD采用更高频率的驱动电路来驱动像素，现有的非晶硅TFT的迁移率很难满足需求，非晶硅TFT的迁移率一般在0.5cm2/V.s左右。液晶显示器的尺寸超过80 英寸，驱动频率为120Hz时需要1cm2/V.s以上的迁移率，现有的非晶硅的迁移率显然很难满足。
对此，如图1所示，本实施例提供的阵列基板，通过在衬底基板1上设置薄膜晶体管组件，薄膜晶体管组件包括第一薄膜晶体管和第二薄膜晶体管。其中，可以理解的是，每个子像素内均设有一个薄膜晶体管组件，即每个子像素内均设有第一薄膜晶体管和第二薄膜晶体管。对于大尺寸、分辨率高的显示面板，通过第一薄膜晶体管和第二薄膜晶体管来共同驱动子像素，不仅可满足子像素的驱动需求，并且可以提升薄膜晶体管组件的迁移率，满足高分辨率需求。
另外，随着分辨率的提高，阵列基板中排布的子像素越多，每个子像素的面积越小，与之相对应的，由于子像素中的TFT的尺寸相对一定，TFT占据的子像素的面积比例相对增大，致使子像素的开口率降低，显示面板的功耗增大。
本实施例中，在阵列基板的层叠方向上，通过将第二薄膜晶体管设置在第一薄膜晶体管上方，且第二薄膜晶体管和第一薄膜晶体管在竖直方向上具有重叠区域，这样薄膜晶体管组件整体占据的面积小于第一薄膜晶体管和第二薄膜晶体管两者各自占据的面积之和。
如此设置，在采用第一薄膜晶体管和第二薄膜晶体管共同驱动子像素，增强了薄膜晶体管组件对子像素的驱动能力，在满足高分辨率需求的同时，减小了第一薄膜晶体管和第二薄膜晶体管组成的薄膜晶体管组件占据的子像素的面积比例，增加了子像素的开口率，降低了显示面板的功耗。
其中，第一薄膜晶体管包括第一半导体层31和分别连接在第一半导体层31两侧的第一源极32和第一漏极33，第二薄膜晶体管包括第二半导体层81和分别连接在第二半导体层81两侧的第二源极82和第二漏极83，且第一半导体层31和第二半导体层81中的一者为多晶硅半导体层，另一者为金属氧化物半导体层。
如图1所示，具体的，第一薄膜晶体管中包括第一半导体层31、第一源极32和第一漏极33，第一源极32和第一漏极33分别位于第一半导体层31两侧，且第一源极32和第一漏极33均与第一半导体层31连接。在具体应用中，第一源极32可以和阵列基板中的数据线连接，数据线将信号传递至第一源极32，第一源极32通过第一半导体层31将信号传递至第一漏极33。
同样的，第二薄膜晶体管中包括第二半导体层81、第二源极82和第二漏极83，第二源极82和第二漏极83分别位于第二半导体层81两侧，且第二源极82和第二漏极83均与第二半导体层81连接。在具体应用中，第二源极82可以和阵列基板中的数据线连接，数据线将信号传递至第二源极82，第二源极82通过第二半导体层 81将信号传递至第二漏极83。
需要说明的是，对于同一子像素，第一源极32和第二源极82可以和同一数据线连接，由该数据线同时向第一源极32和第二源极82传递信号；或者，阵列基板中具有分别与第一源极32和第二源极82对应连接的不同的数据线，通过不同的数据线来分别向第一源极32和第二源极82传递信号。例如，与第一源极32对应连接的数据线和第一源极32同层设置，与第二源极82对应连接的数据线和第二源极82 同层设置。
进一步的，本实施例的第一薄膜晶体管和第二薄膜晶体管中的半导体层的材质不同，第一半导体层31和第二半导体层81中的一者为多晶硅半导体层，另一者为金属氧化物半导体层。
以第一半导体层31为多晶硅半导体层、第二半导体层81为金属氧化物半导体层为例，即第一薄膜晶体管为多晶硅TFT，第二薄膜晶体管为金属氧化物TFT。通过设置多晶硅TFT作为第一薄膜晶体管，多晶硅TFT的迁移率高，可以满足频率较高的驱动电路；通过设置金属氧化物TFT作为第二薄膜晶体管，金属氧化物TFT的迁移率虽然略低于多晶硅TFT，但其能够满足对子像素的驱动需求，并且金属氧化物TFT的均一性好、透明度稿，制作工艺简单，可以更好的满足大尺寸液晶显示器和有源有机电致发光的需求，可满足高刷新频率、高迁移率的LCD及OLED的需求。
由于多晶硅TFT的关态电流比金属氧化物TFT的关态电流大，因此，在一些实施例中，对于一个子像素而言，由于金属氧化物TFT的关态电流较小，其可以主要作为开关，即主要用于控制该子像素的开启和关闭；而多晶硅TFT的关态电流较大，其可以主要起到对子像素的控制作用，即主要用于控制该子像素的明暗程度。对此，本实施例不做具体限制。
其中，TFT的关态电流是指在TFT处于关闭状态下，TFT中产生的漏电流。
如图1所示，本实施例中，薄膜晶体管组件还可以包括公共栅极5，公共栅极5 沿阵列基板的层叠方向设于第一半导体层31和第二半导体层81之间，公共栅极5 用于驱动第一薄膜晶体管和第二薄膜晶体管。
通常阵列基板中每个子像素内设置的TFT中包括栅极，栅极用于控制TFT的半导体层的性质，以使半导体层被导体化进而传递信号。具体的，栅极通常和扫描线连接，扫描线通电产生电信号后将电信号传递至栅极，栅极带电荷后可将半导体层导体化，导体化的半导体层将源极的电信号传递至漏极，进而导通TFT使TFT处于开启状态，此时TFT可控制相应的子像素显示图像。
本实施例中，对于每个子像素内均设有第一薄膜晶体管和第二薄膜晶体管构成薄膜晶体管组件，通过设置公共栅极5来同时驱动第一薄膜晶体管和第二薄膜晶体管，即公共栅极5既可以驱动第一薄膜晶体管中的第一半导体层31导体化，同时又可以驱动第二薄膜晶体管中的第二半导体层81导体化，这样使得第一薄膜晶体管和第二薄膜晶体管的驱动更简单，且可简化薄膜晶体管组件的结构，减少薄膜晶体管组件占据子像素的面积比例。
需要说明的是，对于其中一个子像素，第一薄膜晶体管和第二薄膜晶体管可以公用扫描线，即第一薄膜晶体管和第二薄膜晶体管通过同一条扫描线驱动，该扫描线与公共栅极5同层连接设置，例如公共栅极5可以是该扫描线上伸出的分支。
为了进一步减小薄膜晶体管组件在子像素中占据的面积比例，在一种可能的实施方式中，第一薄膜晶体管和第二薄膜晶体管中的一者在衬底基板1上的正投影可以位于另一者在衬底基板1上的正投影的覆盖范围内。
如图1所示，在阵列基板的层叠方向上，公共栅极5对应设置在第一薄膜晶体管的第一半导体层31和第二薄膜晶体管的第二半导体层81之间，并且公共栅极5 位于第一薄膜晶体管和第二薄膜晶体管的正投影的覆盖范围内。
在一种具体实施例中，第一薄膜晶体管的覆盖面积大于第二薄膜晶体管的覆盖面积，且第二薄膜晶体管在衬底基板1上的正投影完全位于第一薄膜晶体管在阵列基板上的正投影的覆盖范围内；在另一种具体实施例中，第二薄膜晶体管的覆盖面积大于第一薄膜晶体管的覆盖面积，且第一薄膜晶体管在衬底基板1上的正投影完全位于第二薄膜晶体管在阵列基板上的正投影的覆盖范围内。
无论是对于上述两种实施例中的任一种，薄膜晶体管组件在子像素内占据的面积均为第一薄膜晶体管和第二薄膜晶体管中面积较大者占据的面积，因而可以进一步减小薄膜晶体管的占据面积，提高子像素的开口率，降低显示面板的功耗。
如图1所示，在一种可能的实施方式中，薄膜晶体管组件还可以包括设置在衬底基板1上的缓冲层2，第一半导体层31设置在缓冲层2上。通过在衬底基板1上设置缓冲层2，使第一半导体层31设置在缓冲层2上，避免将第一半导体层31直接设置在衬底基板1上，缓冲层2可对第一半导体层31起到保护作用，以保护第一半导体层31的半导体性能不受影响。
在一种具体实施方式中，缓冲层2可以包括依次层叠在衬底基板1上的第一缓冲层和第二缓冲层。通过在衬底基板1上依次设置第一缓冲层和第二缓冲层，将第一半导体层31设置在第二缓冲层上，第一缓冲层和第二缓冲层对第一半导体层31 具有更好的保护作用。
例如，第一缓冲层为氮化硅层，第二缓冲层为氧化硅层。氮化硅层作为第一缓冲层直接形成在衬底基板1上，其具有较好的隔离水汽的作用，可以隔离阵列基板外部或来自衬底基板1的水汽，防止水汽进入到半导体层；氧化硅层作为第二缓冲层直接与第一半导体层31接触，其致密性好，含有较多氧原子，这些氧原子可以扩散到第一半导体层31内补充第一半导体层31的氧原子，帮助第一半导体层31维持其半导体特性，以防第一半导体层31中的氧原子和第一源极32或第一漏极33中的金属离子结合而使其失去半导体特性。
如图1所示，本实施例中，薄膜晶体管组件还可以包括设置在缓冲层2上的栅绝缘层4，栅绝缘层4覆盖第一半导体层31，公共栅极5设置在栅绝缘层4上。通过在公共栅极5和第一半导体层31之间设置栅绝缘层4，一方面，栅绝缘层4绝缘间隔设置在第一半导体层31和公共栅极5之间，这样当公共栅极5中产生电信号后，公共栅极5可通过栅绝缘层4将第一半导体层31导体化，使第一半导体层31可以第一源极32中的信号传递至第一漏极33；另一方面，栅绝缘层4可保护第一半导体层31不受公共栅极5的影响，使第一半导体层31维持其半导体性能。
示例性的，栅绝缘层4可以为氧化硅层，或者栅绝缘层4可以为金属氧化物层，例如栅绝缘层4由Al2O3构成。
另外，本实施例中，栅绝缘层4上设置的公共栅极5可以为双层结构，直接形成在栅绝缘层4上的底层用于增大其上层叠的上层与栅绝缘层4之间的粘附力，例如公共栅极5的底层可以由Mo、Ti、W等金属或者Mo合金、Ti合金等合金材料构成，公共栅极5的上层可以由金属Cu构成，金属Cu的电阻低，导电性能好，可以有效改善栅极信号的延迟现象，提升显示面板的显示效果。对此，公共栅极5的底层还可以阻止公共栅极5的上层中的Cu扩散至栅绝缘层4内。
本实施例的薄膜晶体管组件中，栅绝缘层4上还设有栅极保护层6，栅极保护层 6覆盖公共栅极5；其中，栅极保护层6和栅绝缘层4中设置有连通至第一半导体层 31的接触孔41，第一源极32和第一漏极33设置在栅极保护层6中并通过接触孔41 与第一半导体层31接触。
如图1所示，本实施例中，第二薄膜晶体管层叠在第一薄膜晶体管之上，通过在栅绝缘层4上设置栅极保护层6，第二薄膜晶体管可以设置在栅极保护层6之上，栅极保护层6用于间隔在公共栅极5和第二薄膜晶体管的第二半导体层81之间，保护第二半导体层81的半导体性能不受影响。
示例性的，与设置在衬底基板1与第一半导体层31之间的缓冲层2类似的，栅极保护层6可以包括依次层叠在栅绝缘层4上的第一栅极保护层61和第二栅极保护层62。第一栅极保护层61例如可以是氮化硅层或者氮氧化硅层，其直接覆盖在公共栅极5上，可以有效阻止公共栅极5中的Cu扩散至第二半导体层81中，以防第二半导体层81的半导体性能失效；层叠在第一栅极保护层61上的第二栅极保护层62 例如可以是有机树脂层，通过设置有机树脂层作为第二栅极保护层62可起到平坦化作用，同时具有绝缘功能。
其中，分别连接在第一半导体层31两侧的第一源极32和第一漏极33设置在栅极保护层6中，通过在栅极保护层6和栅绝缘层4中设置连通的接触孔41，接触孔 41连通至第一半导体层31的表面，可以理解的是，第一半导体层31两侧均具有接触孔41，第一源极32和第一漏极33分别通过相应的接触孔41与第一半导体层31 接触。
具体的，第一源极32和第一漏极33可采用同样的金属材料并经同一道工序形成，例如第一源极32和第一漏极33可以由Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金材料构成；或者，与公共栅极5类似的，第一源极32和第一漏极33可以均为双层结构，第一源极32和第一漏极33的底层可以由Mo、Ti、W等金属或者Mo 合金、Ti合金等材料构成，第一源极32和第一漏极33的上层可以由金属Cu构成。
如图1所示，对于栅极保护层6有第一栅极保护层61和层叠在第一栅极保护层 61上的第二栅极保护层62构成的情况，第一源极32和第一漏极33可以设置在第一栅极保护层61上，这样第二栅极保护层62间隔在第一源极32、第一漏极33和第二薄膜晶体管之间，可以保护第二半导体层81不受第一源极32和第一漏极33的影响。另外，可通过第一栅极保护层61隔开第一源极32、第一漏极33与公共栅极5，以防公共栅极5中的Cu扩散与第一源极32、第一漏极33相连，导致第一薄膜晶体管短路失效。
在一种可能的实施方式中，薄膜晶体管组件还可以包括设置在栅极保护层6上的氧化物绝缘层7，第二半导体层81及第二源极82、第二漏极83均设置在氧化物绝缘层7上。如图1所示，在第二栅极保护层62上还设置有一层氧化物绝缘层7，第二薄膜晶体管的第二半导体层81、第二源极82和第二漏极83均设置在氧化物绝缘层7上；其中，氧化物绝缘层7例如可以是氧化硅层，氧化硅层中富含的氧原子可以扩散至第二半导体层81中，补充第二半导体层81中的氧原子，帮助第二半导体层81维持其半导体特性。
设置在氧化物绝缘层7上的第二半导体层81为金属氧化物半导体层，例如，构成第二半导体层81的金属氧化物为铟镓锌氧化物(indium gallium zinc oxide，简称： IGZO)，或者，第二半导体层81也可以采用Ln-IZO、ITZO、ITGZO、HIZO、IZO (InZnO)、ZnO:F、In2O3:Sn、In2O3:Mo、Cd2SnO4、ZnO:Al、TiO2:Nb、Cd-Sn-O或其他金属氧化物。
连接在第二半导体层81两侧的第二源极82和第二漏极83可以采用Cr、W、Ti、 Ta、Mo、Al、Cu等金属或合金制成，或者第二源极82和第二漏极83可以采用与公共栅极5相同的双层结构，此处不再赘述。
如图1所示，在一种可能的实施方式中，薄膜晶体管组件还可以包括设置在氧化物绝缘层7上的金属氧化物保护层9，金属氧化物保护层9可以覆盖第二半导体层 81及第二源极82、第二漏极83。通过在第二薄膜晶体管的第二半导体层81、第二源极82和第二漏极83上覆盖金属氧化物保护层9，以对第二半导体层81进行保护。其中，金属氧化物保护层9可以为氧化物或者氮氧化物，以通过金属氧化物保护层9 隔绝外界水汽，或补充第二半导体层81中的氧原子以维持其半导体性能。
本实施例提供的阵列基板，通过在衬底基板上设置第一薄膜晶体管和第二薄膜晶体管组成薄膜晶体管组件，其中第一薄膜晶体管的半导体层采用多晶硅半导体层，第二薄膜晶体管的半导体层采用金属氧化物半导体层；通过多晶硅半导体层驱动第一薄膜晶体管，通过金属氧化物半导体层驱动第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管共同作用于阵列基板的每个像素，可以大尺寸显示面板的高分辨率需求；同时，通过第一薄膜晶体管和第二薄膜晶体管沿阵列基板的层叠方向设置，且第一薄膜晶体管和第二薄膜晶体管在竖直方向上具有重叠区域，这样可以减少像素内薄膜晶体管组件占据的面积比例，增大像素开口率，降低功耗。
实施例二
图2为本实用新型实施例二提供的低温多晶氧化物阵列基板的制作方法的流程示意图。如图2所示，本实施例提供一种低温多晶氧化物阵列基板的制作方法，该制作方法用于制作实施例一中所述的低温多晶氧化物阵列基板。其中，低温多晶氧化物阵列基板的结构、功能以及工作原理在实施例一中进行了详细的介绍，此处不再赘述。
如图2所示，低温多晶氧化物阵列基板的制作方法包括如下步骤：
S100、在衬底基板1上形成第一薄膜晶体管；其中，第一薄膜晶体管包括第一半导体层31、第一源极32、第一漏极33和公共栅极5，第一源极32和第一漏极33 分别连接在第一半导体层31两侧。
本实施例中，首先在衬底基板1上形成第一薄膜晶体管，再在第一薄膜晶体管上方形第二薄膜晶体管，第二薄膜晶体管和第一薄膜晶体管共同构成阵列基板中对应位于每个子像素内的薄膜晶体管组件，以满足大尺寸、高分辨率的显示面板对薄膜晶体管组件的驱动性能的需求。
其中，第一薄膜晶体管至少包括第一半导体层31以及连接在第一半导体层31 两侧的第一源极32和第一漏极33。
S200、在第一薄膜晶体管上形成第二薄膜晶体管，第二薄膜晶体管与第一薄膜晶体管在垂直于衬底基板1的方向上具有重叠区域；其中，第二薄膜晶体管包括第二半导体层81、第二源极82、第二漏极83和公共栅极，第二源极82和第二漏极83 分别连接在第二半导体层81两侧，且第一半导体层31和第二半导体层81中的一者为多晶硅半导体层，另一者为金属氧化物半导体层。
形成第一薄膜晶体管后，在第一薄膜晶体管的上方形成第二薄膜晶体管，通过第一薄膜晶体管和第二薄膜晶体管共同驱动阵列基板的每个子像素，以满足大尺寸、高分辨率的显示面板对TFT的驱动能力的要求。
另外，第二薄膜晶体管和第一薄膜晶体管在阵列基板的层叠方向上具有重叠区域，这样可以减少薄膜晶体管组件占据的子像素的面积比例，增大子像素的开口率，降低显示面板的功耗。其中，第二薄膜晶体管至少包括第二半导体层81和连接在第二半导体层81两侧的第二源极82和第二漏极83。
第一薄膜晶体管的第一半导体层31和第二薄膜晶体管的第二半导体层81中的一者为多晶硅半导体层，另一者为金属氧化物半导体层。即第一薄膜晶体管和第二薄膜晶体管中的一者为多晶硅TFT，另一者为金属氧化物TFT。
本实施例中，第一薄膜晶体管和第二薄膜晶体管共用上述公共栅极5，在第一薄膜晶体管上形成第二薄膜晶体管，具体包括如下步骤：
在第一半导体层31、第一源极32和第一漏极33的上方形成公共栅极5，公共栅极5用于驱动第一薄膜晶体管和第二薄膜晶体管。
在阵列基板的层叠方向上，通过在第一半导体层31和第二半导体层81之间形成公共栅极5，通过公共栅极5同时驱动第一薄膜晶体管和第二薄膜晶体管，这样可以简化薄膜晶体管组件的结构，进一步减小薄膜晶体管组件占据的子像素的面积比例。
在一种可能的实施方式中，在第一薄膜晶体管上形成第二薄膜晶体管，具体可以包括：
在第一薄膜晶体管上形成位于第一薄膜晶体管的覆盖范围内的第二薄膜晶体管；或者，在第一薄膜晶体管上形成完全覆盖第一薄膜晶体管的第二薄膜晶体管。
通过使第二薄膜晶体管完全覆盖第一薄膜晶体管，或者第二薄膜晶体管位于第一薄膜晶体管的覆盖范围内，这样薄膜晶体管组件整体占据的面积仅由第一薄膜晶体管和第二薄膜晶体管中覆盖面积较大的一者占据的面积，可以进一步有效减少薄膜晶体管的占据面积，进一步增大子像素的开口率，降低显示面板的功耗。
图3为本实用新型实施例二提供的在衬底基板上形成第一薄膜晶体管的流程示意图；图4为本实用新型实施例二提供的在衬底基板上形成缓冲层的结构示意图；图5为本实用新型实施例二提供的在缓冲层上形成第一半导体层的结构示意图；图6 为本实用新型实施例二提供的在缓冲层上形成栅绝缘层的结构示意图；图7为本实用新型实施例二提供的在栅绝缘层上形成公共栅极的结构示意图；图8为本实用新型实施例二提供的在栅绝缘层上形成第一栅极保护层的结构示意图；图9为本实用新型实施例二提供的在第一栅极保护层和栅绝缘层中形成接触孔的结构示意图；图 10为本实用新型实施例二提供的在第一栅极保护层上形成第一源极和第一漏极的结构示意图；图11为本实用新型实施例二提供的在第一栅极保护层上形成第二栅极保护层的结构示意图。
如图3所示，本实施例中，在衬底基板1上形成第一薄膜晶体管，具体可以包括如下步骤：
S110、在衬底基板1上形成缓冲层2；其中，缓冲层2包括依次层叠在衬底基板 1上的第一缓冲层和第二缓冲层。
如图4所示，具体的，在衬底基板1上通过等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition，简称：PECVD)工艺连续沉积厚度为2000～15000埃的缓冲层2。其中，缓冲层2可以为包括第一缓冲层和第二缓冲层的双层结构，例如，底层的第一缓冲层可以为氮化硅层，氮化硅层的沉积厚度为1000～4000埃，沉积氮化硅层的反应气体为SiH4、NH3、N2或SiH2Cl2、NH3、N2；上层的第二缓冲层可以为氧化硅层，氧化硅层的沉积厚度为200～2000埃，对应的反应气体采用SiH4、 N2O。
以第一薄膜晶体管为多晶硅TFT为例，需要说明的是，若与第一半导体层31 直接接触的第二缓冲层由氮化硅或氮氧化硅构成，由于第二缓冲层中的H含量较高，为了提升第一薄膜晶体管的稳定性，可对第二缓冲层进行高温退火工艺，减少第二缓冲层中的H，同时可避免在形成第一半导体层31(多晶硅半导体层)进行的ELA 退火工艺中的H爆炸，在提升多晶硅TFT性能的同时，防止多晶硅TFT发生H爆炸。
S120、在缓冲层2上形成第一半导体层31。
以第一薄膜晶体管为多晶硅TFT为例，即第一半导体层31为多晶硅半导体层。如图5所示，在缓冲层2上通过PECVD工艺连续沉积厚度为200～800埃的非晶硅薄膜，然后对非晶硅薄膜进行高温退火，例如采用ELA工艺退火，在短时间内使非晶硅薄膜融化，重结晶生长成多晶硅薄膜；或者，也可使用快速退火炉进行高温退火，如采用600℃以上的温度退火，使非晶硅薄膜融化再生长为多晶硅薄膜。
之后，通过第一次光刻工艺形成图案化的第一半导体层31(多晶硅半导体层)。
对多晶硅薄膜进行光刻工艺形成第一半导体层31，具体过程可以为：先在多晶硅薄膜上涂覆一层光刻胶层，在多晶硅薄膜上方设置掩模版，掩模版上设置有透光区和不透光区，紫外光通过掩模版照射到光刻胶层表面，引起光刻胶层的曝光区域的光刻胶发生化学反应，再通过显影技术溶解去除曝光区域的光刻胶(正性光刻胶) 或未曝光区域的光刻胶(负性光刻胶)；如此光刻胶层中剩余的光刻胶仅覆盖多晶硅薄膜中对应第一半导体层31的区域，多晶硅薄膜的其他区域均暴露出来，此时再对暴露出来的多晶硅薄膜的区域进行刻蚀，最终仅保留第一半导体层31，最后再清除覆盖第一半导体层31的光刻胶，便可在缓冲层2上形成第一半导体层31。
可以理解的是，利用紫外光通过掩模版照射向光刻胶层，以使掩模版上的掩模图形转移到光刻胶层形成光刻胶层图形的曝光和显影工艺，以及形成光刻胶层图形后对未被光刻胶层覆盖的区域进行刻蚀的工艺，与上述工艺流程相同或类似，对于本实施例之后出现的曝光显影及刻蚀过程，不再一一赘述。
S130、在缓冲层2上形成栅绝缘层4，栅绝缘层4覆盖第一半导体层31。
如图6所示，完成步骤S120后，通过PECVD工艺在缓冲层2上沉积厚度为 2000～10000埃的栅绝缘层4，栅绝缘层4覆盖在第一半导体层31上。例如，栅绝缘层4可以为氧化硅层，对应的反应气体可以为SiH4、N2O；或者，栅绝缘层4可以为金属氧化物层，例如采用磁控溅射形成Al2O3薄膜。
S140、在栅绝缘层4上形成公共栅极5。
如图7所示，在栅绝缘层4上采用溅射或热蒸发的方法沉积厚度约为1000～1500埃的栅极金属层，栅极金属层可以分为两层，例如上层可以为Cu层，Cu层主要发挥导电作用，而直接形成在栅绝缘层4上的下层可以由Mo、Ti、W等金属或Mo合金、Ti合金等合金材料构成，公共栅极5的下层用于增大Cu层与栅绝缘层4的附着力，阻止Cu层中的Cu扩散到栅绝缘层4中。
之后，通过第二次光刻工艺形成图案化的公共栅极5。
S150、在栅绝缘层4上形成栅极保护层6，栅极保护层6覆盖公共栅极5。
形成公共栅极5后，通过PECVD工艺在栅绝缘层4上连续沉积厚度为 2000～15000埃的栅极保护层6。
S160、在栅极保护层6中形成第一源极32和第一漏极33，第一源极32和第一漏极33与第一半导体层31接触。
具体的，如图8所示，首先在栅绝缘层4上形成第一栅极保护层61，第一栅极保护层61覆盖公共栅极5。
栅极保护层6分为第一栅极保护层61和第二栅极保护层62，首先沉积第一栅极保护层61，例如第一栅极保护层61为氮化硅层或氮氧化硅层，沉积厚度为 1500～10000埃。示例性的，可以优选氮化硅层作为第一栅极保护层61，氮化硅层可以有效阻止公共栅极5中的Cu扩散，防止Cu扩散到第二半导体层81(金属氧化物半导体层)导致金属氧化物TFT失效；同时，可以有效阻止公共栅极5的Cu扩散至与第一源极32、第一漏极33相连导致多晶硅TFT短路失效。其中，形成氮化硅层的反应气体可以为SiH4、NH3、N2或SiH2Cl2、NH3、N2。
如图9所示，形成第一栅极保护层61后，接下来是在第一栅极保护层61和栅绝缘层4中形成连通第一半导体层31的接触孔41。通过第三次光刻工艺在第一栅极保护层61和栅绝缘层4中对应形成位于第一半导体层31两侧的接触孔41，例如，接触孔41可以通过干法刻蚀形成。
如图10所示，形成接触孔41后，在第一栅极保护层61上形成第一源极32和第一漏极33，第一源极32和第一漏极33通过接触孔41与第一半导体层31接触。
采用溅射或热蒸发的方法连续沉积厚度约为500～4000埃的第一源漏极金属层，第一源漏极金属层可以采用Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金，或者第一源漏极金属层可以和公共栅极5的结构相同。通过第四次光刻工艺使第一源漏极金属层形成图案化的第一源极32和第一漏极33。
如图11所示，形成第一源极32和第一漏极33后，在第一栅极保护层61上形成第二栅极保护层62，第二栅极保护层62覆盖第一源极32和第一漏极33。例如，可以通过悬涂的方式在第一栅极保护层61上涂覆一层有机树脂作为第二栅极保护层 62，有机树脂经烘烤后的厚度为4000～50000埃，其可起到平坦化和绝缘的功能。
图12为本实用新型实施例二提供的在第一薄膜晶体管上形成第二薄膜晶体管的流程示意图；图13为本实用新型实施例二提供的在第二栅极保护层上形成氧化物绝缘层的结构示意图；图14为本实用新型实施例二提供的在氧化物绝缘层上形成第二半导体层的结构示意图；图15为本实用新型实施例二提供的在氧化物绝缘层上形成第二源极和第二漏极的结构示意图；图16为本实用新型实施例二提供的在氧化物绝缘层上形成金属氧化物保护层的结构示意图。
如图12所示，在第一薄膜晶体管上形成第二薄膜晶体管，具体可以包括以下步骤：
S210、在第二栅极保护层62上形成氧化物绝缘层7。
如图13所示，形成第二栅极保护层62后，在其上通过PECVD工艺沉积厚度为 300～2000埃的氧化物绝缘层7，氧化物绝缘层7例如可以为氧化硅层，对应的反应气体可以为SiH4、N2O；或者，氧化物绝缘层7可以为其他金属氧化物层，例如Al2O3、 HfOx、Ta2O5等。
S220、在氧化物绝缘层7上形成第二半导体层81。
如图14所示，形成氧化物绝缘层7后，通过溅射或热蒸发的方法在氧化物绝缘层7上沉积厚度约为100～2000埃的第二半导体金属层，例如第二半导体金属层可以为金属氧化物半导体金属层，金属氧化物半导体金属层例如可以由IGZO构成，或者也可以采用Ln-IZO、ITZO、ITGZO、HIZO、IZO(InZnO)、ZnO:F、In2O3:Sn、 In2O3:Mo、Cd2SnO4、ZnO:Al、TiO2:Nb、Cd-Sn-O或其他金属氧化物。之后，通过第五次光刻工艺使金属氧化物半导体金属层图案化为第二半导体层81。
S230、在氧化物绝缘层7上形成第二源极82和第二漏极83，第二源极82和第二漏极83分别搭接在第二半导体层81两侧。
如图15所示，形成第二半导体层81后，通过溅射或热蒸发的方法在氧化物绝缘层7上连续沉积厚度约为2000～15000埃的第二源漏极金属层，第二源漏极金属层可采用Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金构成，或者第二源漏极金属层可以和公共栅极5的结构类似。之后，通过第六次光刻工艺使第二源漏极金属层图案化为第二源极82和第二漏极83。
S240、在氧化物绝缘层7上形成金属氧化物保护层9，金属氧化物保护层9覆盖第二半导体层81及第二源极82、第二漏极83。
如图16所示，最后在氧化物绝缘层7上通过PECVD工艺沉积厚度为2000～10000 埃的金属氧化物保护层9，金属氧化物保护层9可以采用氧化物或者氮氧化物，其中硅的氧化物对应的反应气体可以为SiH4、N2O，氮化物或者氮氧化物对应的反应气体可以为SiH4、NH3、N2或SiH2Cl2、NH3、N2。
本实施例还提供一种显示面板，该显示面板包括彩膜基板、液晶层和阵列基板，彩膜基板和阵列基板相对设置，液晶层夹设在彩膜基板和阵列基板之间。通过在阵列基板和彩膜基板之间施加电场，电场中的电压可以控制液晶层内的液晶分子的排列状况，从而达到遮光和透光的目的，以使显示面板显示图像。
其中，阵列基板的结构、功能以及工作原理在实施例一中进行了详细的介绍，此处不再赘述。
本实施例的另一方面还提供一种显示装置，显示装置包括上述显示面板。示例性的，本实施例中，显示装置可以为液晶电视、笔记本电脑、平板电脑、电子纸等。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
Claims (10)
1.一种低温多晶氧化物阵列基板，其特征在于，包括衬底基板以及设置在衬底基板上的薄膜晶体管组件，所述薄膜晶体管组件包括第一半导体层、第一源极、第一漏极、第二半导体层、第二源极、第二漏极和公共栅极，所述第一源极和所述第一漏极分别连接在所述第一半导体层两侧，所述第二源极和所述第二漏极分别连接在所述第二半导体层两侧；
所述第一半导体层、第一源极、第一漏极和公共栅极形成第一薄膜晶体管，所述第二半导体层、第二源极、第二漏极和公共栅极形成第二薄膜晶体管，所述第二薄膜晶体管沿所述阵列基板的层叠方向设于所述第一薄膜晶体管上方，且所述第一薄膜晶体管和所述第二薄膜晶体管在竖直方向上具有重叠区域；
其中，所述第一半导体层和所述第二半导体层中的一者为多晶硅半导体层，另一者为金属氧化物半导体层。
2.根据权利要求1所述的低温多晶氧化物阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管中的一者在衬底基板上的正投影位于另一者在衬底基板上的正投影的覆盖范围内。
3.根据权利要求2所述的低温多晶氧化物阵列基板，其特征在于，所述公共栅极沿所述阵列基板的层叠方向设于所述第一半导体层和所述第二半导体层之间，所述公共栅极用于驱动所述第一薄膜晶体管和所述第二薄膜晶体管。
4.根据权利要求3所述的低温多晶氧化物阵列基板，其特征在于，所述薄膜晶体管组件还包括设置在所述衬底基板上的缓冲层，所述第一半导体层设置在所述缓冲层上。
5.根据权利要求4所述的低温多晶氧化物阵列基板，其特征在于，所述缓冲层包括依次层叠在所述衬底基板上的第一缓冲层和第二缓冲层。
6.根据权利要求4所述的低温多晶氧化物阵列基板，其特征在于，所述薄膜晶体管组件还包括设置在所述缓冲层上的栅绝缘层，所述栅绝缘层覆盖所述第一半导体层，所述公共栅极设置在所述栅绝缘层上。
7.根据权利要求6所述的低温多晶氧化物阵列基板，其特征在于，所述薄膜晶体管组件还包括设置在所述栅绝缘层上的栅极保护层，所述栅极保护层覆盖所述公共栅极；其中，所述栅极保护层和所述栅绝缘层中设置有连通至所述第一半导体层的接触孔，所述第一源极和所述第一漏极设置在所述栅极保护层中并通过所述接触孔与所述第一半导体层接触。
8.根据权利要求7所述的低温多晶氧化物阵列基板，其特征在于，所述栅极保护层包括依次层叠在所述栅绝缘层上的第一栅极保护层和第二栅极保护层，所述第一源极和所述第一漏极设置在所述第一栅极保护层和所述第二栅极保护层之间。
9.根据权利要求7所述的低温多晶氧化物阵列基板，其特征在于，所述薄膜晶体管组件还包括设置在所述栅极保护层上的氧化物绝缘层，所述第二半导体层及所述第二源极、所述第二漏极均设置在所述氧化物绝缘层上。
10.根据权利要求9所述的低温多晶氧化物阵列基板，其特征在于，所述薄膜晶体管组件还包括设置在所述氧化物绝缘层上的金属氧化物保护层，所述金属氧化物保护层覆盖所述第二半导体层及所述第二源极、所述第二漏极。
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