KR20180063937A - 표시 패널 및 이를 리페어하기 위한 방법 - Google Patents

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KR20180063937A
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이동윤
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Abstract

표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 복수의 스위칭 소자들, 복수의 픽셀 전극들 및 복수의 마커들을 포함한다. 스위칭 소자들은 게이트 라인들 및 데이터 라인들에 연결된다. 픽셀 전극들은 스위칭 소자들에 연결되고, 수직 방향의 중심 선 및 수평 방향의 중심 선에 의해 중심점으로부터 좌측 상부에 대응하는 제1 영역, 중심점으로부터 우측 상부에 대응하는 제2 영역, 중심점으로부터 좌측 하부에 대응하는 제3 영역 및 중심점으로부터 우측 하부에 대응하는 제4 영역으로 구획된다. 마커들은 픽셀 전극들과 중첩된다. 픽셀 전극이 제1 데이터 라인 및 제2 데이터 라인 사이에 배치되고 스위칭 소자를 통해 제1 데이터 라인에 연결되는 경우, 마커는 픽셀 전극의 제1 영역 및 제3 영역 중 어느 하나에 형성된다. 픽셀 전극이 제1 데이터 라인 및 제2 데이터 라인 사이에 배치되고 스위칭 소자를 통해 제2 데이터 라인에 연결되는 경우, 마커는 픽셀 전극의 제2 영역 및 제4 영역 중 어느 하나에 형성된다.

Description

표시 패널 및 이를 리페어하기 위한 방법 {DISPLAY PANEL AND METHOD OF REPARING THE SAME}
본 발명은 표시 패널 및 이를 리페어하기 위한 방법에 관한 것으로, 픽셀에 따라 서로 다른 상대적 위치를 갖는 마커를 포함하는 표시 패널 및 이를 리페어하기 위한 방법에 관한 것이다.
일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 상기 표시 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.
상기 표시 패널의 상기 픽셀들 중 불량 픽셀이 발생하는 경우, 상기 픽셀의 일부분을 커팅하거나 상기 픽셀의 일부분을 다른 픽셀과 연결하여 리페어할 수 있다.
상기 표시 패널의 표시 특성을 향상시키기 위해 상기 데이터 라인, 상기 게이트 라인 및 상기 픽셀의 연결 구조가 복잡해지고 있다. 이와 같이, 복잡한 연결 구조에서는 상기 픽셀을 커팅하여 리페어할 때 상기 픽셀의 커팅 부분을 육안으로 용이하게 확인할 수 없는 문제가 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 픽셀에 따라 서로 다른 상대적 위치를 갖는 마커를 포함하여 리페어를 용이하게 수행할 수 있는 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널의 리페어 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 복수의 스위칭 소자들, 복수의 픽셀 전극들 및 복수의 마커들을 포함한다. 상기 스위칭 소자들은 상기 게이트 라인들 및 상기 데이터 라인들에 연결된다. 상기 픽셀 전극들은 상기 스위칭 소자들에 연결되고, 수직 방향의 중심 선 및 수평 방향의 중심 선에 의해 중심점으로부터 좌측 상부에 대응하는 제1 영역, 상기 중심점으로부터 우측 상부에 대응하는 제2 영역, 상기 중심점으로부터 좌측 하부에 대응하는 제3 영역 및 상기 중심점으로부터 우측 하부에 대응하는 제4 영역으로 구획된다. 상기 마커들은 상기 픽셀 전극들과 중첩된다. 상기 픽셀 전극이 제1 데이터 라인 및 제2 데이터 라인 사이에 배치되고 상기 스위칭 소자를 통해 상기 제1 데이터 라인에 연결되는 경우, 상기 마커는 상기 픽셀 전극의 상기 제1 영역 및 상기 제3 영역 중 어느 하나에 형성된다. 상기 픽셀 전극이 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치되고 상기 스위칭 소자를 통해 상기 제2 데이터 라인에 연결되는 경우, 상기 마커는 상기 픽셀 전극의 상기 제2 영역 및 상기 제4 영역 중 어느 하나에 형성된다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 제1 스위칭 소자를 통해 제1 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제1 픽셀 전극 및 상기 제1 픽셀 전극과 제1 방향으로 이웃하고, 제2 스위칭 소자를 통해 제2 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제2 픽셀 전극을 포함할 수 있다. 상기 제1 픽셀 전극의 제1 마커는 상기 제2 영역에 형성되고, 상기 제2 픽셀 전극의 제2 마커는 상기 제4 영역에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제2 픽셀 전극과 상기 제1 방향으로 이웃하고, 제3 스위칭 소자를 통해 상기 제1 게이트 라인 및 제3 데이터 라인에 연결되는 제3 픽셀 전극 및 상기 제3 픽셀 전극과 상기 제1 방향으로 이웃하고, 제4 스위칭 소자를 통해 상기 제2 게이트 라인 및 상기 제3 데이터 라인에 연결되는 제4 픽셀 전극을 포함할 수 있다. 상기 제3 픽셀 전극의 제3 마커는 상기 제2 영역에 형성되고, 상기 제4 픽셀 전극의 제4 마커는 상기 제4 영역에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제4 픽셀 전극과 상기 제1 방향으로 이웃하고, 제5 스위칭 소자를 통해 상기 제2 게이트 라인 및 제4 데이터 라인에 연결되는 제5 픽셀 전극 및 상기 제5 픽셀 전극과 상기 제1 방향으로 이웃하고, 제6 스위칭 소자를 통해 상기 제1 게이트 라인 및 상기 제4 데이터 라인에 연결되는 제6 픽셀 전극을 포함할 수 있다. 상기 제5 픽셀 전극의 제5 마커는 상기 제4 영역에 형성되고, 상기 제6 픽셀 전극의 제6 마커는 상기 제2 영역에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제1 픽셀 전극과 제2 방향으로 이웃하고, 제7 스위칭 소자를 통해 제3 게이트 라인 및 상기 제1 데이터 라인에 연결되는 제7 픽셀 전극 및 상기 제7 픽셀 전극과 상기 제1 방향으로 이웃하고, 제8 스위칭 소자를 통해 제4 게이트 라인 및 상기 제1 데이터 라인에 연결되는 제8 픽셀 전극을 포함할 수 있다. 상기 제7 픽셀 전극의 제7 마커는 상기 제1 영역에 형성되고, 상기 제8 픽셀 전극의 제8 마커는 상기 제3 영역에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제8 픽셀 전극과 상기 제1 방향으로 이웃하고, 제9 스위칭 소자를 통해 상기 제3 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제9 픽셀 전극 및 상기 제9 픽셀 전극과 상기 제1 방향으로 이웃하고, 제10 스위칭 소자를 통해 상기 제4 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제10 픽셀 전극을 포함할 수 있다. 상기 제9 픽셀 전극의 제9 마커는 상기 제1 영역에 형성되고, 상기 제10 픽셀 전극의 제10 마커는 상기 제3 영역에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제10 픽셀 전극과 상기 제1 방향으로 이웃하고, 제11 스위칭 소자를 통해 상기 제4 게이트 라인 및 상기 제3 데이터 라인에 연결되는 제11 픽셀 전극 및 상기 제11 픽셀 전극과 상기 제1 방향으로 이웃하고, 제12 스위칭 소자를 통해 상기 제3 게이트 라인 및 상기 제3 데이터 라인에 연결되는 제12 픽셀 전극을 포함할 수 있다. 상기 제11 픽셀 전극의 제11 마커는 상기 제3 영역에 형성되고, 상기 제12 픽셀 전극의 제12 마커는 상기 제1 영역에 형성될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 게이트 층, 데이터 층, 픽셀 층 및 마커를 포함한다. 상기 게이트 층은 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 포함하는 게이트 패턴 및 상기 게이트 패턴과 이격되는 스토리지 패턴을 포함한다. 상기 데이터 층은 데이터 라인, 상기 데이터 라인과 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함한다. 상기 픽셀 층은 컨택홀을 통해 상기 드레인 전극과 연결되는 픽셀 패드부, 상기 픽셀 패드부로부터 연장되는 픽셀 연결부 및 상기 픽셀 연결부를 통해 상기 픽셀 패드부에 연결되는 픽셀 전극을 포함한다. 상기 마커는 상기 픽셀 전극의 위치에 따라 서로 다른 상대적 위치를 갖는다. 상기 마커는 상기 픽셀 전극과 중첩되는 영역에 배치된다.
본 발명의 일 실시예에 있어서, 상기 마커는 상기 스토리지 패턴 내에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 패턴은 수평 방향으로 연장되는 제1 연장부 및 상기 제1 연장부와 연결되며 수직 방향으로 연장되는 제2 연장부를 포함할 수 있다. 상기 마커는 상기 제1 연장부로부터 상기 제2 연장부와 이격되어 상기 수직 방향으로 돌출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 마커는 상기 제1 연장부로부터 상기 픽셀 전극의 내측을 향해 돌출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 마커는 상기 픽셀 전극의 수평 방향의 중심 선 및 상기 픽셀 전극의 수직 방향의 중심 선에 의해 구획되는 제1 영역, 제2 영역, 제3 영역 및 제4 영역 중 어느 하나에 선택적으로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 마커가 상기 제1 영역에 형성되는 경우, 상기 픽셀 전극의 중심점으로부터 상기 제1 영역의 방향으로 정의되는 제1 대각 방향의 가장 가까운 소스 전극 및 데이터 라인 사이에 제1 절단 선이 형성될 수 있다. 상기 마커가 상기 제2 영역에 형성되는 경우, 상기 픽셀 전극의 상기 중심점으로부터 상기 제2 영역의 방향으로 정의되는 제2 대각 방향의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성될 수 있다. 상기 마커가 상기 제3 영역에 형성되는 경우, 상기 픽셀 전극의 상기 중심점으로부터 상기 제3 영역의 방향으로 정의되는 제3 대각 방향의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성될 수 있다. 상기 마커가 상기 제4 영역에 형성되는 경우, 상기 픽셀 전극의 상기 중심점으로부터 상기 제4 영역의 방향으로 정의되는 제4 대각 방향의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 픽셀 전극은 상기 수직 방향의 상기 중심 선에 대응하여 상기 수직 방향으로 연장되는 제1 줄기부, 상기 제1 줄기부와 연결되며 상기 수평 방향의 상기 중심 선에 대응하여 상기 수평 방향으로 연장되는 제2 줄기부 및 상기 제1 줄기부와 상기 픽셀 연결부를 연결하는 연결 가지를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 마커가 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선보다 위에 배치되는 경우에, 상기 연결 가지는 상기 픽셀 전극의 상부에 배치되며, 상기 연결 가지의 아래에 상기 제1 줄기부를 절단하도록 제2 절단 선이 형성될 수 있다. 상기 마커가 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선보다 아래에 배치되는 경우에, 상기 연결 가지는 상기 픽셀 전극의 하부에 배치되며, 상기 연결 가지의 위에 상기 제1 줄기부를 절단하도록 상기 제2 절단 선이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 2행 6열 단위로 반복되는 12개의 픽셀을 포함하는 픽셀 반복 그룹을 포함할 수 있다. 상기 픽셀 반복 그룹은 순차적으로 배치되는 제1 내지 제6 픽셀을 포함하는 제1 픽셀 행 및 순차적으로 배치되는 제7 내지 제12 픽셀을 포함하는 제2 픽셀 행을 포함할 수 있다. 상기 제1 픽셀은 제1 게이트 라인 및 제2 데이터 라인에 연결되고, 상기 제2 픽셀은 제2 게이트 라인 및 상기 제2 데이터 라인에 연결되며, 상기 제3 픽셀은 상기 제1 게이트 라인 및 제3 데이터 라인에 연결되고, 상기 제4 픽셀은 상기 제2 게이트 라인 및 상기 제3 데이터 라인에 연결되며, 상기 제5 픽셀은 상기 제2 게이트 라인 및 제4 데이터 라인에 연결되고, 상기 제6 픽셀은 상기 제1 게이트 라인 및 상기 제4 데이터 라인에 연결되며, 상기 제7 픽셀은 제3 게이트 라인 및 제1 데이터 라인에 연결되고, 상기 제8 픽셀은 제4 게이트 라인 및 상기 제1 데이터 라인에 연결되며, 상기 제9 픽셀은 상기 제3 게이트 라인 및 상기 제2 데이터 라인에 연결되고, 상기 제10 픽셀은 상기 제4 게이트 라인 및 상기 제2 데이터 라인에 연결되며, 상기 제11 픽셀은 상기 제4 게이트 라인 및 상기 제3 데이터 라인에 연결되고, 상기 제12 픽셀은 상기 제3 게이트 라인 및 상기 제3 데이터 라인에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 픽셀 내의 제1 마커는 상기 제2 영역에 배치되고, 상기 제2 픽셀 내의 제2 마커는 상기 제4 영역에 배치되며, 상기 제3 픽셀 내의 제3 마커는 상기 제2 영역에 배치되고, 상기 제4 픽셀 내의 제4 마커는 상기 제4 영역에 배치되며, 상기 제5 픽셀 내의 제5 마커는 상기 제4 영역에 배치되고, 상기 제6 픽셀 내의 제6 마커는 상기 제2 영역에 배치되며, 상기 제7 픽셀 내의 제7 마커는 상기 제1 영역에 배치되고, 상기 제8 픽셀 내의 제8 마커는 상기 제3 영역에 배치되며, 상기 제9 픽셀 내의 제9 마커는 상기 제1 영역에 배치되고, 상기 제10 픽셀 내의 제10 마커는 상기 제3 영역에 배치되며, 상기 제11 픽셀 내의 제11 마커는 상기 제3 영역에 배치되고, 상기 제12 픽셀 내의 제12 마커는 상기 제1 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 마커는 상기 픽셀 전극의 수직 방향의 중심 선에 의해 구획되는 제1 영역 및 제2 영역 중 어느 하나에 선택적으로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 픽셀 전극은 상기 픽셀 전극의 상부 영역에 배치되는 로우 픽셀 전극부 및 상기 픽셀 전극의 하부 영역에 배치되는 하이 픽셀 전극부를 포함할 수 있다. 상기 픽셀 패드부는 상기 로우 픽셀 전극부에 데이터 전압을 인가하는 로우 픽셀 패드부 및 상기 하이 픽셀 전극부에 상기 데이터 전압을 인가하는 하이 픽셀 패드부를 포함할 수 있다. 상기 픽셀 연결부는 상기 로우 픽셀 전극부와 상기 로우 픽셀 패드부를 연결하는 로우 픽셀 연결부 및 상기 하이 픽셀 전극부와 상기 하이 픽셀 패드부를 연결하는 하이 픽셀 연결부를 포함할 수 있다. 상기 픽셀 전극의 위치에 따라 상기 로우 픽셀 연결부는 상기 하이 픽셀 전극부의 좌측 또는 상기 하이 픽셀 전극부의 우측에 선택적으로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역이 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선의 좌측이고, 상기 마커가 상기 제1 영역에 있는 경우, 상기 하이 픽셀 전극부의 상기 좌측의 상기 로우 픽셀 전극부를 절단할 수 있다. 상기 제2 영역이 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선의 우측이고, 상기 마커가 상기 제2 영역에 있는 경우, 상기 하이 픽셀 전극부의 상기 우측의 상기 로우 픽셀 전극부를 절단할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 리페어 방법은 게이트 라인, 게이트 전극 및 스토리지 패턴을 포함하는 게이트 층, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 층 및 픽셀 전극을 포함하는 픽셀 층을 포함하는 표시 패널의 상기 픽셀전극의 위치에 따라 서로 다른 상대적 위치를 갖는 마커를 형성하는 단계 및 상기 마커의 위치 정보에 기초하여 상기 소스 전극 및 상기 데이터 라인의 사이 또는 상기 픽셀 전극의 일부를 절단하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 마커는 상기 스토리지 패턴 내에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 패턴은 수평 방향으로 연장되는 제1 연장부 및 상기 제1 연장부와 연결되며 수직 방향으로 연장되는 제2 연장부를 포함할 수 있다. 상기 마커는 상기 제1 연장부로부터 상기 제2 연장부와 이격되어 상기 수직 방향으로 돌출될 수 있다.
이와 같은 표시 패널 및 이를 리페어하는 방법에 따르면, 픽셀에 따라 서로 다른 상대적 위치를 갖는 마커를 포함하여 표시 패널의 픽셀 구조가 복잡하더라도 커팅 리페어를 용이하게 수행할 수 있다. 따라서, 표시 패널의 수율을 향상시킬 수 있고, 표시 패널의 제조 비용을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 패널의 픽셀 구조를 나타내는 개념도이다.
도 3은 도 2의 A 영역의 픽셀 구조를 나타내는 평면도이다.
도 4는 도 3의 게이트 층을 나타내는 평면도이다.
도 5는 도 3의 데이터 층을 나타내는 평면도이다.
도 6은 도 3의 픽셀 층을 나타내는 평면도이다.
도 7은 도 6의 픽셀 전극을 나타내는 상세 평면도이다.
도 8은 도 3의 각 픽셀의 마커의 위치에 따른 커팅 위치를 설명하는 개념도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 표시 패널의 픽셀 구조를 나타내는 개념도이다.
도 10은 도 9의 제1 픽셀을 나타내는 회로도이다.
도 11은 도 9의 픽셀 구조를 나타내는 평면도이다.
도 12는 도 11의 게이트 층을 나타내는 평면도이다.
도 13은 도 11의 데이터 층을 나타내는 평면도이다.
도 14는 도 11의 픽셀 층을 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.
각 픽셀은 스위칭 소자, 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터 및 스토리지 캐패시터를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.
상기 표시 패널(100)은 상기 게이트 라인들, 상기 데이터 라인들, 상기 픽셀들, 상기 스위칭 소자가 형성되는 제1 기판, 상기 제1 기판과 대향하며 공통 전극을 포함하는 제2 기판 및 상기 제1 기판 및 상기 제2 기판 사이에 배치되는 액정층을 포함할 수 있다.
상기 표시 패널(100)의 픽셀 구조에 대해서는 도 2를 참조하여 상세히 설명한다.
상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 예를 들어, 상기 입력 영상 데이터는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.
상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 출력한다.
상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.
예를 들어, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.
도 2는 도 1의 표시 패널(100)의 구조를 나타내는 개념도이다.
도 1 및 도 2를 참조하면, 상기 표시 패널(100)의 하나의 픽셀 행은 2개의 게이트 라인에 연결될 수 있다. 예를 들어, 제1 픽셀 행의 픽셀들은 상기 제1 픽셀 행의 상부에 배치되는 제1 게이트 라인(GL1) 및 상기 제1 픽셀 행의 하부에 배치되는 제2 게이트 라인(GL2)에 선택적으로 연결될 수 있다. 또한, 제2 픽셀 행의 픽셀들은 상기 제2 픽셀 행의 상부에 배치되는 제3 게이트 라인(GL3) 및 상기 제2 픽셀 행의 하부에 배치되는 제4 게이트 라인(GL4)에 선택적으로 연결될 수 있다.
상기 표시 패널(100)의 2개의 픽셀 열은 이웃한 2개의 데이터 라인들에 선택적으로 연결될 수 있다. 예를 들어, 제1 및 제2 픽셀 열의 픽셀들은 상기 제1 및 제2 픽셀 열의 좌측에 배치되는 제1 데이터 라인(DL1) 또는 상기 제1 및 제2 픽셀 열의 우측에 배치되는 제2 데이터 라인(DL2) 중 어느 하나에 연결될 수 있다. 예를 들어, 제1 픽셀 열의 제1 픽셀(P11) 및 제2 픽셀 열의 제1 픽셀(P12)은 상기 제2 데이터 라인(DL2)에 연결되고, 제1 픽셀 열의 제2 픽셀(P21) 및 제2 픽셀 열의 제2 픽셀(P22)은 상기 제1 데이터 라인(DL1)에 연결될 수 있다.
도 2에서는 설명의 편의 상, 2행 8열의 16개의 픽셀을 도시하였다. 상기 표시 패널(100)은 제1 내지 제8 픽셀(P11 내지 P18)을 포함하는 제1 픽셀 행 및 순차적으로 배치되는 제9 내지 제16 픽셀(P21 내지 P28)을 포함하는 제2 픽셀 행을 포함한다.
상기 제1 픽셀(P11)은 제1 스위칭 소자(SW11)를 통해 상기 제1 게이트 라인(GL1) 및 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제2 픽셀(P12)은 제2 스위칭 소자(SW12)를 통해 상기 제2 게이트 라인(GL2) 및 상기 제2 데이터 라인(DL2)에 연결되며, 상기 제3 픽셀(P13)은 제3 스위칭 소자(SW13)를 통해 상기 제1 게이트 라인(GL1) 및 제3 데이터 라인(DL3)에 연결되고, 상기 제4 픽셀(P14)은 제4 스위칭 소자(SW14)를 통해 상기 제2 게이트 라인(GL2) 및 상기 제3 데이터 라인(DL3)에 연결되며, 상기 제5 픽셀(P15)은 제5 스위칭 소자(SW15)를 통해 상기 제2 게이트 라인(GL2) 및 제4 데이터 라인(DL4)에 연결되고, 상기 제6 픽셀(P16)은 제6 스위칭 소자(SW16)를 통해 상기 제1 게이트 라인(GL1) 및 상기 제4 데이터 라인(DL4)에 연결되며, 상기 제7 픽셀(P17)은 제7 스위칭 소자(SW17)를 통해 상기 제1 게이트 라인(GL1) 및 제5 데이터 라인(DL5)에 연결되고, 상기 제8 픽셀(P18)은 제8 스위칭 소자(SW18)를 통해 상기 제2 게이트 라인(GL2) 및 상기 제5 데이터 라인(DL5)에 연결되며, 상기 제9 픽셀(P21)은 제9 스위칭 소자(SW21)를 통해 제3 게이트 라인(GL3) 및 제1 데이터 라인(DL1)에 연결되고, 상기 제10 픽셀(P22)은 제10 스위칭 소자(SW22)를 통해 제4 게이트 라인(GL4) 및 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제11 픽셀(P23)은 제11 스위칭 소자(SW23)를 통해 상기 제3 게이트 라인(GL3) 및 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제12 픽셀(P24)은 제12 스위칭 소자(SW24)를 통해 상기 제4 게이트 라인(GL4) 및 상기 제2 데이터 라인(DL2)에 연결되며, 상기 제13 픽셀(P25)은 제13 스위칭 소자(SW25)를 통해 상기 제4 게이트 라인(GL4) 및 상기 제3 데이터 라인(DL3)에 연결되고, 상기 제14 픽셀(P26)은 제14 스위칭 소자(SW26)를 통해 상기 제3 게이트 라인(GL3) 및 상기 제3 데이터 라인(DL3)에 연결되며, 상기 제15 픽셀(P27)은 제15 스위칭 소자(SW27)를 통해 상기 제3 게이트 라인(GL3) 및 상기 제4 데이터 라인(DL4)에 연결되고, 상기 제16 픽셀(P28)은 제16 스위칭 소자(SW28)를 통해 상기 제4 게이트 라인(GL4) 및 상기 제4 데이터 라인(DL4)에 연결된다.
상기 표시 패널(100)은 2행 6열 단위로 반복되는 12개의 픽셀을 포함하는 픽셀 반복 그룹(A)을 포함할 수 있다. 상기 픽셀 반복 그룹은 제1 픽셀 행 내에서 순차적으로 배치되는 제2 내지 제7 픽셀(P12 내지 P17) 및 제2 픽셀 행 내에서 순차적으로 배치되는 제10 내지 제15 픽셀(P22 내지 P27)을 포함할 수 있다.
도 2에서 상기 픽셀(P11 내지 P28)은 픽셀 전극에 의해 정의될 수 있다. 상기 제1 내지 제16 픽셀(P11 내지 P28)은 제1 내지 제16 픽셀 전극에 의해 정의될 수 있다.
도 2에서 A 영역은 2행 6열 단위로 반복되는 12개의 픽셀을 포함하는 픽셀 반복 그룹의 일 예이다. 도 3 내지 도 8에서는 설명의 편의 상 상기 A 영역을 기초로 상기 표시 패널(100)의 픽셀 구조를 설명한다.
도 3은 도 2의 A 영역의 픽셀 구조를 나타내는 평면도이다. 도 4는 도 3의 게이트 층을 나타내는 평면도이다. 도 5는 도 3의 데이터 층을 나타내는 평면도이다. 도 6은 도 3의 픽셀 층을 나타내는 평면도이다. 도 7은 도 6의 픽셀 전극을 나타내는 상세 평면도이다. 도 8은 도 3의 각 픽셀의 마커의 위치에 따른 커팅 위치를 설명하는 개념도이다.
도 1 내지 도 8을 참조하면, 상기 표시 패널(100)은 게이트 층, 데이터 층, 픽셀 층 및 마커를 포함한다.
상기 게이트 층은 게이트 라인(GL1, GL2, GL3) 및 상기 게이트 라인(GL1, GL2, GL3)과 연결되는 게이트 전극(GE)을 포함하는 게이트 패턴 및 상기 게이트 패턴과 이격되는 스토리지 패턴을 포함한다.
상기 데이터 층은 데이터 라인(DL1, DL2, DL3, DL4), 상기 데이터 라인(DL1, DL2, DL3, DL4)과 연결되는 소스 전극(SE) 및 상기 소스 전극(SE)과 이격되는 드레인 전극(DE)을 포함한다.
상기 픽셀 층은 컨택홀(CNT)을 통해 상기 드레인 전극(DE)과 연결되는 픽셀 패드부(PP), 상기 픽셀 패드부(PP)로부터 연장되는 픽셀 연결부(PC) 및 상기 픽셀 연결부(PC)를 통해 상기 픽셀 패드부(PP)에 연결되는 픽셀 전극(PE)을 포함한다.
예를 들어, 상기 게이트 층 상에 상기 데이터 층이 형성될 수 있다. 상기 데이터 층 상에 상기 픽셀 층이 형성될 수 있다. 상기 게이트 층 및 상기 데이터 층 사이에 제1 절연층이 배치될 수 있다. 상기 데이터 층 및 상기 픽셀 층 사이에 제2 절연층이 배치될 수 있다. 상기 컨택홀(CNT)은 상기 제2 절연층을 관통하여 형성될 수 있다.
상기 게이트 층, 상기 데이터 층 및 상기 픽셀 층이 순차적으로 적층되는 것을 예시하였으나, 상기 게이트 층, 상기 데이터 층 및 상기 픽셀 층의 적층 순서는 이와 다를 수 있다.
상기 마커(M12 내지 M27)는 픽셀(P12 내지 P27)의 위치에 따라 서로 다른 상대적 위치를 가질 수 있다. 상기 픽셀(P12 내지 P27)은 상기 픽셀 전극(PE)에 의해 정의될 수 있다. 상기 픽셀 전극의 주변 영역에는 광 차단부가 형성될 수 있으며, 상기 광 차단부에 의해 커버되지 않는 픽셀 전극의 영역을 개구부라고 한다. 상기 픽셀은 상기 광 차단부에 의해 커버되지 않는 픽셀 전극의 영역인 상기 개구부에 의해 정의될 수 있다.
도 2 및 도 4를 참조하면, 상기 제1 게이트 라인(GL1)에서 상기 제1 픽셀 행의 첫 번째 픽셀 전극(도 2의 P12), 상기 제1 픽셀 행의 세 번째 픽셀 전극(도 2의 P14) 및 상기 제1 픽셀 행의 다섯 번째 픽셀 전극(도 2의 P16)의 상부에 대응하는 위치에 상기 게이트 전극(GE)이 형성된다.
상기 제2 게이트 라인(GL2)에서 상기 제1 픽셀 행의 첫 번째 픽셀 전극(도 2의 P12), 상기 제1 픽셀 행의 세 번째 픽셀 전극(도 2의 P14) 및 상기 제1 픽셀 행의 다섯 번째 픽셀 전극(도 2의 P16)의 하부에 대응하는 위치에 상기 게이트 전극(GE)이 형성된다.
상기 스토리지 패턴은 상기 제1 픽셀 행에 대응하는 제1 스토리지 전극(CST1) 및 상기 제2 픽셀 행에 대응하는 제2 스토리지 전극(CST2)을 포함한다.
상기 스토리지 전극(CST1, CST2)은 수평 방향(D1)으로 연장되는 제1 연장부(CSH) 및 상기 제1 연장부(CSH)와 연결되며 수직 방향(D2)으로 연장되는 제2 연장부(CSV)를 포함할 수 있다.
상기 스토리지 전극(CST1, CST2)은 상기 제1 연장부(CSH)로부터 상기 수직 방향(D2)으로 돌출되는 돌출부(CSP)를 더 포함할 수 있다. 상기 돌출부(CSP)는 상기 제1 연장부(CSH)로부터 상기 픽셀 전극으로부터 외측을 향해 돌출될 수 있다. 상기 돌출부(CSP)는 평면도 상에서 상기 드레인 전극(DE) 및 상기 픽셀 패드부(PP)와 중첩될 수 있다.
상기 스토리지 전극(CST1, CST2)은 상기 데이터 라인(DL1, DL2, DL3, DL4)과 중첩되는 영역에서 이웃한 상기 제2 연장부(CSV)들을 서로 연결시키는 연결부(CSC)를 더 포함할 수 있다.
상기 마커(M12 내지 M27)는 상기 스토리지 패턴 내에 배치될 수 있다. 즉 상기 스토리지 패턴은 상기 마커(M12 내지 M27)를 포함할 수 있다.
상기 마커(M12 내지 M27)는 상기 스토리지 전극(CST1, CST2)의 상기 제1 연장부(CSH)로부터 상기 제2 연장부(CSV)와 이격되어 상기 수직 방향(D2)으로 돌출될 수 있다. 상기 마커(M12 내지 M27)는 상기 제1 연장부(CSH)로부터 상기 픽셀 전극의 내측을 향해 돌출될 수 있다.
도 4 및 도 8을 함께 참조하면, 상기 마커(M12 내지 M27)는 상기 픽셀 전극의 수평 방향의 중심 선(PHL) 및 상기 픽셀 전극의 수직 방향의 중심 선(PVL)에 의해 구획되는 제1 영역(AA1), 제2 영역(AA2), 제3 영역(AA3) 및 제4 영역(AA4) 중 어느 하나에 선택적으로 배치될 수 있다. 예를 들어, 상기 제1 영역(AA1)은 상기 픽셀 전극의 중심점(PC)으로부터 좌측 상부를 의미할 수 있다. 예를 들어, 상기 제2 영역(AA2)은 상기 픽셀 전극의 상기 중심점(PC)으로부터 우측 상부를 의미할 수 있다. 예를 들어, 상기 제3 영역은 상기 픽셀 전극의 상기 중심점(PC)으로부터 좌측 하부를 의미할 수 있다. 예를 들어, 상기 제4 영역은 상기 픽셀 전극의 상기 중심점(PC)으로부터 우측 하부를 의미할 수 있다.
도 3 및 도 4에 도시된 상기 마커(M12 내지 M27)는 상기 픽셀 전극의 수직 방향의 중심 선(PVL)과 상기 픽셀 전극의 수직 방향의 가장자리(PVE) 중에서 상기 픽셀 전극의 수직 방향의 중심 선(PVL)에 더 가깝게 배치될 수 있다. 상기 마커(M12 내지 M27)가 상기 픽셀 전극의 상기 수직 방향의 가장자리(PVE)에 인접하게 배치되면 상기 게이트 층의 포토 공정에서 상기 마커(M12 내지 M27)가 상기 픽셀 전극의 상기 수평 방향의 가장자리(PHE) 및 상기 픽셀 전극의 상기 수직 방향의 가장자리(PVE)의 코너부에 합쳐져 그 형상이 잘 인식되지 않을 수 있다.
예를 들어, 상기 마커(M12 내지 M27)의 설계치는 바람직하게는 5.0um * 3.0um일 수 있다. 상기 마커(M12 내지 M27)의 ACI(After Clean Inspection) 이후의 사이즈는 바람직하게는 3.5um * 3.0um일 수 있다. 상기 마커(M12 내지 M27)의 사이즈가 지나치게 크면 상기 표시 패널(100)의 개구율을 감소시킬 수 있다. 상기 마커(M12 내지 M27)의 사이즈가 지나치게 작으면 육안으로 인식되지 않을 수 있다.
도 5에서, 상기 제2 데이터 라인(DL2)으로부터 상기 제1 픽셀 행의 첫 번째 픽셀(P12)의 상부로 소스 전극(SE)이 돌출되고, 상기 제1 픽셀 행의 첫 번째 픽셀(P12)의 하부로 다른 소스 전극(SE)이 돌출되며, 상기 제2 픽셀 행의 두 번째 픽셀(P23)의 상부로 또 다른 소스 전극(SE)이 돌출되고, 상기 제2 픽셀 행의 두 번째 픽셀(P23)의 하부로 또 다른 소스 전극(SE)이 돌출된다.
이와 마찬가지로, 상기 제3 데이터 라인(DL3)으로부터 상기 제1 픽셀 행의 두 번째 픽셀(P13)의 상부로 소스 전극(SE)이 돌출되고, 상기 제1 픽셀 행의 두 번째 픽셀(P13)의 하부로 다른 소스 전극(SE)이 돌출되며, 상기 제2 픽셀 행의 세 번째 픽셀(P24)의 상부로 또 다른 소스 전극(SE)이 돌출되고, 상기 제2 픽셀 행의 세 번째 픽셀(P24)의 하부로 또 다른 소스 전극(SE)이 돌출된다.
상기 소스 전극(SE)과 이웃하며 이격되는 위치에 상기 드레인 전극(DE)이 형성된다. 상기 드레인 전극(DE)은 상기 픽셀 패드부(PP)와 중첩되는 영역에 형성되어 상기 컨택홀(CNT)에 의해 상기 픽셀 패드부(PP)에 연결된다. 상기 드레인 전극(DE)은 상기 게이트 전극(GE)과도 중첩되게 형성된다. 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 게이트 전극(GE)은 스위칭 소자를 형성할 수 있다.
상기 스위칭 소자의 공정 오류, 상기 픽셀의 공정 오류, 이물질 등으로 인해 상기 픽셀이 정상적인 영상을 표시할 수 없는 경우에는 상기 픽셀을 리페어할 수 있다. 예를 들어, 상기 데이터 라인(DL)으로부터 상기 소스 전극(SE)에 인가되는 데이터 전압을 차단하여, 상기 픽셀의 픽셀 전극에 데이터 전압이 인가되지 않게 할 수 있다. 상기 픽셀의 픽셀 전극에 데이터 전압이 인가되지 않으면 노멀리 블랙 모드를 갖는 표시 패널에서는 상기 픽셀이 블랙 영상을 표시하게 된다. 블랙을 표시하는 픽셀은 밝은 색을 표시하는 픽셀에 비해 상대적으로 시인이 잘 되지 않아 표시 품질에 큰 영향을 주지 않을 수 있다.
도 5에서 보듯이, 상기 데이터 라인과 상기 데이터 라인(DL) 및 상기 소스 전극(SE)의 연결부에 제1 절단 선(CL1)이 형성되어 상기 데이터 라인(DL) 및 상기 소스 전극(SE)의 연결을 차단할 수 있다.
도 6 및 도 7에서, 상기 픽셀 전극(PE)은 상기 수직 방향의 상기 중심 선에 대응하여 상기 수직 방향으로 연장되는 제1 줄기부(PEV), 상기 제1 줄기부(PEV)와 연결되며 상기 수평 방향의 상기 중심 선에 대응하여 상기 수평 방향으로 연장되는 제2 줄기부(PEH), 상기 제1 줄기부(PEV)와 상기 픽셀 연결부(PC)를 연결하는 연결 가지(PCB1, PCB2)를 포함한다. 상기 픽셀 전극(PE)은 상기 제1 줄기부(PEV)로부터 대각 방향으로 연장되는 복수의 가지들(PB)을 더 포함할 수 있다.
예를 들어, 상기 제1 줄기부(PEV)와 상기 픽셀 연결부(PC)는 2개의 연결 가지들(PCB1, PCB2)에 의해 서로 연결될 수 있다.
상기 픽셀 전극(PE)은 상기 픽셀 전극(PE)의 수직 방향의 가장자리에 대응하며, 상기 제2 줄기부(PEH)로부터 상기 수직 방향으로 연장되는 가장자리부(PEE)를 더 포함할 수 있다.
상기 스위칭 소자의 공정 오류, 상기 픽셀의 공정 오류, 이물질 등으로 인해 상기 픽셀이 정상적인 영상을 표시할 수 없는 경우에는 상기 픽셀을 리페어할 수 있다. 예를 들어, 상기 픽셀 전극(SE)에 인가되는 데이터 전압을 직접 차단할 수 있다. 상기 픽셀의 픽셀 전극에 데이터 전압이 인가되지 않으면 노멀리 블랙 모드를 갖는 표시 패널에서는 상기 픽셀이 블랙 영상을 표시하게 된다. 블랙을 표시하는 픽셀은 밝은 색을 표시하는 픽셀에 비해 상대적으로 시인이 잘 되지 않아 표시 품질에 큰 영향을 주지 않을 수 있다.
도 7에서 보듯이, 상기 픽셀 전극(PE)에 상기 데이터 전압이 인가되는 것을 차단하기 위해, 상기 연결 가지들(PCB1, PCB2)이 형성된 아래 부분의 상기 제1 줄기부(PEV)에 제2 절단 선(CL2)이 형성되어, 상기 픽셀 전극(PE)부의 대부분의 영역에 상기 데이터 전압이 인가되지 않게 할 수 있다.
도 6에서 보듯이, 상기 픽셀에 따라 상기 연결 가지들(PCB1, PCB2)은 상기 픽셀 전극(PE)의 상부 또는 하부에 선택적으로 형성될 수 있다.
도 4 및 도 8을 보면, 상기 마커(M12 내지 M27)는 상기 픽셀 전극의 수평 방향의 중심 선(PHL) 및 상기 픽셀 전극의 수직 방향의 중심 선(PVL)에 의해 구획되는 제1 영역(AA1), 제2 영역(AA2), 제3 영역(AA3) 및 제4 영역(AA4) 중 어느 하나에 선택적으로 배치될 수 있다. 예를 들어, 상기 제1 영역(AA1)은 상기 픽셀 전극의 중심점(PC)으로부터 좌측 상부를 의미할 수 있다. 예를 들어, 상기 제2 영역(AA2)은 상기 픽셀 전극의 중심점(PC)으로부터 우측 상부를 의미할 수 있다. 예를 들어, 상기 제3 영역(AA3)은 상기 픽셀 전극의 중심점(PC)으로부터 좌측 하부를 의미할 수 있다. 예를 들어, 상기 제4 영역(AA4)은 상기 픽셀 전극의 중심점(PC)으로부터 우측 하부를 의미할 수 있다.
상기 마커(M1)가 상기 픽셀 전극 내에서 상기 제1 영역(AA1)에 형성되는 경우, 상기 픽셀 전극의 중심점(PC)으로부터 상기 제1 영역(AA1)의 방향으로 정의되는 제1 대각 방향(DG1)의 가장 가까운 소스 전극 및 데이터 라인 사이에 제1 절단 선이 형성될 수 있다.
예를 들어, 상기 마커(도 8의 M1)로부터 가장 가까운 소스 전극은 상기 마커(M1)로부터 가장 가까운 데이터 라인 및 상기 마커(M1)로부터 가장 가까운 게이트 라인에서 상기 픽셀 전극의 중심점(PC) 방향으로 형성되어 있는 스위칭 소자의 소스 전극을 의미할 수 있다.
상기 마커(도 8의 M2)가 상기 픽셀 전극 내에서 상기 제2 영역(AA2)에 형성되는 경우, 상기 픽셀 전극의 중심점(PC)으로부터 상기 제2 영역(AA2)의 방향으로 정의되는 제2 대각 방향(DG2)의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성될 수 있다.
상기 마커(도 8의 M3)가 상기 픽셀 전극 내에서 상기 제3 영역(AA3)에 형성되는 경우, 상기 픽셀 전극의 중심점(PC)으로부터 상기 제3 영역(AA3)의 방향으로 정의되는 제3 대각 방향(DG3)의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성될 수 있다.
상기 마커(도 8의 M4)가 상기 픽셀 전극 내에서 상기 제4 영역(AA4)에 형성되는 경우, 상기 픽셀 전극의 중심점으로부터 상기 제4 영역(AA4)의 방향으로 정의되는 제4 대각 방향(DG4)의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성될 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 픽셀 반복 그룹은 도 2의 제1 픽셀 행의 제2 내지 제7 픽셀(P12 내지 P17) 및 제2 픽셀 행의 제9 내지 제15 픽셀(P22 내지 P27)을 포함한다.
이 때, 상기 제1 픽셀(P11)은 제1 스위칭 소자(SW11)를 통해 상기 제1 게이트 라인(GL1) 및 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제2 픽셀(P12)은 제2 스위칭 소자(SW12)를 통해 상기 제2 게이트 라인(GL2) 및 상기 제2 데이터 라인(DL2)에 연결되며, 상기 제3 픽셀(P13)은 제3 스위칭 소자(SW13)를 통해 상기 제1 게이트 라인(GL1) 및 제3 데이터 라인(DL3)에 연결되고, 상기 제4 픽셀(P14)은 제4 스위칭 소자(SW14)를 통해 상기 제2 게이트 라인(GL2) 및 상기 제3 데이터 라인(DL3)에 연결되며, 상기 제5 픽셀(P15)은 제5 스위칭 소자(SW15)를 통해 상기 제2 게이트 라인(GL2) 및 제4 데이터 라인(DL4)에 연결되고, 상기 제6 픽셀(P16)은 제6 스위칭 소자(SW16)를 통해 상기 제1 게이트 라인(GL1) 및 상기 제4 데이터 라인(DL4)에 연결되며, 상기 제7 픽셀(P17)은 제7 스위칭 소자(SW17)를 통해 상기 제1 게이트 라인(GL1) 및 제5 데이터 라인(DL5)에 연결되고, 상기 제8 픽셀(P18)은 제8 스위칭 소자(SW18)를 통해 상기 제2 게이트 라인(GL2) 및 상기 제5 데이터 라인(DL5)에 연결되며, 상기 제9 픽셀(P21)은 제9 스위칭 소자(SW21)를 통해 제3 게이트 라인(GL3) 및 제1 데이터 라인(DL1)에 연결되고, 상기 제10 픽셀(P22)은 제10 스위칭 소자(SW22)를 통해 제4 게이트 라인(GL4) 및 상기 제1 데이터 라인(DL1)에 연결되며, 상기 제11 픽셀(P23)은 제11 스위칭 소자(SW23)를 통해 상기 제3 게이트 라인(GL3) 및 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제12 픽셀(P24)은 제12 스위칭 소자(SW24)를 통해 상기 제4 게이트 라인(GL4) 및 상기 제2 데이터 라인(DL2)에 연결되며, 상기 제13 픽셀(P25)은 제13 스위칭 소자(SW25)를 통해 상기 제4 게이트 라인(GL4) 및 상기 제3 데이터 라인(DL3)에 연결되고, 상기 제14 픽셀(P26)은 제14 스위칭 소자(SW26)를 통해 상기 제3 게이트 라인(GL3) 및 상기 제3 데이터 라인(DL3)에 연결되며, 상기 제15 픽셀(P27)은 제15 스위칭 소자(SW27)를 통해 상기 제3 게이트 라인(GL3) 및 상기 제4 데이터 라인(DL4)에 연결되고, 상기 제16 픽셀(P28)은 제16 스위칭 소자(SW28)를 통해 상기 제4 게이트 라인(GL4) 및 상기 제4 데이터 라인(DL4)에 연결된다. 상기 제2 픽셀(P12) 내의 제2 마커(M12)는 상기 제4 영역(도 8의 M4에 대응)에 배치되며, 상기 제3 픽셀(P13) 내의 제3 마커(M13)는 상기 제2 영역(도 8의 M2에 대응)에 배치되고, 상기 제4 픽셀(P14) 내의 제4 마커(M14)는 상기 제4 영역(도 8의 M4에 대응)에 배치되며, 상기 제5 픽셀(P15) 내의 제5 마커(M16)는 상기 제4 영역(도 8의 M4에 대응)에 배치되고, 상기 제6 픽셀(P16) 내의 제6 마커(M16)는 상기 제2 영역(도 8의 M2에 대응)에 배치되며, 상기 제7 픽셀(P17) 내의 제7 마커(M17)는 상기 제2 영역(도 8의 M2에 대응)에 배치되고, 상기 제10 픽셀(P22) 내의 제10 마커(M22)는 상기 제3 영역(도 8의 M3에 대응)에 배치되며, 상기 제11 픽셀(P23) 내의 제11 마커(M23)는 상기 제1 영역(도 8의 M1에 대응)에 배치되고, 상기 제12 픽셀(P24) 내의 제12 마커(M24)는 상기 제3 영역(도 8의 M3에 대응)에 배치되며, 상기 제13 픽셀(P25) 내의 제13 마커(M25)는 상기 제3 영역(도 8의 M3에 대응)에 배치되고, 상기 제14 픽셀(P26) 내의 제14 마커(M26)는 상기 제1 영역(도 8의 M1에 대응)에 배치되며, 상기 제15 픽셀(P27) 내의 제15 마커(M27)는 상기 제1 영역(도 8의 M1에 대응)에 배치될 수 있다.
도 8을 보면, 상기 마커(M12 내지 M27)는 상기 픽셀 전극의 수평 방향의 중심 선(PHL) 및 상기 픽셀 전극의 수직 방향의 중심 선(PVL)에 의해 구획되는 제1 영역(AA1), 제2 영역(AA2), 제3 영역(AA3) 및 제4 영역(AA4) 중 어느 하나에 선택적으로 배치될 수 있다.
상기 마커(예컨대, M13, M16, M17, M23, M26, M27)가 상기 픽셀 전극의 상기 수평 방향의 상기 중심 선(PHL)보다 위에 배치(도 8의 M1, M2)되는 경우에, 상기 픽셀 전극의 상기 연결 가지(PCB1, PCB2)는 상기 픽셀 전극의 상부에 배치되며, 상기 연결 가지의 아래에 상기 제1 줄기부(PEV)를 절단하도록 제2 절단 선(CL2)이 형성될 수 있다.
상기 마커(예컨대, M12, M14, M15, M22, M24, M25)가 상기 픽셀 전극의 상기 수평 방향의 상기 중심 선(PHL)보다 아래에 배치(도 8의 M3, M4)되는 경우에, 상기 연결 가지(PCB1, PCB2)는 상기 픽셀 전극의 하부에 배치되며, 상기 연결 가지의 위에 상기 제1 줄기부(PEV)를 절단하도록 상기 제2 절단 선(CL2)이 형성될 수 있다.
본 실시예에 따르면, 픽셀에 따라 서로 다른 상대적 위치를 갖는 마커를 포함하여 표시 패널(100)의 픽셀 구조가 복잡하더라도 커팅 리페어를 용이하게 수행할 수 있다. 따라서, 표시 패널(100)의 수율을 향상시킬 수 있고, 표시 패널의 제조 비용을 감소시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 표시 패널의 픽셀 구조를 나타내는 개념도이다. 도 10은 도 9의 제1 픽셀을 나타내는 회로도이다.
본 실시예에 따른 표시 패널 및 이의 리페어 방법은 표시 패널의 픽셀 구조 및 그에 따른 마커 배치 위치를 제외하면, 도 1 내지 도 8을 참조하여 설명한 표시 패널 및 이의 리페어 방법과 실질적으로 동일하다. 따라서, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.
도 1, 도 9 및 도 10을 참조하면, 상기 표시 장치는 표시 패널(100A) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
각 픽셀은 스위칭 소자, 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터 및 스토리지 캐패시터를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.
상기 표시 패널(100A)은 상기 게이트 라인들, 상기 데이터 라인들, 상기 픽셀들, 상기 스위칭 소자가 형성되는 제1 기판, 상기 제1 기판과 대향하며 공통 전극을 포함하는 제2 기판 및 상기 제1 기판 및 상기 제2 기판 사이에 배치되는 액정층을 포함할 수 있다.
상기 표시 패널(100A)의 하나의 픽셀 행은 하나의 게이트 라인에 연결될 수 있다. 예를 들어, 제1 픽셀 행의 픽셀들은 상기 제1 픽셀 행의 하부에 배치되는 제1 게이트 라인(GL1)에 연결된다. 예를 들어, 제2 픽셀 행의 픽셀들은 상기 제2 픽셀 행의 하부에 배치되는 제2 게이트 라인(GL2)에 연결된다.
상기 표시 패널(100A)의 하나의 픽셀 열은 이웃한 2개의 데이터 라인들에 교대로 연결될 수 있다. 예를 들어, 제1 픽셀 열의 픽셀들은 상기 제1 픽셀 열의 좌측에 배치되는 제1 데이터 라인(DL1) 및 상기 제1 픽셀 열의 우측에 배치되는 제2 데이터 라인(DL2)에 교대로 연결될 수 있다. 예를 들어, 제2 픽셀 열의 픽셀들은 상기 제2 픽셀 열의 좌측에 배치되는 상기 제2 데이터 라인(DL2) 및 상기 제2 픽셀 열의 우측에 배치되는 제3 데이터 라인(DL3)에 교대로 연결될 수 있다.
상기 표시 패널(100A)은 제1 픽셀 행에 배치되는 제1 내지 제3 픽셀(P11 내지 P13) 및 제2 픽셀 행에 배치되는 제4 내지 제6 픽셀(P21 내지 P23)을 포함한다.
상기 제1 픽셀(P11)은 상기 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)에 연결되고, 상기 제2 픽셀(P12)은 상기 제1 게이트 라인(GL1) 및 제2 데이터 라인(DL2)에 연결되며, 상기 제3 픽셀(P13)은 상기 제1 게이트 라인(GL1) 및 제3 데이터 라인(DL3)에 연결된다. 상기 제4 픽셀(P21)은 상기 제2 게이트 라인(GL2) 및 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제5 픽셀(P22)은 상기 제2 게이트 라인(GL2) 및 상기 제3 데이터 라인(DL3)에 연결되고, 상기 제6 픽셀(P23)은 상기 제2 게이트 라인(GL2) 및 제4 데이터 라인(DL4)에 연결된다.
도 9의 상기 표시 패널(100A)의 B 영역은 2행 1열의 픽셀들을 포함하며, 상기 표시 패널(100A) 내에서 상기 B 영역의 2개의 픽셀이 반복되는 형태를 갖는다.
본 실시예에서, 상기 픽셀은 하이 픽셀과 로우 픽셀을 포함할 수 있다. 예를 들어, 상기 제1 픽셀(P11)은 하이 픽셀(PH1) 및 로우 픽셀(PL1)을 포함한다.
상기 하이 픽셀(PH1)은 제1 스위칭 소자(TH) 및 상기 제1 스위칭 소자(TH)에 연결되는 제1 액정 캐패시턴스(CLCH)를 포함한다.
상기 로우 픽셀(PL1)은 제2 스위칭 소자(TL1), 상기 제2 스위칭 소자(TL1)에 연결되는 제2 액정 캐패시턴스(CLCL), 상기 제2 스위칭 소자(TL1)와 직렬로 연결되는 제3 스위칭 소자(TL2) 및 상기 제3 스위칭 소자(TL2)와 연결되는 챠지 쉐어링 캐패시턴스(CS)를 포함한다.
상기 제1 스위칭 소자(TH)는 상기 제1 게이트 라인(GL1)에 연결되는 게이트 전극, 상기 제1 데이터 라인(DL1)에 연결되는 소스 전극 및 상기 제1 액정 캐패시턴스(CLCH)의 제1 전극을 이루는 드레인 전극을 포함할 수 있다. 상기 제1 액정 캐패시턴스(CLCH)의 제2 전극은 공통 전극일 수 있다.
상기 제2 스위칭 소자(TL1)는 상기 제1 게이트 라인(GL1)에 연결되는 게이트 전극, 상기 제1 데이터 라인(DL1)에 연결되는 소스 전극 및 상기 제2 액정 캐패시턴스(CLCL)의 제1 전극을 이루는 드레인 전극을 포함할 수 있다. 상기 제2 액정 캐패시턴스(CLCL)의 제2 전극은 상기 공통 전극일 수 있다.
상기 제3 스위칭 소자(TL2)는 제1 챠지 쉐어링 게이트 라인(CGL1)에 연결되는 게이트 전극, 상기 제2 스위칭 소자(TL1)의 상기 드레인 전극에 연결되는 소스 전극 및 상기 챠지 쉐어링 캐패시턴스(CS)의 제1 전극을 이루는 드레인 전극을 포함할 수 있다. 상기 챠지 쉐어링 캐패시턴스(CS)의 제2 전극은 상기 데이터 층에 형성되는 챠지 쉐어링 전극일 수 있다.
본 실시예에서, 상기 게이트 라인을 통해 게이트 신호가 인가되면, 상기 제1 스위칭 소자(TH)가 턴 온되어 상기 데이터 라인을 통해 데이터 전압이 상기 하이 픽셀의 상기 제1 액정 캐패시턴스(CLCH)에 인가되고, 상기 제2 스위칭 소자(TL1)도 함께 턴 온되어 상기 데이터 라인을 통해 데이터 전압이 상기 로우 픽셀의 상기 제2 액정 캐패시턴스(CLCL)에 인가된다.
상기 챠지 쉐어링 게이트 라인(CGL1)을 통해 챠지 쉐어링 게이트 신호가 인가되면, 상기 제3 스위칭 소자(TL2)가 턴 온되어, 상기 제2 액정 캐패시턴스(CLCL)의 전압 레벨을 감소시켜 상기 로우 픽셀이 상기 하이 픽셀보다 낮은 픽셀 전압을 갖도록 한다.
도 11은 도 9의 픽셀 구조를 나타내는 평면도이다. 도 12는 도 11의 게이트 층을 나타내는 평면도이다. 도 13은 도 11의 데이터 층을 나타내는 평면도이다. 도 14는 도 11의 픽셀 층을 나타내는 평면도이다.
도 9 내지 도 14를 참조하면, 상기 표시 패널(100A)은 게이트 층, 데이터 층, 픽셀 층 및 마커를 포함한다.
상기 게이트 층은 게이트 라인(GL1, GL2) 및 상기 게이트 라인(GL1, GL2)과 연결되는 게이트 전극(GE)을 포함하는 게이트 패턴 및 상기 게이트 패턴과 이격되는 스토리지 패턴을 포함한다.
본 실시예에서, 상기 게이트 층은 챠지 쉐어링 게이트 라인(CGL1, CGL2) 및 상기 챠지 쉐어링 게이트 라인(CGL1, CGL2)과 연결되는 챠지 쉐어링 게이트 전극(CGE)을 포함하는 챠지 쉐어링 게이트 패턴을 더 포함할 수 있다.
상기 데이터 층은 데이터 라인(DL1, DL2, DL3), 상기 데이터 라인(DL1, DL2, DL3)과 연결되는 소스 전극(SEL, SEH) 및 상기 소스 전극(SEL, SEH)과 이격되는 드레인 전극(DEL, DEH)을 포함한다.
본 실시예에서, 상기 데이터 층은 챠지 쉐어링 전극(CSPX)을 더 포함할 수 있다.
상기 픽셀 층은 컨택홀(CNT)을 통해 상기 드레인 전극(DEL, DEH)과 연결되는 픽셀 패드부(PPH, PPL), 상기 픽셀 패드부(PPH, PPL)로부터 연장되는 픽셀 연결부(PCH, PCL) 및 상기 픽셀 연결부(PCH, PCL)를 통해 상기 픽셀 패드부(PPH, PPL)에 연결되는 픽셀 전극(PEH, PEL)을 포함한다.
상기 마커(M11 내지 M23)는 픽셀(P11 내지 P23)의 위치에 따라 서로 다른 상대적 위치를 가질 수 있다. 상기 픽셀(P11 내지 P23)은 상기 픽셀 전극(PEH, PEL)에 의해 정의될 수 있다.
도 11에서, 상기 제1 게이트 라인(GL1)에서 상기 제1 픽셀 행의 첫 번째 픽셀(P11), 상기 제1 픽셀 행의 두 번째 픽셀(P12) 및 상기 제1 픽셀 행의 세 번째 픽셀(P13)의 하부에 대응하는 위치에 상기 게이트 전극(GE)이 형성된다. 본 실시예에서, 상기 게이트 전극(GE)은 상기 제1 스위칭 소자(TH)의 소스 전극(SEH) 및 상기 제2 스위칭 소자(TL1)의 소스 전극(SEL)과 중첩될 수 있다.
상기 제1 챠지 쉐어링 게이트 라인(CGL1)은 상기 제1 게이트 라인(GL1)과 평행하게 연장된다. 상기 챠지 쉐어링 게이트 전극(CGE)은 상기 제1 챠지 쉐어링 게이트 라인(CGL1)으로부터 상기 수직 방향으로 돌출되도록 형성된다.
상기 제1 픽셀 행에서 상기 게이트 전극(GE)은 상기 챠지 쉐어링 게이트 전극(CGE)의 좌측에 배치된다. 이와 반대로, 상기 제2 픽셀 행에서는 상기 게이트 전극(GE)은 상기 챠지 쉐어링 게이트 전극(CGE)의 우측에 배치될 수 있다.
상기 스토리지 패턴은 상기 제1 픽셀 행에 대응하는 제1 스토리지 전극(CST1) 및 상기 제2 픽셀 행에 대응하는 제2 스토리지 전극(CST2)을 포함한다.
상기 스토리지 전극(CST1, CST2)은 수평 방향(D1)으로 연장되는 제1 연장부(CSH) 및 상기 제1 연장부(CSH)와 연결되며 수직 방향(D2)으로 연장되는 제2 연장부(CSV)를 포함할 수 있다.
상기 스토리지 전극(CST1, CST2)은 상기 제1 연장부(CSH)로부터 상기 수직 방향(D2)으로 돌출되는 돌출부(CSP)를 더 포함할 수 있다. 상기 돌출부(CSP)는 상기 제1 연장부(CSH)로부터 상기 픽셀의 외측을 향해 돌출될 수 있다. 상기 돌출부(CSP)는 평면도 상에서 상기 드레인 전극(DEH, DEL) 및 상기 픽셀 패드부(PPH, PPL)와 중첩될 수 있다.
상기 마커(M11 내지 M23)는 상기 스토리지 패턴 내에 배치될 수 있다. 즉 상기 스토리지 패턴은 상기 마커(M11 내지 M23)를 포함할 수 있다.
상기 마커(M11 내지 M23)는 상기 스토리지 전극(CST1, CST2)의 상기 제1 연장부(CSH)로부터 상기 제2 연장부(CSV)와 이격되어 상기 수직 방향(D2)으로 돌출될 수 있다. 상기 마커(M11 내지 M23)는 상기 제1 연장부(CSH)로부터 상기 픽셀 전극의 내측을 향해 돌출될 수 있다. 예를 들어, 상기 마커(M11 내지 M23)는 상기 제1 연장부(CSH)로부터 상기 로우 픽셀의 픽셀 전극의 내측을 향해 돌출될 수 있다.
상기 마커(M11 내지 M23)는 상기 픽셀 전극의 수직 방향의 중심 선(PVLA)에 의해 구획되는 제1 영역 및 제2 영역 중 어느 하나에 선택적으로 배치될 수 있다.
도 13에서, 상기 제1 데이터 라인(DL1)으로부터 상기 제1 픽셀 행의 첫 번째 픽셀 전극(P11)의 하부로 소스 전극(SEL, SEH)이 돌출될 수 있다.
상기 소스 전극은 로우 픽셀 소스 전극(SEL) 및 하이 픽셀 소스 전극(SEH)을 포함하며, 상기 로우 픽셀 소스 전극(SEL) 및 하이 픽셀 소스 전극(SEH)은 서로 연결되어 일체로 형성될 수 있다.
상기 하이 픽셀 소스 전극(SEH)과 이웃하며 이격되는 위치에 상기 하이 픽셀 드레인 전극(DEH)이 형성된다. 상기 하이 픽셀 드레인 전극(DEH)은 상기 하이 픽셀 패드부(PPH)와 중첩되는 영역에 형성되어 상기 컨택홀(CNTH)에 의해 상기 하이 픽셀 패드부(PPH)에 연결된다. 상기 하이 픽셀 드레인 전극(DEH)은 상기 게이트 전극(GE)과도 중첩되게 형성된다. 상기 하이 픽셀 소스 전극(SEH), 상기 하이 픽셀 드레인 전극(DEH) 및 상기 게이트 전극(GE)은 제1 스위칭 소자(TH)를 형성할 수 있다.
상기 로우 픽셀 소스 전극(SEL)과 이웃하며 이격되는 위치에 상기 로우 픽셀 드레인 전극(DEL)이 형성된다. 상기 로우 픽셀 드레인 전극(DEL)은 상기 로우 픽셀 패드부(PPL)와 중첩되는 영역에 형성되어 상기 컨택홀(CNTL)에 의해 상기 로우 픽셀 패드부(PPL)에 연결된다. 상기 드레인 전극(DEL)은 상기 게이트 전극(GE)과도 중첩되게 형성된다. 상기 로우 픽셀 소스 전극(SEL), 상기 로우 픽셀 드레인 전극(DEL) 및 상기 게이트 전극(GE)은 제2 스위칭 소자(TL1)를 형성할 수 있다.
상기 챠지 쉐어링 전극(CSPX)은 상기 로우 픽셀 드레인 전극(DEL)에 이웃하여 이격된다. 상기 로우 픽셀 드레인 전극(DEL)의 연장부, 상기 챠지 쉐어링 전극(CSPX) 및 챠지 쉐어링 게이트 전극(CGE)은 제3 스위칭 소자(TL2)를 형성할 수 있다.
상기 스위칭 소자들의 공정 오류, 상기 픽셀의 공정 오류, 이물질 등으로 인해 상기 픽셀이 정상적인 영상을 표시할 수 없는 경우에는 상기 픽셀을 리페어할 수 있다. 예를 들어, 상기 데이터 라인(DL)으로부터 상기 소스 전극(SEL, SEH)에 인가되는 데이터 전압을 차단하여, 상기 픽셀의 픽셀 전극에 데이터 전압이 인가되지 않게 할 수 있다. 상기 픽셀의 픽셀 전극에 데이터 전압이 인가되지 않으면 노멀리 블랙 모드를 갖는 표시 패널에서는 상기 픽셀이 블랙 영상을 표시하게 된다. 블랙을 표시하는 픽셀은 밝은 색을 표시하는 픽셀에 비해 상대적으로 시인이 잘 되지 않아 표시 품질에 큰 영향을 주지 않을 수 있다.
도 13에서 보듯이, 상기 데이터 라인과 상기 데이터 라인(DL) 및 상기 소스 전극(SEL, SEH)의 연결부에 제1 절단 선(CL1)이 형성되어 상기 데이터 라인(DL) 및 상기 소스 전극(SE)의 연결을 차단할 수 있다.
본 실시예에서, 상기 제1 절단 선(CL1)의 형성 위치는 비교적 식별이 용이하므로, 상기 마커는 상기 제1 절단 선(CL1)의 위치를 가리키지 않을 수 있다.
도 14에서, 상기 픽셀 전극은 상기 픽셀의 상부 영역에 배치되는 로우 픽셀 전극부(PEL) 및 상기 픽셀의 하부 영역에 배치되는 하이 픽셀 전극부(PEH)를 포함한다.
상기 픽셀 패드부는 상기 로우 픽셀 전극부(PEL)에 데이터 전압을 인가하는 로우 픽셀 패드부(PPL) 및 상기 하이 픽셀 전극부(PEH)에 상기 데이터 전압을 인가하는 하이 픽셀 패드부(PPH)를 포함할 수 있다.
상기 픽셀 연결부는 상기 로우 픽셀 전극부(PEL)와 상기 로우 픽셀 패드부(PPL)를 연결하는 로우 픽셀 연결부(PCL) 및 상기 하이 픽셀 전극부(PEH)와 상기 하이 픽셀 패드부(PPH)를 연결하는 하이 픽셀 연결부(PCH)를 포함할 수 있다.
상기 픽셀에 따라 상기 로우 픽셀 연결부(PCL)는 상기 하이 픽셀 전극의 좌측 또는 상기 하이 픽셀 전극의 우측에 선택적으로 배치될 수 있다. 예를 들어, 상기 제1 픽셀 행의 픽셀들(P11, P12, P13)에서 상기 로우 픽셀 연결부(PCL)는 상기 하이 픽셀 전극의 우측에 배치된다. 예를 들어, 상기 제2 픽셀 행의 픽셀들(P21, P22, P23)에서 상기 로우 픽셀 연결부(PCL)는 상기 하이 픽셀 전극의 좌측에 배치된다.
상기 로우 픽셀 전극부는 상기 하이 픽셀 전극의 좌측변을 따라 길게 연장된 제1 가장자리 연장부 및 상기 하이 픽셀 전극의 우측변을 따라 길게 연장된 제2 가장자리 연장부를 포함한다. 상기 표시 패널(100A) 상에 상기 광 차단부가 놓여진 상태에서는 상기 로우 픽셀 연결부(PCL)가 상기 제1 가장자리 연장부 및 상기 제2 가장자리 연장부 중 어디에 연결되었는지 용이하게 확인할 수 없다.
본 실시예에서, 상기 마커(M11 내지 M23)는 상기 픽셀 전극의 수직 방향의 중심 선(PVLA)에 의해 구획되는 제1 영역 및 제2 영역 중 어느 하나에 선택적으로 배치될 수 있다.
상기 제1 영역이 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선(PVLA)의 좌측이고, 상기 마커가 상기 제1 영역(도 12의 M21, M22, M23)에 있는 경우, 상기 제2 절단선(CL2B)에 따라 상기 하이 픽셀 전극의 상기 좌측의 상기 로우 픽셀 전극부를 절단할 수 있다.
예를 들어, 상기 제1 영역이 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선(PVLA)의 좌측이고, 상기 마커가 상기 제1 영역(도 12의 M21, M22, M23)에 있는 경우, 상기 제2 절단선(CL2B)에 따라 상기 로우 픽셀 전극부의 상기 제1 가장자리 연장부를 절단할 수 있다.
상기 제2 영역이 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선(PVLA)의 우측이고, 상기 마커가 상기 제2 영역(도 12의 M11, M12, M13)에 있는 경우, 상기 제2 절단선(CL2A)에 따라 상기 하이 픽셀 전극의 상기 우측의 상기 로우 픽셀 전극부를 절단할 수 있다.
예를 들어, 상기 제2 영역이 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선의 우측이고, 상기 마커가 상기 제2 영역(도 12의 M11, M12, M13)에 있는 경우, 상기 제2 절단선(CL2A)에 따라 상기 로우 픽셀 전극부의 상기 제2 가장자리 연장부를 절단할 수 있다.
본 실시예에 따르면, 픽셀에 따라 서로 다른 상대적 위치를 갖는 마커를 포함하여 표시 패널(100A)의 픽셀 구조가 복잡하더라도 커팅 리페어를 용이하게 수행할 수 있다. 따라서, 표시 패널(100A)의 수율을 향상시킬 수 있고, 표시 패널의 제조 비용을 감소시킬 수 있다.
이상에서 설명한 본 발명에 따른 표시 패널 및 이의 리페어 방법에 따르면, 픽셀에 따라 서로 다른 상대적 위치를 갖는 마커를 포함하여 표시 패널의 픽셀 구조가 복잡하더라도 커팅 리페어를 용이하게 수행할 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 100A: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부

Claims (23)

  1. 복수의 게이트 라인들;
    복수의 데이터 라인들;
    상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 복수의 스위칭 소자들;
    상기 스위칭 소자들에 연결되고, 수직 방향의 중심 선 및 수평 방향의 중심 선에 의해 중심점으로부터 좌측 상부에 대응하는 제1 영역, 상기 중심점으로부터 우측 상부에 대응하는 제2 영역, 상기 중심점으로부터 좌측 하부에 대응하는 제3 영역 및 상기 중심점으로부터 우측 하부에 대응하는 제4 영역으로 구획되는 복수의 픽셀 전극들; 및
    상기 픽셀 전극들과 중첩되는 복수의 마커들을 포함하고,
    상기 픽셀 전극이 제1 데이터 라인 및 제2 데이터 라인 사이에 배치되고 상기 스위칭 소자를 통해 상기 제1 데이터 라인에 연결되는 경우, 상기 마커는 상기 픽셀 전극의 상기 제1 영역 및 상기 제3 영역 중 어느 하나에 형성되고,
    상기 픽셀 전극이 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치되고 상기 스위칭 소자를 통해 상기 제2 데이터 라인에 연결되는 경우, 상기 마커는 상기 픽셀 전극의 상기 제2 영역 및 상기 제4 영역 중 어느 하나에 형성되는 것을 특징으로 하는 표시 패널.
  2. 제1항에 있어서, 상기 표시 패널은
    제1 스위칭 소자를 통해 제1 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제1 픽셀 전극; 및
    상기 제1 픽셀 전극과 제1 방향으로 이웃하고, 제2 스위칭 소자를 통해 제2 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제2 픽셀 전극을 포함하고,
    상기 제1 픽셀 전극의 제1 마커는 상기 제2 영역에 형성되고, 상기 제2 픽셀 전극의 제2 마커는 상기 제4 영역에 형성되는 것을 특징으로 하는 표시 패널.
  3. 제2항에 있어서, 상기 표시 패널은
    상기 제2 픽셀 전극과 상기 제1 방향으로 이웃하고, 제3 스위칭 소자를 통해 상기 제1 게이트 라인 및 제3 데이터 라인에 연결되는 제3 픽셀 전극; 및
    상기 제3 픽셀 전극과 상기 제1 방향으로 이웃하고, 제4 스위칭 소자를 통해 상기 제2 게이트 라인 및 상기 제3 데이터 라인에 연결되는 제4 픽셀 전극을 포함하고,
    상기 제3 픽셀 전극의 제3 마커는 상기 제2 영역에 형성되고, 상기 제4 픽셀 전극의 제4 마커는 상기 제4 영역에 형성되는 것을 특징으로 하는 표시 패널.
  4. 제3항에 있어서, 상기 표시 패널은
    상기 제4 픽셀 전극과 상기 제1 방향으로 이웃하고, 제5 스위칭 소자를 통해 상기 제2 게이트 라인 및 제4 데이터 라인에 연결되는 제5 픽셀 전극; 및
    상기 제5 픽셀 전극과 상기 제1 방향으로 이웃하고, 제6 스위칭 소자를 통해 상기 제1 게이트 라인 및 상기 제4 데이터 라인에 연결되는 제6 픽셀 전극을 포함하고,
    상기 제5 픽셀 전극의 제5 마커는 상기 제4 영역에 형성되고, 상기 제6 픽셀 전극의 제6 마커는 상기 제2 영역에 형성되는 것을 특징으로 하는 표시 패널.
  5. 제2항에 있어서, 상기 표시 패널은
    상기 제1 픽셀 전극과 제2 방향으로 이웃하고, 제7 스위칭 소자를 통해 제3 게이트 라인 및 상기 제1 데이터 라인에 연결되는 제7 픽셀 전극; 및
    상기 제7 픽셀 전극과 상기 제1 방향으로 이웃하고, 제8 스위칭 소자를 통해 제4 게이트 라인 및 상기 제1 데이터 라인에 연결되는 제8 픽셀 전극을 포함하고,
    상기 제7 픽셀 전극의 제7 마커는 상기 제1 영역에 형성되고, 상기 제8 픽셀 전극의 제8 마커는 상기 제3 영역에 형성되는 것을 특징으로 하는 표시 패널.
  6. 제5항에 있어서, 상기 표시 패널은
    상기 제8 픽셀 전극과 상기 제1 방향으로 이웃하고, 제9 스위칭 소자를 통해 상기 제3 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제9 픽셀 전극; 및
    상기 제9 픽셀 전극과 상기 제1 방향으로 이웃하고, 제10 스위칭 소자를 통해 상기 제4 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제10 픽셀 전극을 포함하고,
    상기 제9 픽셀 전극의 제9 마커는 상기 제1 영역에 형성되고, 상기 제10 픽셀 전극의 제10 마커는 상기 제3 영역에 형성되는 것을 특징으로 하는 표시 패널.
  7. 제6항에 있어서, 상기 표시 패널은
    상기 제10 픽셀 전극과 상기 제1 방향으로 이웃하고, 제11 스위칭 소자를 통해 상기 제4 게이트 라인 및 상기 제3 데이터 라인에 연결되는 제11 픽셀 전극; 및
    상기 제11 픽셀 전극과 상기 제1 방향으로 이웃하고, 제12 스위칭 소자를 통해 상기 제3 게이트 라인 및 상기 제3 데이터 라인에 연결되는 제12 픽셀 전극을 포함하고,
    상기 제11 픽셀 전극의 제11 마커는 상기 제3 영역에 형성되고, 상기 제12 픽셀 전극의 제12 마커는 상기 제1 영역에 형성되는 것을 특징으로 하는 표시 패널.
  8. 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 포함하는 게이트 패턴 및 상기 게이트 패턴과 이격되는 스토리지 패턴을 포함하는 게이트 층;
    데이터 라인, 상기 데이터 라인과 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 데이터 층;
    컨택홀을 통해 상기 드레인 전극과 연결되는 픽셀 패드부, 상기 픽셀 패드부로부터 연장되는 픽셀 연결부 및 상기 픽셀 연결부를 통해 상기 픽셀 패드부에 연결되는 픽셀 전극을 포함하는 픽셀 층; 및
    상기 픽셀 전극의 위치에 따라 서로 다른 상대적 위치를 갖는 마커를 포함하며,
    상기 마커는 상기 픽셀 전극과 중첩되는 영역에 배치되는 것을 특징으로 하는 표시 패널.
  9. 제8항에 있어서, 상기 마커는 상기 스토리지 패턴 내에 배치되는 것을 특징으로 하는 표시 패널.
  10. 제9항에 있어서, 상기 스토리지 패턴은 수평 방향으로 연장되는 제1 연장부 및 상기 제1 연장부와 연결되며 수직 방향으로 연장되는 제2 연장부를 포함하고,
    상기 마커는 상기 제1 연장부로부터 상기 제2 연장부와 이격되어 상기 수직 방향으로 돌출되는 것을 특징으로 하는 표시 패널.
  11. 제10항에 있어서, 상기 마커는 상기 제1 연장부로부터 상기 픽셀 전극의 내측을 향해 돌출되는 것을 특징으로 하는 표시 패널.
  12. 제8항에 있어서, 상기 마커는 상기 픽셀 전극의 수평 방향의 중심 선 및 상기 픽셀 전극의 수직 방향의 중심 선에 의해 구획되는 제1 영역, 제2 영역, 제3 영역 및 제4 영역 중 어느 하나에 선택적으로 배치되는 것을 특징으로 하는 표시 패널.
  13. 제12항에 있어서, 상기 마커가 상기 제1 영역에 형성되는 경우, 상기 픽셀 전극의 중심점으로부터 상기 제1 영역의 방향으로 정의되는 제1 대각 방향의 가장 가까운 소스 전극 및 데이터 라인 사이에 제1 절단 선이 형성되고,
    상기 마커가 상기 제2 영역에 형성되는 경우, 상기 픽셀 전극의 상기 중심점으로부터 상기 제2 영역의 방향으로 정의되는 제2 대각 방향의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성되며,
    상기 마커가 상기 제3 영역에 형성되는 경우, 상기 픽셀 전극의 상기 중심점으로부터 상기 제3 영역의 방향으로 정의되는 제3 대각 방향의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성되고,
    상기 마커가 상기 제4 영역에 형성되는 경우, 상기 픽셀 전극의 상기 중심점으로부터 상기 제4 영역의 방향으로 정의되는 제4 대각 방향의 가장 가까운 소스 전극 및 데이터 라인 사이에 상기 제1 절단 선이 형성되는 것을 특징으로 하는 표시 패널.
  14. 제12항에 있어서, 상기 픽셀 전극은,
    상기 수직 방향의 상기 중심 선에 대응하여 상기 수직 방향으로 연장되는 제1 줄기부;
    상기 제1 줄기부와 연결되며 상기 수평 방향의 상기 중심 선에 대응하여 상기 수평 방향으로 연장되는 제2 줄기부; 및
    상기 제1 줄기부와 상기 픽셀 연결부를 연결하는 연결 가지를 포함하는 것을 특징으로 하는 표시 패널.
  15. 제14항에 있어서, 상기 마커가 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선보다 위에 배치되는 경우에, 상기 연결 가지는 상기 픽셀 전극의 상부에 배치되며, 상기 연결 가지의 아래에 상기 제1 줄기부를 절단하도록 제2 절단 선이 형성되고,
    상기 마커가 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선보다 아래에 배치되는 경우에, 상기 연결 가지는 상기 픽셀 전극의 하부에 배치되며, 상기 연결 가지의 위에 상기 제1 줄기부를 절단하도록 상기 제2 절단 선이 형성되는 것을 특징으로 하는 표시 패널.
  16. 제12항에 있어서, 상기 표시 패널은 2행 6열 단위로 반복되는 12개의 픽셀을 포함하는 픽셀 반복 그룹을 포함하고,
    상기 픽셀 반복 그룹은
    순차적으로 배치되는 제1 내지 제6 픽셀을 포함하는 제1 픽셀 행; 및
    순차적으로 배치되는 제7 내지 제12 픽셀을 포함하는 제2 픽셀 행을 포함하며,
    상기 제1 픽셀은 제1 게이트 라인 및 제2 데이터 라인에 연결되고, 상기 제2 픽셀은 제2 게이트 라인 및 상기 제2 데이터 라인에 연결되며, 상기 제3 픽셀은 상기 제1 게이트 라인 및 제3 데이터 라인에 연결되고, 상기 제4 픽셀은 상기 제2 게이트 라인 및 상기 제3 데이터 라인에 연결되며, 상기 제5 픽셀은 상기 제2 게이트 라인 및 제4 데이터 라인에 연결되고, 상기 제6 픽셀은 상기 제1 게이트 라인 및 상기 제4 데이터 라인에 연결되며, 상기 제7 픽셀은 제3 게이트 라인 및 제1 데이터 라인에 연결되고, 상기 제8 픽셀은 제4 게이트 라인 및 상기 제1 데이터 라인에 연결되며, 상기 제9 픽셀은 상기 제3 게이트 라인 및 상기 제2 데이터 라인에 연결되고, 상기 제10 픽셀은 상기 제4 게이트 라인 및 상기 제2 데이터 라인에 연결되며, 상기 제11 픽셀은 상기 제4 게이트 라인 및 상기 제3 데이터 라인에 연결되고, 상기 제12 픽셀은 상기 제3 게이트 라인 및 상기 제3 데이터 라인에 연결되는 것을 특징으로 하는 표시 패널.
  17. 제16항에 있어서, 상기 제1 픽셀 내의 제1 마커는 상기 제2 영역에 배치되고, 상기 제2 픽셀 내의 제2 마커는 상기 제4 영역에 배치되며, 상기 제3 픽셀 내의 제3 마커는 상기 제2 영역에 배치되고, 상기 제4 픽셀 내의 제4 마커는 상기 제4 영역에 배치되며, 상기 제5 픽셀 내의 제5 마커는 상기 제4 영역에 배치되고, 상기 제6 픽셀 내의 제6 마커는 상기 제2 영역에 배치되며, 상기 제7 픽셀 내의 제7 마커는 상기 제1 영역에 배치되고, 상기 제8 픽셀 내의 제8 마커는 상기 제3 영역에 배치되며, 상기 제9 픽셀 내의 제9 마커는 상기 제1 영역에 배치되고, 상기 제10 픽셀 내의 제10 마커는 상기 제3 영역에 배치되며, 상기 제11 픽셀 내의 제11 마커는 상기 제3 영역에 배치되고, 상기 제12 픽셀 내의 제12 마커는 상기 제1 영역에 배치되는 것을 특징으로 하는 표시 패널.
  18. 제8항에 있어서, 상기 마커는 상기 픽셀 전극의 수직 방향의 중심 선에 의해 구획되는 제1 영역 및 제2 영역 중 어느 하나에 선택적으로 배치되는 것을 특징으로 하는 표시 패널.
  19. 제18항에 있어서,
    상기 픽셀 전극은 상기 픽셀 전극의 상부 영역에 배치되는 로우 픽셀 전극부 및 상기 픽셀 전극의 하부 영역에 배치되는 하이 픽셀 전극부를 포함하고,
    상기 픽셀 패드부는 상기 로우 픽셀 전극부에 데이터 전압을 인가하는 로우 픽셀 패드부 및 상기 하이 픽셀 전극부에 상기 데이터 전압을 인가하는 하이 픽셀 패드부를 포함하며,
    상기 픽셀 연결부는 상기 로우 픽셀 전극부와 상기 로우 픽셀 패드부를 연결하는 로우 픽셀 연결부 및 상기 하이 픽셀 전극부와 상기 하이 픽셀 패드부를 연결하는 하이 픽셀 연결부를 포함하고,
    상기 픽셀 전극의 위치에 따라 상기 로우 픽셀 연결부는 상기 하이 픽셀 전극부의 좌측 또는 상기 하이 픽셀 전극부의 우측에 선택적으로 배치되는 것을 특징으로 하는 표시 패널.
  20. 제19항에 있어서, 상기 제1 영역이 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선의 좌측이고, 상기 마커가 상기 제1 영역에 있는 경우, 상기 하이 픽셀 전극부의 상기 좌측의 상기 로우 픽셀 전극부를 절단하고,
    상기 제2 영역이 상기 픽셀 전극의 상기 수직 방향의 상기 중심 선의 우측이고, 상기 마커가 상기 제2 영역에 있는 경우, 상기 하이 픽셀 전극부의 상기 우측의 상기 로우 픽셀 전극부를 절단하는 것을 특징으로 하는 표시 패널.
  21. 게이트 라인, 게이트 전극 및 스토리지 패턴을 포함하는 게이트 층, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 층 및 픽셀 전극을 포함하는 픽셀 층을 포함하는 표시 패널의 상기 픽셀전극의 위치에 따라 서로 다른 상대적 위치를 갖는 마커를 형성하는 단계; 및
    상기 마커의 위치 정보에 기초하여 상기 소스 전극 및 상기 데이터 라인의 사이 또는 상기 픽셀 전극의 일부를 절단하는 단계를 포함하고,
    상기 마커는 상기 픽셀 전극과 중첩되는 영역에 배치되는 것을 특징으로 하는 표시 패널의 리페어 방법.
  22. 제21항에 있어서, 상기 마커는 상기 스토리지 패턴 내에 배치되는 것을 특징으로 하는 표시 패널의 리페어 방법.
  23. 제22항에 있어서, 상기 스토리지 패턴은 수평 방향으로 연장되는 제1 연장부 및 상기 제1 연장부와 연결되며 수직 방향으로 연장되는 제2 연장부를 포함하고,
    상기 마커는 상기 제1 연장부로부터 상기 제2 연장부와 이격되어 상기 수직 방향으로 돌출되는 것을 특징으로 하는 표시 패널의 리페어 방법.
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