KR102338943B1 - 전계발광표시장치 - Google Patents

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Abstract

본 발명은 제1기판, 서브 픽셀들 및 리페어 라인들을 포함하는 전계발광표시장치를 제공한다. 서브 픽셀들은 제1기판 상에 배치된다. 리페어 라인들은 제1기판 상에 위치하고 동일한 색을 발광하며 상호 인접하는 적어도 두 개의 서브 픽셀마다 하나씩 배치된다. 리페어 라인들은 제1서브 픽셀의 전극과 접촉된 접촉점을 갖는 일측과 제2서브 픽셀의 전극과 비접촉된 비접촉점을 갖는 타측을 포함한다.

Description

전계발광표시장치{Light Emitting Display Device}
본 발명은 전계발광표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 전계발광표시장치, 액정표시장치 및 플라즈마표시장치 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있다.
표시장치에는 복수의 서브 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동부 및 표시 패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동부에는 표시 패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시 패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
표시 패널을 제작하는 공정은 증착 공정과 리페어 공정 등을 포함한다. 증착 공정은 기판 상에 도전층, 금속층 및 절연층 등을 증착하여 소자(전극 포함), 전원라인 및 신호라인 등의 구조물을 형성하는 공정이다. 리페어 공정은 기판 상에 형성된 구조물의 불량을 복구하거나 불량이 존재하는 서브 픽셀을 암점화하는 공정이다.
그런데 종래에 제안된 리페어 방식은 개구율(또는 투과율) 손실의 우려가 있음은 물론 리페어 공정에 사용되는 구조물을 잘라내거나 제거해야 하는바 생산 수율과 공정 택트 타임(Tact time)을 향상하기 위한 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 리페어 라인을 잘라내거나 제거할 필요가 없어 생산 수율과 공정 택트 타임(Tact time)을 향상시킬 수 있고, 또한 리페어 라인 추가에 의한 개구율 감소를 최소화하는 것이다.
상술한 과제 해결 수단으로 본 발명은 제1기판, 서브 픽셀들 및 리페어 라인들을 포함하는 전계발광표시장치를 제공한다. 서브 픽셀들은 제1기판 상에 배치된다. 리페어 라인들은 제1기판 상에 위치하고 동일한 색을 발광하며 상호 인접하는 적어도 두 개의 서브 픽셀마다 하나씩 배치된다. 리페어 라인들은 제1서브 픽셀의 전극과 접촉된 접촉점을 갖는 일측과 제2서브 픽셀의 전극과 비접촉된 비접촉점을 갖는 타측을 포함한다.
서브 픽셀들은 쿼드 타입으로 배치된 적색, 녹색, 청색 및 백색 서브 픽셀들을 포함할 수 있다.
리페어 라인들은 모두 동일한 층에 형성될 수 있다.
리페어 라인들은 서로 비중첩하도록 배치될 수 있다.
리페어 라인들은 적어도 두 개씩 다른 층에 형성될 수 있다.
리페어 라인들은 서로 중첩하는 구간을 갖도록 배치될 수 있다.
리페어 라인들은 서브 픽셀들에 포함된 트랜지스터의 소오스 드레인전극층, 서브 픽셀들에 포함된 발광다이오드의 하부전극층 중 선택된 하나 또는 둘과 동일한 재료로 이루어질 수 있다.
리페어 라인들은 서브 픽셀들의 장축 방향에 정의된 비발광영역을 따라 수직 방향으로 배치될 수 있다.
서브 픽셀들은 제1기판 상에 위치하는 버퍼층과, 버퍼층 상에 위치하는 제1절연층과, 제1절연층 상에 위치하고 접촉점 또는 비접촉점으로 연장된 소오스 드레인전극층과, 소오스 드레인전극층 상에 위치하는 보호층과, 보호층 상에 위치하고 접촉점 또는 비접촉점에 대응하여 함몰된 콘택홀을 갖는 평탄화층을 포함할 수 있다.
리페어 라인들은 평탄화층 및 콘택홀 상에 위치하고 서브 픽셀들의 장축 방향에 정의된 비발광영역을 따라 수직 방향으로 배치된 하부전극층을 포함할 수 있다.
본 발명은 수직 방향으로 인접하고 동일한 색을 발광하는 적어도 두 개의 서브 픽셀들마다 리페어 라인을 형성하여, 둘 중 어느 하나에 구동 불량이 발생하더라도 1회의 리페어 공정으로 손쉽게 리페어할 수 있는 효과가 있다. 또한, 본 발명은 리페어 공정 시, 리페어 라인을 잘라내거나 제거할 필요가 없어 생산 수율과 공정 택트 타임(Tact time)을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 리페어 라인 추가에 의한 개구율 감소를 최소화할 수 있는 효과가 있다.
도 1은 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 본 발명의 제1실시예에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 평면 배치도.
도 4는 도 3의 제1실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도.
도 5는 본 발명의 제2실시예에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 평면 배치도.
도 6은 도 5의 제2실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도.
도 7은 본 발명의 제3실시예에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 평면 배치도.
도 8은 도 7의 제3실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도.
도 9는 본 발명의 제3실시예에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 평면 배치도.
도 10은 도 9의 A1-A2 영역의 단면도.
도 11은 도 9의 B1-B2 영역의 단면도.
도 12는 레이저 웰딩 후 도 9의 A1-A2 영역의 단면도.
도 13은 레이저 웰딩 후 도 9의 B1-B2 영역의 단면도.
도 14는 본 발명을 이용한 리페어 공정 후 도통된 전극들을 보여주는 사진.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
이하에서 설명되는 전계발광표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰, 가상현실기기(VR) 등으로 구현될 수 있다. 그리고 이하에서 설명되는 전계발광표시장치는 유기발광다이오드(발광소자)를 기반으로 구현된 유기전계발광표시장치를 일례로 설명한다. 그러나 이하에서 설명되는 전계발광표시장치는 무기발광다이오드를 기반으로 구현될 수도 있다.
끝으로, 이하에서 설명되는 전계발광표시장치의 박막 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이다.
도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140), 표시 패널(150) 및 전원 공급부(160)가 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
전원 공급부(160)는 고전위전압과 저전위전압 등을 출력한다. 전원 공급부(160)로부터 출력된 고전위전압과 저전위전압 등은 표시 패널(150)에 공급된다. 고전위전압은 제1전원라인(EVDD)을 통해 표시 패널(150)에 공급되고 저전위전압은 제2전원라인(EVSS)을 통해 표시 패널(150)에 공급된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시한다. 표시 패널(150)은 제1기판, 제1기판 상에 형성되고 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP) 및 제1기판과 함께 서브 픽셀들(SP)을 밀봉하는 제2기판을 포함한다. 제1기판과 제2기판은 유리와 같이 강성을 갖는 재료 또는 수지와 같이 연성을 갖는 재료 등으로 선택된다.
서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 및 유기 발광다이오드(OLED)가 포함된다. 하나의 서브 픽셀에는 보상회로(CC)가 더 포함될 수도 있다.
스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(EVDD)(고전위전압)과 제2전원라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양하므로 이와 관련된 설명은 생략한다.
앞서 설명된 바와 같은 표시 패널을 제작하는 공정은 증착 공정과 리페어 공정 등을 포함한다. 증착 공정은 기판 상에 도전층, 금속층 및 절연층 등을 증착하여 소자(전극 포함), 전원라인 및 신호라인 등의 구조물을 형성하는 공정이다. 리페어 공정은 기판 상에 형성된 구조물의 불량을 복구하거나 불량이 존재하는 서브 픽셀을 암점화하는 공정이다.
종래에 제안된 리페어 방식은 개구율(또는 투과율) 손실의 우려가 있음은 물론 리페어 공정에 사용되는 구조물을 잘라내거나 제거해야 하는바 생산 수율과 공정 택트 타임(Tact time)을 향상하기 위한 개선이 요구된다. 따라서, 이하에서는 종래에 제안된 리페어 방식을 개선할 수 있는 실시예를 설명한다.
<제1실시예>
도 3은 본 발명의 제1실시예에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 평면 배치도이고, 도 4는 도 3의 제1실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도이다.
도 3에 도시된 바와 같이, 본 발명의 제1실시예는 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)을 기반으로 한다. 그리고 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)은 쿼드(quad) 타입으로 배치된다. 즉, 하나의 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)로 정의된다.
본 발명의 제1실시예에 따르면, 첫 번째 및 세 번째 스캔라인에는 적색 및 녹색 서브 픽셀(R,G)이 각각 배치되고, 두 번째 및 네 번째 스캔라인에는 청색 및 백색 서브 픽셀(B,W)이 각각 배치된다. 하지만, 이는 하나의 예시일 뿐 이들의 배치 순서는 발광 특성, 소자의 수명, 장치의 스펙(Spec) 등에 따라 달라질 수 있는바 이에 한정되지 않는다.
본 발명의 제1실시예에 따르면, 리페어 라인들(RRL, GRL, BRL, WRL)은 수직 방향으로 배치된다. 리페어 라인들(RRL, GRL, BRL, WRL)은 평면 상에서 볼 수 있듯이, 상호 중첩되는 구간을 갖지 않는다. 즉, 리페어 라인들(RRL, GRL, BRL, WRL)은 비중첩 배치 관계를 갖는다. 그러므로 모든 리페어 라인들(RRL, GRL, BRL, WRL)은 동일한 층에 위치하는 전극층에 의해 마련된다. 예컨대, 전극층은 박막 트랜지스터의 소오스 드레인전극으로 선택될 수 있다.
리페어 라인들(RRL, GRL, BRL, WRL)은 동일한 색을 발광하고 수직 방향으로 인접하는 적어도 두 개의 서브 픽셀마다 하나씩 배치된다. 리페어 라인들(RRL, GRL, BRL, WRL)은 리페어 공정을 통해 적어도 두 개의 서브 픽셀씩 전기적으로 연결하는 역할을 한다.
리페어 라인들(RRL, GRL, BRL, WRL)의 일측은 제1서브 픽셀의 전극과 접촉된 접촉점(CP)을 갖지만 타측은 제2서브 픽셀의 전극과 비접촉된 비접촉점(WP)을 갖는다. 그러나 리페어 공정이 진행되면, 제2서브 픽셀의 전극과 비접촉점(WP)은 전기적으로 연결되고 리페어 라인에 의해 제1서브 픽셀의 전극과 제2서브 픽셀의 전극은 도통 상태가 된다.
리페어 라인들(RRL, GRL, BRL, WRL)은 적색용 리페어 라인(RRL), 녹색용 리페어 라인(GRL), 청색용 리페어 라인(BRL), 백색용 리페어 라인(WRL)을 포함한다. 일 예로, 첫 번째 스캔라인에 배치된 녹색 서브 픽셀(G)은 접촉점(CP)을 갖고 녹색용 리페어 라인(GRL)의 일측에 연결되지만 세 번째 스캔라인에 배치된 녹색 서브 픽셀(G)은 비접촉점(WP)을 갖고 녹색용 리페어 라인(GRL)의 타측에 연결된다.
다른 예로, 두 번째 스캔라인에 배치된 청색 서브 픽셀(B)은 비접촉점(WP)을 갖고 청색용 리페어 라인(BRL)의 일측에 연결되지만 네 번째 스캔라인에 배치된 청색 서브 픽셀(B)은 접촉점(CP)을 갖고 청색용 리페어 라인(BRL)의 타측에 연결된다.
적색용 리페어 라인(RRL), 녹색용 리페어 라인(GRL), 청색용 리페어 라인(BRL), 백색용 리페어 라인(WRL)은 서브 픽셀들(R,G,B,W)의 장축 방향에 정의된 비발광영역을 따라 수직 방향으로 배치된다. 적색용 리페어 라인(RRL), 녹색용 리페어 라인(GRL), 청색용 리페어 라인(BRL), 백색용 리페어 라인(WRL)은 자신과 다른 리페어 라인의 접촉점(CP) 또는 비접촉점(WP)을 우회하기 위해 서로 비중첩 상태로 배치된다.
앞서 설명한 일례와 다른 예를 통해 알 수 있듯이, 접촉점(CP)과 비접촉점(WP)은 리페어 라인들(RRL, GRL, BRL, WRL)의 일측과 타측에 위치한다. 그리고 접촉점(CP)과 비접촉점(WP)은 어느 한 지점에만 위치하도록 고정된 것이 아닌 서브 픽셀들(R,G,B,W)의 배치나 다른 리페어 라인들을 고려하여 변경할 수 있다.
다만, 접촉점(CP)과 비접촉점(WP)은 리페어 라인들(RRL, GRL, BRL, WRL)의 양측에 한 쌍을 이루도록 배치되는 것이 좋다. 그 이유는 접촉점(CP)과 비접촉점(WP)이 한 쌍을 이루면, 리페어 공정에 사용되는 구조물(리페어 라인)을 잘라내거나 제거할 필요가 없어지고, 그 결과로 생산 수율과 공정 택트 타임(Tact time)을 향상시킬 수 있기 때문이다. 이와 관련된 설명은 이하에서 더욱 자세히 다룬다.
도 4는 도 3의 제1실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도로서, 서브 픽셀들과 리페어 라인들을 특정하지 않고 실제 구현된 모습만 보여주기 위해 첨부한 것이므로 참고만 한다. 도 4에서, ARL은 리페어 라인이고, WP는 비접촉점이고, CP는 접촉점이다.
이상 제1실시예는 한쪽 단자는 미리 접촉(접촉점)시키고 다른 한쪽은 비접촉(비접촉점 또는 오픈)시켜 특정 위치의 서브 픽셀에 불량 발생 시, 비접촉점에 대해 1회 레이저 웰딩(welding)을 실시하는 것만으로 리페어를 할 수 있는 효과가 있다.
<제2실시예>
도 5는 본 발명의 제2실시예에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 평면 배치도이고, 도 6은 도 5의 제2실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도이다.
도 5에 도시된 바와 같이, 본 발명의 제2실시예는 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)을 기반으로 한다. 그리고 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)은 쿼드(quad) 타입으로 배치된다. 즉, 하나의 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)로 정의된다.
본 발명의 제2실시예에 따르면, 첫 번째 및 세 번째 스캔라인에 적색 및 녹색 서브 픽셀(R,G)이 각각 배치되고, 두 번째 및 네 번째 스캔라인에 청색 및 백색 서브 픽셀(B,W)이 각각 배치된다. 하지만, 이는 하나의 예시일 뿐 이들의 배치 순서는 발광 특성, 소자의 수명, 장치의 스펙 등에 따라 달라질 수 있는바 이에 한정되지 않는다.
본 발명의 제2실시예에 따르면, 리페어 라인들(RRL, GRL, BRL, WRL)은 수직 방향으로 배치된다. 리페어 라인들(RRL, GRL, BRL, WRL)은 평면 상에서 볼 수 있듯이, 상호 중첩되는 중첩 구간(OVA)을 갖는다. 즉, 리페어 라인들(RRL, GRL, BRL, WRL)은 중첩 배치 관계 예컨대, 적어도 두 개의 라인당 하나의 중첩 구간(OVA)을 갖는다. 그러므로 리페어 라인들(RRL, GRL, BRL, WRL) 중 일부는 하부층에 위치하는 하부전극층에 의해 마련되고 다른 일부는 하부층보다 상부층에 위치하는 상부전극층에 의해 마련된다. 예컨대, 하부전극층은 박막 트랜지스터의 소오스 드레인전극으로 선택될 수 있고, 상부전극층은 유기 발광다이오드의 하부전극(예: 애노드전극)으로 선택될 수 있다.
리페어 라인들(RRL, GRL, BRL, WRL)은 동일한 색을 발광하고 수직 방향으로 인접하는 적어도 두 개의 서브 픽셀마다 하나씩 배치된다. 리페어 라인들(RRL, GRL, BRL, WRL)은 리페어 공정을 통해 적어도 두 개의 서브 픽셀씩 전기적으로 연결하는 역할을 한다.
리페어 라인들(RRL, GRL, BRL, WRL)의 일측은 제1서브 픽셀의 전극과 접촉된 접촉점(CP)을 갖지만 타측은 제2서브 픽셀의 전극과 비접촉된 비접촉점(WP)을 갖는다. 그러나 리페어 공정이 진행되면, 제2서브 픽셀의 전극과 비접촉점(WP)은 전기적으로 연결되고 리페어 라인에 의해 제1서브 픽셀의 전극과 제2서브 픽셀의 전극은 도통 상태가 된다.
리페어 라인들(RRL, GRL, BRL, WRL)은 적색용 리페어 라인(RRL), 녹색용 리페어 라인(GRL), 청색용 리페어 라인(BRL), 백색용 리페어 라인(WRL)을 포함한다. 일 예로, 첫 번째 스캔라인에 배치된 녹색 서브 픽셀(G)은 비접촉점(WP)을 갖고 녹색용 리페어 라인(GRL)의 일측에 연결되지만 세 번째 스캔라인에 배치된 녹색 서브 픽셀(G)은 접촉점(CP)을 갖고 녹색용 리페어 라인(GRL)의 타측에 연결된다. 그리고 녹색용 리페어 라인(GRL)과 백색용 리페어 라인(WRL)은 일부 중첩 구간(OVA)을 갖는다.
다른 예로, 두 번째 스캔라인에 배치된 청색 서브 픽셀(B)은 비접촉점(WP)을 갖고 청색용 리페어 라인(BRL)의 일측에 연결되지만 네 번째 스캔라인에 배치된 청색 서브 픽셀(B)은 접촉점(CP)을 갖고 청색용 리페어 라인(BRL)의 타측에 연결된다. 그리고 청색용 리페어 라인(BRL)과 적색용 리페어 라인(RRL)은 일부 중첩 구간(OVA)을 갖는다.
앞서 설명한 일례와 다른 예를 통해 알 수 있듯이, 접촉점(CP)과 비접촉점(WP)은 리페어 라인들(RRL, GRL, BRL, WRL)의 일측과 타측에 위치한다. 그리고 접촉점(CP)과 비접촉점(WP)은 어느 한 지점에만 위치하도록 고정된 것이 아닌 서브 픽셀들(R,G,B,W)의 배치나 다른 리페어 라인들을 고려하여 변경할 수 있다.
다만, 접촉점(CP)과 비접촉점(WP)은 리페어 라인들(RRL, GRL, BRL, WRL)의 양측에 한 쌍을 이루도록 배치하는 것이 좋다. 그 이유는 접촉점(CP)과 비접촉점(WP)이 한 쌍을 이루면, 리페어 공정에 사용되는 구조물(리페어 라인)을 잘라내거나 제거할 필요가 없어지고, 그 결과로 생산 수율과 공정 택트 타임(Tact time)을 향상시킬 수 있기 때문이다. 이와 관련된 설명은 이하에서 더욱 자세히 다룬다.
도 6은 도 5의 제2실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도로서, 서브 픽셀들과 리페어 라인들을 특정하지 않고 실제 구현된 모습만 보여주기 위해 첨부한 것이므로 참고만 한다. 도 6에서, ARL은 리페어 라인이고, WP는 비접촉점이고, CP는 접촉점이고, OVA는 서로 다른 층에 위치하는 리페어 라인 간의 중첩 구간이다.
이상 제2실시예는 한쪽 단자는 미리 접촉(접촉점)시키고 다른 한쪽은 비접촉(비접촉점 또는 오픈)시켜 특정 위치의 서브 픽셀에 불량 발생 시, 비접촉점에 대해 1회 레이저 웰딩(welding)을 실시하는 것만으로 리페어를 할 수 있는 효과가 있다.
아울러, 제2실시예는 서로 다른 층에 리페어 라인을 마련하고 이들을 중첩 시키므로, 리페어 라인 추가에 의한 개구율 감소를 최소화할 수 있다. 덧붙여, 제2실시예에서는 리페어 라인들의 양측에 접촉점과 비접촉점으로 구분하여 마련하는 것을 하나의 예로 설명하였다. 그러나 이는 하나의 예시일 뿐, 리페어 라인들의 양측 모두에 비접촉점을 마련할 수도 있다. 다만, 이 경우 개구율 감소는 최소화 가능하나 비접촉점이 두 곳이 되므로 2회 레이저 웰딩(welding)을 실시해야 한다.
<제3실시예>
도 7은 본 발명의 제3실시예에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 평면 배치도이고, 도 8은 도 7의 제3실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도이다.
도 7에 도시된 바와 같이, 본 발명의 제3실시예는 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)을 기반으로 한다. 그리고 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)은 쿼드(quad) 타입으로 배치된다. 즉, 하나의 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀(R,G,B,W)로 정의된다.
본 발명의 제3실시예에 따르면, 첫 번째 및 세 번째 스캔라인에는 적색 및 녹색 서브 픽셀(R,G)이 각각 배치되고, 두 번째 및 네 번째 스캔라인에는 청색 및 백색 서브 픽셀(B,W)이 각각 배치된다. 하지만, 이는 하나의 예시일 뿐 이들의 배치 순서는 발광 특성, 소자의 수명, 장치의 스펙(Spec) 등에 따라 달라질 수 있는바 이에 한정되지 않는다.
본 발명의 제3실시예에 따르면, 리페어 라인들(RRL, GRL, BRL, WRL)은 수직 방향으로 배치된다. 리페어 라인들(RRL, GRL, BRL, WRL)은 평면 상에서 볼 수 있듯이, 상호 중첩되는 구간을 갖지 않는다. 즉, 리페어 라인들(RRL, GRL, BRL, WRL)은 비중첩 배치 관계를 갖는다. 그러므로 모든 리페어 라인들(RRL, GRL, BRL, WRL)은 동일한 층에 위치하는 전극층에 의해 마련된다. 예컨대, 전극층은 유기 발광다이오드의 하부전극(예: 투명전극)으로 선택될 수 있다.
리페어 라인들(RRL, GRL, BRL, WRL)은 동일한 색을 발광하고 수직 방향으로 인접하는 적어도 두 개의 서브 픽셀마다 하나씩 배치된다. 리페어 라인들(RRL, GRL, BRL, WRL)은 리페어 공정을 통해 적어도 두 개의 서브 픽셀씩 전기적으로 연결하는 역할을 한다.
리페어 라인들(RRL, GRL, BRL, WRL)의 일측은 제1서브 픽셀의 전극과 접촉된 접촉점(CP)을 갖지만 타측은 제2서브 픽셀의 전극과 비접촉된 비접촉점(WP)을 갖는다. 그러나 리페어 공정이 진행되면, 제2서브 픽셀의 전극과 비접촉점(WP)은 전기적으로 연결되고 리페어 라인에 의해 제1서브 픽셀의 전극과 제2서브 픽셀의 전극은 도통 상태가 된다.
리페어 라인들(RRL, GRL, BRL, WRL)은 적색용 리페어 라인(RRL), 녹색용 리페어 라인(GRL), 청색용 리페어 라인(BRL), 백색용 리페어 라인(WRL)을 포함한다. 일 예로, 첫 번째 스캔라인에 배치된 녹색 서브 픽셀(G)은 비접촉점(WP)을 갖고 녹색용 리페어 라인(GRL)의 일측에 연결되지만 세 번째 스캔라인에 배치된 녹색 서브 픽셀(G)은 접촉점(CP)을 갖고 녹색용 리페어 라인(GRL)의 타측에 연결된다.
다른 예로, 두 번째 스캔라인에 배치된 청색 서브 픽셀(B)은 비접촉점(WP)을 갖고 청색용 리페어 라인(BRL)의 일측에 연결되지만 네 번째 스캔라인에 배치된 청색 서브 픽셀(B)은 접촉점(CP)을 갖고 청색용 리페어 라인(BRL)의 타측에 연결된다.
앞서 설명한 일례와 다른 예를 통해 알 수 있듯이, 접촉점(CP)과 비접촉점(WP)은 리페어 라인들(RRL, GRL, BRL, WRL)의 일측과 타측에 위치한다. 그리고 접촉점(CP)과 비접촉점(WP)은 어느 한 지점에만 위치하도록 고정된 것이 아닌 서브 픽셀들(R,G,B,W)의 배치나 다른 리페어 라인들을 고려하여 변경할 수 있다.
다만, 접촉점(CP)과 비접촉점(WP)은 리페어 라인들(RRL, GRL, BRL, WRL)의 양측에 한 쌍을 이루도록 배치되는 것이 좋다. 그 이유는 접촉점(CP)과 비접촉점(WP)이 한 쌍을 이루면, 리페어 공정에 사용되는 구조물(리페어 라인)을 잘라내거나 제거할 필요가 없어지고, 그 결과로 생산 수율과 공정 택트 타임(Tact time)을 향상시킬 수 있기 때문이다. 이와 관련된 설명은 이하에서 더욱 자세히 다룬다.
도 8은 도 7의 제3실시예를 기반으로 구현된 서브 픽셀들의 평면 설계도로서, 서브 픽셀들과 리페어 라인들을 특정하지 않고 실제 구현된 모습만 보여주기 위해 첨부한 것이므로 참고만 한다. 도 8에서, ARL은 리페어 라인이고, WP는 비접촉점이고, CP는 접촉점이다.
이상 제3실시예는 한쪽 단자는 미리 접촉(접촉점)시키고 다른 한쪽은 비접촉(비접촉점 또는 오픈)시켜 특정 위치의 서브 픽셀에 불량 발생 시, 비접촉점에 대해 1회 레이저 웰딩(welding)을 실시하는 것만으로 리페어를 할 수 있는 효과가 있다. 아울러, 제3실시예는 빛의 투과가 가능한 투명전극으로 리페어 라인을 마련하므로, 리페어 라인 추가에 의한 개구율 감소를 최소화할 수 있다.
이하, 제3실시예를 기반으로 본 발명에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 단면을 구체화한다.
도 9는 본 발명의 제3실시예에 따른 리페어 방식을 적용할 수 있는 서브 픽셀들의 평면 배치도이고, 도 10은 도 9의 A1-A2 영역의 단면도이며, 도 11은 도 9의 B1-B2 영역의 단면도이다.
도 9 및 도 10에 도시된 바와 같이, 비접촉점(WP)에 위치하는 하부전극층(E1)과 소오스 드레인전극층(SD)은 절연 재료에 의해 전기적으로 분리된 상태이다. 비접촉점(WP)에서 볼 수 있는 구조물을 설명하면 다음과 같다.
제1기판(150a) 상에는 광차단층(LS)이 위치한다. 광차단층(LS)은 외부 광이 박막 트랜지스터의 채널영역(반도체영역)으로 입사되는 것을 차단(방지)하는 역할을 한다. 광차단층(LS)은 빛이 투과를 차단할 수 있는 금속 재료로 선택된다. 광차단층(LS)은 박막 트랜지스터의 구조에 따라 생략될 수도 있다.
제1기판(150a) 상에는 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 광차단층(LS)을 전기적으로 절연하거나 제1기판(150a)으로부터 유출되는 물질의 영향을 방지하는 등의 역할을 한다. 버퍼층(BUF)은 광차단층(LS)을 덮도록 형성된다.
버퍼층(BUF) 상에는 제1절연층(ILD)이 위치한다. 제1절연층(ILD)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
제1절연층(ILD) 상에는 소오스 드레인전극층(SD)이 위치한다. 소오스 드레인전극층(SD)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 소오스 드레인전극층(SD)은 박막 트랜지스터의 소오스전극과 드레인전극을 형성하는 재료와 동일한 금속 재료로 이루어진다. 소오스 드레인전극층(SD)은 첫 번째 스캔라인의 녹색 서브 픽셀(G)에 포함된 구동 트랜지스터의 전극(유기 발광다이오드와 연결되는 전극)으로부터 연장된 부분이다. 소오스 드레인전극층(SD)은 비접촉점(WP)에 대응되는 지점에 위치하도록 연장된다.
소오스 드레인전극층(SD) 상에는 보호층(PAS)이 위치한다. 보호층(PAS)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
보호층(PAS) 상에는 비접촉점(WP)에 대응하여 함몰된 콘택홀을 갖는 평탄화층(OC)이 위치한다. 평탄화층(OC)은 박막 트랜지스터를 포함하는 트랜지스터 어레이의 표면을 평탄하게 한다. 평탄화층(OC)은 오버코트층, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기 재료로 이루어질 수 있다.
평탄화층(OC) 상에는 하부전극층(E1)이 위치한다. 하부전극층(E1)은 평탄화층(OC)에 마련된 콘택홀의 내부에도 위치한다. 하부전극층(E1)은 빛의 투과가 가능한 투명전극 예컨대, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 산화물로 이루어질 수 있다. 하부전극층(E1)은 첫 번째 스캔라인의 녹색 서브 픽셀(G)에 포함된 유기 발광다이오드의 전극과 동일한 층 및 동일한 재료로 이루어지지만, 이와 분리된 부분이다.
하부전극층(E1) 상에는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 서브 픽셀들의 발광영역(또는 개구영역)을 정의한다. 뱅크층(BNK)은 유기 재료 또는 무기 재료로 이루어질 수 있다.
도 9 및 도 11에 도시된 바와 같이, 접촉점(CP)에 위치하는 하부전극층(E1)과 소오스 드레인전극층(SD)은 전기적으로 연결된 상태이다. 접촉점(CP)에서 볼 수 있는 구조물을 설명하면 다음과 같다.
제1기판(150a) 상에는 광차단층(LS)이 위치한다. 광차단층(LS)은 외부 광이 박막 트랜지스터의 채널영역(반도체영역)으로 입사되는 것을 차단(방지)하는 역할을 한다. 광차단층(LS)은 빛이 투과를 차단할 수 있는 금속 재료로 선택된다. 광차단층(LS)은 박막 트랜지스터의 구조에 따라 생략될 수도 있다.
제1기판(150a) 상에는 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 광차단층(LS)을 전기적으로 절연하거나 제1기판(150a)으로부터 유출되는 물질의 영향을 방지하는 등의 역할을 한다. 버퍼층(BUF)은 광차단층(LS)을 덮도록 형성된다.
버퍼층(BUF) 상에는 제1절연층(ILD)이 위치한다. 제1절연층(ILD)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
제1절연층(ILD) 상에는 소오스 드레인전극층(SD)이 위치한다. 소오스 드레인전극층(SD)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 소오스 드레인전극층(SD)은 박막 트랜지스터의 소오스전극과 드레인전극을 형성하는 재료와 동일한 금속 재료로 이루어진다. 소오스 드레인전극층(SD)은 첫 번째 스캔라인의 녹색 서브 픽셀(G)에 포함된 구동 트랜지스터의 전극(유기 발광다이오드와 연결되는 전극)으로부터 연장된 부분이다. 소오스 드레인전극층(SD)은 접촉점(CP)에 대응되는 지점에 위치하도록 연장된다.
소오스 드레인전극층(SD) 상에는 접촉점(CP)에 대응하여 콘택홀을 갖는 보호층(PAS)이 위치한다. 보호층(PAS)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
보호층(PAS) 상에는 접촉점(CP)에 대응하여 함몰된 콘택홀을 갖는 평탄화층(OC)이 위치한다. 평탄화층(OC)은 박막 트랜지스터를 포함하는 트랜지스터 어레이의 표면을 평탄하게 한다. 평탄화층(OC)은 오버코트층, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기 재료로 이루어질 수 있다.
평탄화층(OC) 상에는 하부전극층(E1)이 위치한다. 하부전극층(E1)은 평탄화층(OC)에 마련된 콘택홀의 내부에도 위치한다. 하부전극층(E1)은 빛의 투과가 가능한 투명전극 예컨대, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 산화물로 이루어질 수 있다. 하부전극층(E1)은 평탄화층(OC) 및 보호층(PAS)에 형성된 콘택홀을 통해 소오스 드레인전극층(SD)과 전기적으로 연결된 상태를 갖는다.
하부전극층(E1) 상에는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 서브 픽셀들의 발광영역(또는 개구영역)을 정의한다. 뱅크층(BNK)은 유기 재료 또는 무기 재료로 이루어질 수 있다.
이하, 첫 번째 및 세 번째 스캔라인에 위치하는 녹색 서브 픽셀들 중 하나에 불량이 발생하였고, 이를 치유하기 위한 리페어 공정을 수행하는 것을 일례로 리페어에 따른 전극의 구조적 변화에 대해 설명한다.
도 12는 레이저 웰딩 후 도 9의 A1-A2 영역의 단면도이며, 도 13은 레이저 웰딩 후 도 9의 B1-B2 영역의 단면도이고, 도 14는 본 발명을 이용한 리페어 공정 후 도통된 전극들을 보여주는 사진이다.
도 9, 도 12 및 도 13에 도시된 바와 같이, 첫 번째 스캔라인에 위치하는 녹색 서브 픽셀(G)의 비발광영역에 배치된 비접촉점(WP)에 레이저(Laser)를 조사한다. 그러면 조사된 레이저(Laser)에 의해 소오스 드레인전극층(SD)과 보호층(PAS)은 용융된다. 그리고 이 영향으로 인하여 소오스 드레인전극층(SD)과 하부전극층(E1)은 전기적으로 연결된다.
첫 번째 및 세 번째 스캔라인에 위치하는 녹색 서브 픽셀들(G)은 하부전극층(E1)에 의해 구동 트랜지스터의 전극을 공유하는 상태가 된다. 그 결과, 두 서브 픽셀들 중 어느 하나가 구동 불량(구동 불가) 상태가 되더라도 다른 하나에 의해 정상적인 구동을 할 수 있다.
도 12에서는 도면의 특성상 소오스 드레인전극층(SD)과 보호층(PAS)의 용융된 상태를 명확히 도시할 수 없으므로, 이 상태는 도 14를 참조하면 명확해 질 것이다.
도 14에 도시된 바와 같이, 레이저(Laser)가 조사되면 소오스 드레인전극층(SD)과 보호층(PAS)은 용융된다. 보호층(PAS)이 용융됨에 따라, 소오스 드레인전극층(SD)과 애노드전극층(Anode)(본 발명의 하부전극층, E1) 간에 존재하던 절연 상태는 파괴된다. 그리고 용융된 소오스 드레인전극층(SD)은 자신의 상부에 위치하는 애노드전극층(Anode)(본 발명의 하부전극층, E1)과 접촉(Contact)된다.
이상 본 발명은 수직 방향으로 인접하고 동일한 색을 발광하는 적어도 두 개의 서브 픽셀들마다 리페어 라인을 형성하여, 둘 중 어느 하나에 구동 불량이 발생하더라도 1회의 리페어 공정으로 손쉽게 리페어할 수 있는 효과가 있다. 또한, 본 발명은 리페어 공정 시, 리페어 라인을 잘라내거나 제거할 필요가 없어 생산 수율과 공정 택트 타임(Tact time)을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 리페어 라인 추가에 의한 개구율 감소를 최소화할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 스캔 구동부
150: 표시 패널 160: 전원 공급부
WP: 비접촉점 CP: 접촉점
OVA: 중첩 구간 SD: 소오스 드레인전극층
PAS: 보호층 E1: 하부전극층
RRL, GRL, BRL, WRL: 리페어 라인들

Claims (10)

  1. 제1기판;
    상기 제1기판 상에 배치된 서브 픽셀들; 및
    상기 제1기판 상에 위치하고 동일한 색을 발광하며 상호 인접하는 적어도 두 개의 서브 픽셀마다 하나씩 배치된 리페어 라인들을 포함하고,
    상기 리페어 라인들은 제1서브 픽셀의 전극과 접촉된 접촉점을 갖는 일측과 제2서브 픽셀의 전극과 비접촉된 비접촉점을 갖는 타측을 포함하고,
    상기 서브 픽셀들은
    상기 제1기판 상에 위치하는 버퍼층과,
    상기 버퍼층 상에 위치하는 제1절연층과,
    상기 제1절연층 상에 위치하고 상기 접촉점 또는 상기 비접촉점으로 연장된 소오스 드레인전극층과,
    상기 소오스 드레인전극층 상에 위치하는 보호층과,
    상기 보호층 상에 위치하고 상기 접촉점 또는 상기 비접촉점에 대응하여 함몰된 콘택홀을 갖는 평탄화층을 포함하는 전계발광표시장치.
  2. 제1항에 있어서,
    상기 서브 픽셀들은
    쿼드 타입으로 배치된 적색, 녹색, 청색 및 백색 서브 픽셀들을 포함하는 전계발광표시장치.
  3. 제1항에 있어서,
    상기 리페어 라인들은
    모두 동일한 층에 형성된 전계발광표시장치.
  4. 제3항에 있어서,
    상기 리페어 라인들은
    서로 비중첩하도록 배치된 전계발광표시장치.
  5. 제1항에 있어서,
    상기 리페어 라인들은
    적어도 두 개씩 다른 층에 형성된 전계발광표시장치.
  6. 제5항에 있어서,
    상기 리페어 라인들은
    서로 중첩하는 구간을 갖도록 배치된 전계발광표시장치.
  7. 제1항에 있어서,
    상기 리페어 라인들은
    상기 서브 픽셀들에 포함된 트랜지스터의 상기 소오스 드레인전극층,
    상기 서브 픽셀들에 포함된 발광다이오드의 하부전극층 중 선택된 하나 또는 둘과 동일한 재료로 이루어진 전계발광표시장치.
  8. 제1항에 있어서,
    상기 리페어 라인들은
    상기 서브 픽셀들의 장축 방향에 정의된 비발광영역을 따라 수직 방향으로 배치된 전계발광표시장치.
  9. 삭제
  10. 제1항에 있어서,
    상기 리페어 라인들은
    상기 평탄화층 및 상기 콘택홀 상에 위치하고 상기 서브 픽셀들의 장축 방향에 정의된 비발광영역을 따라 수직 방향으로 배치된 하부전극층을 포함하는 전계발광표시장치.
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