KR20210039160A

KR20210039160A - 투명 표시장치

Info

Publication number: KR20210039160A
Application number: KR1020190121638A
Authority: KR
Inventors: 이성구; 김빈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-10-01
Filing date: 2019-10-01
Publication date: 2021-04-09
Also published as: US11462604B2; CN112599563A; US20210098551A1

Abstract

리페어 구조를 갖는 표시장치가 개시된다. 본 발명에 따른 표시장치는 상기 제1 방향을 따라 순차적으로 배열된 제1-1 서브 픽셀의 제1 전극, 제1-2 서브 픽셀의 제1 전극, 제2-1 서브 픽셀의 제1 전극, 및 제2-2 서브 픽셀의 제1 전극; 상기 제1-1 서브 픽셀의 제1 전극에 연결된 제1-1 웰딩 전극, 상기 제1-2 서브 픽셀의 제1 전극에 연결된 제1-2 웰딩 전극, 상기 제2-1 서브 픽셀의 제1 전극에 연결된 제2-1 웰딩 전극, 상기 제2-2 서브 픽셀의 제1 전극에 연결된 제2-2 웰딩 전극; 및 상기 제1-1 웰딩 전극과 상기 제2-1 웰딩 전극에 중첩되는 제1 리페어 라인, 및 상기 제1-2 웰딩 전극과 상기 제2-2 웰딩 전극에 중첩되는 제2 리페어 라인을 포함하고, 상기 제1 리페어 라인과 상기 제2 리페어 라인은 투명 도전 물질로 이루어진다.

Description

투명 표시장치{TRANSPARENT DISPLAY DEVICE}

본 발명은 리페어가 가능한 투명 표시장치에 관한 것이다.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 표시장치(display device)들이 개발되고 있다. 이러한 표시장치는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 유기발광 표시장치(Organic Light Emitting Display device; OLED) 등으로 구현될 수 있다.

이들 평판 표시장치 중에서 유기발광 표시장치는 유기 화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있는 이점이 있다. 또한, 유기발광 표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가질 뿐 아니라 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 갖는다는 점에서 널리 사용되고 있다.

유기발광 표시장치는 전기 에너지를 빛 에너지로 전환하는 유기 발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기발광 다이오드는 애노드, 캐소드, 및 이들 사이에 배치되는 유기 발광층을 포함한다. 유기발광 다이오드 표시장치는, 애노드 및 캐소드로부터 각각 주입된 정공 및 전자가 발광층 내부에서 결합하여 여기자인 액시톤(exciton)을 형성하고, 형성된 액시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광하여 화상을 표시하게 된다.

최근, 투명 표시장치에 관한 연구가 활발히 진행되고 있다. 투명 표시장치는 사용자가 패널의 전면에서, 표시패널에서 구현되는 시각 정보뿐만 아니라, 표시패널의 배면에 위치하는 사물 등을 인식할 수 있는 표시장치를 의미한다. 이를 위해, 투명 표시장치는, 구동 소자들이 배치되어 입력 영상이 구현되는 발광 영역과, 외광이 투과되는 투과 영역을 포함한다.

투명 표시장치에서는, 사용자가 표시패널의 배면에 위치한 배경 정보를 보다 선명하게 시인하기 위해 투과 영역이 차지하는 면적을 충분히 확보할 필요가 있고, 요구되는 개구율을 확보하기 위해 발광 영역이 차지하는 면적을 충분히 확보할 필요가 있다. 따라서, 투명 표시장치가 제 기능을 원활하게 수행하기 위해서는, 발광 영역과 투과 영역이 제한된 공간 내에 적절히 할당될 필요가 있다.

한편, 표시장치는, 수율을 개선하기 위한 목적으로, 불량 서브 픽셀을 리페어(repair)하기 위한 리페어 구조를 포함한다. 이 경우, 리페어 구조를 형성하기 위한 리페어 영역이 별도로 할당될 필요가 있다. 다만, 투명 표시장치에서는, 전술한 바와 같이 발광 영역과 투과 영역 외에 별도의 영역 할당이 어렵기 때문에, 한정된 공간 내에 리페어 구조를 단순히 도입하기에는 어려움이 있다.

본 발명은 불량 서브 픽셀을 리페어 하기 위한 리페어 구조를 포함하는 투명 표시장치를 제공하는 데 있다.

본 발명에 따른 표시장치는, 상기 제1 방향을 따라 순차적으로 배열된 제1-1 서브 픽셀의 제1 전극, 제1-2 서브 픽셀의 제1 전극, 제2-1 서브 픽셀의 제1 전극, 및 제2-2 서브 픽셀의 제1 전극; 상기 제1-1 서브 픽셀의 제1 전극에 연결된 제1-1 웰딩 전극, 상기 제1-2 서브 픽셀의 제1 전극에 연결된 제1-2 웰딩 전극, 상기 제2-1 서브 픽셀의 제1 전극에 연결된 제2-1 웰딩 전극, 상기 제2-2 서브 픽셀의 제1 전극에 연결된 제2-2 웰딩 전극; 및 상기 제1-1 웰딩 전극과 상기 제2-1 웰딩 전극에 중첩되는 제1 리페어 라인, 및 상기 제1-2 웰딩 전극과 상기 제2-2 웰딩 전극에 중첩되는 제2 리페어 라인을 포함하고, 상기 제1 리페어 라인과 상기 제2 리페어 라인은 투명 도전 물질로 이루어진다.

다른 측면에서, 본 발명에 따른 표시장치는, 제1 방향으로 연장되는 가상의 축을 기준으로 대칭이며, 상기 제1 방향과 교차하는 제2 방향으로 이웃하여 배열되는 제1 픽셀 및 제1' 픽셀; 및 상기 제1 픽셀 및 상기 제2 픽셀 간 리페어를 위한 웰딩 전극 및 리페어 전극을 포함하고, 상기 제1 픽셀은, 제1-1 서브 픽셀의 제1 전극, 및 상기 제1-1 서브 픽셀의 제1 전극과 상기 제1 방향으로 이웃하여 배열된 제1-2 서브 픽셀의 제1 전극을 포함하고, 상기 제1' 픽셀은, 상기 제1-1 서브 픽셀의 제1 전극과 상기 제2 방향을 따라 이웃하여 배열된 제1-1' 서브 픽셀의 제1 전극, 상기 제1-1' 서브 픽셀의 제1 전극과 상기 제1 방향으로 이웃하며 상기 제1-2 서브 픽셀의 제1 전극과 상기 제2 방향으로 이웃하여 배열된 제1-2' 서브 픽셀의 제1 전극을 포함하며, 상기 웰딩 전극은, 상기 제1-1 서브 픽셀의 제1 전극에 연결된 제1-1 웰딩 전극, 상기 제1-2 서브 픽셀의 제1 전극에 연결된 제1-2 웰딩 전극, 상기 제1-1' 서브 픽셀의 제1 전극에 연결된 제1-1' 웰딩 전극, 상기 제1-2' 서브 픽셀의 제1 전극에 연결된 제1-2' 웰딩 전극을 포함하고, 상기 리페어 라인은, 상기 제1-1 웰딩 전극과 상기 제1-1' 웰딩 전극에 중첩되는 제1' 리페어 라인, 및 상기 제1-2 웰딩 전극과 상기 제1-2' 웰딩 전극에 중첩되는 제2' 리페어 라인을 포함하고, 상기 제1' 리페어 라인과 상기 제2' 리페어 라인은, 투명 도전 물질로 이루어진다.

본 발명에 따른 표시장치는, 불량 서브 픽셀을 리페어 하기 위한 리페어 구조를 포함함으로써, 제품 수율을 개선할 수 있는 이점을 갖는다.

또한, 본 발명은, 리페어를 위한 리페어 라인을 투명 도전 물질로 형성함으로써, 해당 영역을 투과 영역으로 할당할 수 있다. 이에 따라, 리페어 구조를 구비하면서도 충분한 개구율 및 투과율을 확보할 수 있기 때문에 양질의 투명 표시장치를 제공할 수 있는 이점을 갖는다.

또한, 본 발명은, 서로 다른 방향에 배치된 복수의 픽셀들 간 리페어가 선택적으로 가능하기 때문에, 불량 서브 픽셀의 양품화율을 효과적으로 개선할 수 있는 이점을 갖는다.

도 1은 유기발광표시장치의 개략적인 블록도이다.
도 2는 서브픽셀의 개략적인 회로 구성도이다.
도 3은 서브픽셀의 상세 회로 구성 예시도이다.
도 4는 본 발명의 제1 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다.
도 5는 도 4를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 6은 도 4를 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'로 절취한 것으로, 제1 리페어 라인과 이에 대응하는 웰딩 전극들의 연결 관계를 나타낸 단면도이다.
도 7은 도 4를 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'로 절취한 것으로, 제2 리페어 라인과 이에 대응하는 웰딩 전극들의 연결 관계를 나타낸 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 리페어 공정 및 그 구조를 설명하기 위한 서브 픽셀의 개략적인 회로 구성도이다.
도 9는 본 발명의 제2 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다.
도 10은 도 9를 Ⅵ-Ⅵ'로 절취한 것으로, 제1 보조 리페어 라인과 이에 대응하는 보조 웰딩 전극들의 연결 관계를 나타낸 단면도이다.
도 11은 본 발명의 제3 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다.
도 12는 본 발명의 제4 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다.
도 13은 본 발명의 제5 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명에 따른 표시장치는 기판 상에 표시소자가 형성된 표시장치이다. 표시장치는, 유기발광 표시장치, 액정표시장치, 전기영동표시장치 등으로 구현될 수 있으나, 이하에서는, 설명의 편의를 위해 유기발광 표시장치를 예로 들어 설명한다.

도 1은 유기발광표시장치의 개략적인 블록도이다. 도 2는 서브픽셀의 개략적인 회로 구성도이다. 도 3은 서브픽셀의 상세 회로 구성 예시도이다.

도 1에 도시된 바와 같이, 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.

영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.

데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.

표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.

도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.

스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 데이터 라인(DL)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.

보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.

도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.

스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 제1 커패시터 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 제2 커패시터 전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다. 상기에서는, 트랜지스터가 n 타입으로 구현되는 경우를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다.

센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.

센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.

이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.

기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다. 이하에서는, 설명의 편의를 위해 서브 픽셀이 3T 1C 구조를 갖는 경우를 예로 들어 설명한다.

<제1 실시예>

도 4는 본 발명의 제1 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다. 도 5는 도 4를 Ⅰ-Ⅰ'로 절취한 단면도이다.

도 4를 참조하면, 본 발명의 제1 실시예에 따른 표시장치는 표시 영역(또는, 액티브 영역) 내에 정의된 발광 영역(EA), 리페어 영역(RA), 및 투과 영역(TA)을 포함한다.

발광 영역(EA)은 입력 영상을 구현하기 위한 광이 실질적으로 방출되는 영역으로 정의될 수 있다. 발광 영역(EA)은 트랜지스터 및 유기발광 다이오드(또는, 발광 소자)를 갖는 서브 픽셀(PXL)들을 포함한다. 투과 영역(TA)은 사용자가 표시장치의 배면에 위치하는 사물 등을 인식할 수 있도록 외광이 투과되는 영역으로 정의될 수 있다.

리페어 영역(RA)은 서브 픽셀(PXL)에 불량이 발생한 경우 리페어 공정이 진행되는 영역으로 정의될 수 있다. 리페어 영역(RA)은 웰딩 전극(WE) 및 리페어 라인(RL)을 갖는 리페어 구조를 포함한다. 후술하겠으나, 리페어 영역(RA)의 대부분은 투과 영역(TA)으로 할당될 수 있다.

발광 영역(EA)은 픽셀들을 포함한다. 픽셀들은 서로 교차하는 제1 방향(예를 들어, Y축 방향) 및 제2 방향(예를 들어, X축 방향)을 따라 배열될 수 있다. 픽셀들은 서브 픽셀(PXL)들을 포함한다. 서브 픽셀(PXL)들은, 서로 교차하는 제1 방향 및 제2 방향을 따라 배열될 수 있다. 픽셀은 적색(R), 녹색(G), 청색(B), 백색(W) 서브 픽셀(PXL)들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하에서는, 설명의 편의를 위해, 픽셀이 적색(R), 녹색(G), 청색(B), 백색(W) 서브 픽셀(PXL)을 포함하는 구성을 예로 들어 설명한다.

좀 더 구체적으로, 발광 영역(EA)은, 제1 방향으로 이웃하는 제1 픽셀 및 제2 픽셀을 포함한다. 제1 픽셀은 제1-1 서브 픽셀(PXL1-1), 제1-2 서브 픽셀(PXL1-2), 제1-3 서브 픽셀(PXL1-3), 제1-4 서브 픽셀(PXL1-4)을 포함한다. 제2 픽셀은 제2-1 서브 픽셀(PXL2-1), 제2-2 서브 픽셀(PXL2-2), 제2-3 서브 픽셀(PXL2-3), 제2-4 서브 픽셀(PXL2-4)을 포함한다. 제1-1 서브 픽셀(PXL1-1)과 제2-1 서브 픽셀(PXL2-1)은 동일한 제1 색의 광을 방출한다. 제1-2 서브 픽셀(PXL1-2)과 제2-2 서브 픽셀(PXL2-2)은 동일한 제2 색의 광을 방출한다. 제1-3 서브 픽셀(PXL1-3)과 제2-3 서브 픽셀(PXL2-3)은 동일한 제3 색의 광을 방출한다. 제1-4 서브 픽셀(PXL1-4)과 제2-4 서브 픽셀(PXL2-4)은 동일한 제4 색의 광을 방출한다. 제1 색, 제2 색, 제3 색, 제4 색은, 적색(R), 녹색(G), 청색(B), 백색(W) 중 어느 하나로 각각 할당될 수 있다.

하나의 픽셀 내에 배열된 서브 픽셀(PXL)들은, 도시된 바와 같이 쿼드 타입(quad type)으로 배열될 수 있다.

제1-1 서브 픽셀(PXL1-1), 제1-2 서브 픽셀(PXL1-2), 제2-1 서브 픽셀(PXL2-1) 및 제2-2 서브 픽셀(PXL2-2)은, 제1 방향을 따라 순차적으로 배열될 수 있다. 제1-3 서브 픽셀(PXL1-3), 제1-4 서브 픽셀(PXL1-4), 제2-3 서브 픽셀(PXL2-3) 및 제2-4 서브 픽셀(PXL2-4)은, 제1 방향을 따라 순차적으로 배열될 수 있다.

제1-1 서브 픽셀(PXL1-1)과 제1-3 서브 픽셀(PXL1-3)은, 제2 방향으로 이웃하여 배열될 수 있다. 제1-2 서브 픽셀(PXL1-2)과 제1-4 서브 픽셀(PXL1-4)은 제2 방향으로 이웃하여 배열될 수 있다. 제2-1 서브 픽셀(PXL2-1)과 제2-3 서브 픽셀(PXL2-3)은, 제2 방향으로 이웃하여 배열될 수 있다. 제2-2 서브 픽셀(PXL2-2)과 제2-4 서브 픽셀(PXL2-4)은, 제2 방향으로 이웃하여 배열될 수 있다.

동일한 색을 발광하는 서브 픽셀(PXL)들은 제1 방향을 따라 배열된다. 즉, 제1-1 서브 픽셀(PXL1-1)과 제2-1 서브 픽셀(PXL2-1)은 제1 방향을 따라 배열되고, 제1-2 서브 픽셀(PXL1-2)과 제2-2 서브 픽셀(PXL2-2)은 제1 방향을 따라 배열되며, 제1-3 서브 픽셀(PXL1-3)과 제2-3 서브 픽셀(PXL2-3)은 제1 방향을 따라 배열되고, 제1-4 서브 픽셀(PXL1-4)과 제2-4 서브 픽셀(PXL2-4)은 제1 방향을 따라 배열될 수 있다.

이 경우, 서로 다른 색을 발광하는 2개의 서브 픽셀(PXL)들이 제1 방향을 따라 교번하여 순차적으로 배치된다. 즉, 제1 색을 발광하는 제1-1 서브 픽셀(PXL1-1), 제2 색을 발광하는 제1-2 서브 픽셀(PXL1-2), 제1 색을 발광하는 제2-1 서브 픽셀(PXL2-1), 제2 색을 발광하는 제2-2 서브 픽셀(PXL2-2)은, 제1 방향을 따라 순차적으로 배열된다. 또한, 제3 색을 발광하는 제1-3 서브 픽셀(PXL1-3), 제4 색을 발광하는 제1-4 서브 픽셀(PXL1-4), 제3 색을 발광하는 제2-3 서브 픽셀(PXL2-3), 제4 색을 발광하는 제2-4 서브 픽셀(PXL2-4)은, 제1 방향을 따라 순차적으로 배열된다.

서브 픽셀들(PXL) 각각은, 기판 상에 배치된 트랜지스터 및 트랜지스터에 전기적으로 연결된 유기발광 다이오드를 포함한다.

예를 들어, 도 5를 더 참조하면, 기판(SUB) 상에 광차단층(LS)이 위치한다. 광차단층(LS)은 외부의 광이 입사되는 것을 차단하여 트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다. 광차단층(LS) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 광차단층(LS)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.

버퍼층(BUF) 상에 구동 트랜지스터(DR)의 반도체층(A)이 위치하고 이와 이격되어 커패시터 하부전극(LCst)이 위치한다. 반도체층(A)과 커패시터 하부전극(LCst)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 산화물 반도체는 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 반도체층(A)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다. 커패시터 하부전극(LCst)도 불순물이 도핑되어 도체화될 수 있다.

반도체층(A) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(A)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(G)이 위치한다. 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(G)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.

게이트 전극(G) 및 커패시터 하부전극(LCst) 상에 게이트 전극(G)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD) 상에 소스 전극(S) 및 드레인 전극(D)이 위치한다. 소스 전극(S) 및 드레인 전극(D)은, 반도체층(A)의 소스 영역 및 드레인 영역을 노출하는 콘택홀들을 통해 반도체층(A)에 연결된다. 소스 전극(S) 및 드레인 전극(D)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(S) 및 드레인 전극(D)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(S) 및 드레인 전극(D)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(A), 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)을 포함하는 구동 트랜지스터(DR)가 구성된다. 또한, 커패시터 하부전극(LCst)은 소스 전극(S)이 커패시터 상부전극으로 작용하여 커패시터(Cst)를 구성할 수 있다.

구동 트랜지스터(DR) 및 커패시터(Cst)를 포함하는 기판(SUB) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다. 오버코트층(OC)의 일부 영역에는 패시베이션막(PAS)을 노출하여 소스 전극(S)을 노출시키는 픽셀 콘택홀(PH)이 위치한다.

유기발광 다이오드(OLE)는 서로 대향하는 제1 전극(E1), 유기 발광층(OL), 제2 전극(E2)을 포함한다.

제1 전극(E1)은 애노드일 수 있다. 제1 전극(E1)은 오버코트층(OC) 및 패시베이션막(PAS)을 관통하는 픽셀 콘택홀(PH)을 통해, 구동 트랜지스터(DR)의 소스 전극(S)에 연결된다. 제1 전극(E1)은, 채택된 발광 방식에 대응하여, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 기능할 수 있고, 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.

제1 전극(E1)이 형성된 기판(SUB) 상에 뱅크층(BN)이 배치된다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 뱅크층(BN)은 제1 전극(E1)의 대부분을 노출하는 개구부를 포함한다. 뱅크층(BN)은 제1 전극(E1)의 중심부를 노출하되 제1 전극(E1)의 측단을 덮도록 배치될 수 있다.

뱅크층(BN)이 형성된 기판(SUB) 상에 유기 발광층(OL)이 배치된다. 유기 발광층(OL)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다.

제2 전극(E2)은 유기 발광층(OL) 상에 배치된다. 제2 전극(E2)은 기판(SUB)의 전면에 넓게 형성될 수 있다. 제2 전극(E2)은, 채택된 발광 방식에 대응하여, 투과 전극 또는 반사 전극으로 기능할 수 있다. 제2 전극(E2)이 투과 전극인 경우, 제2 전극(E2)은, ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다.

리페어 영역(RA)은 웰딩 전극(WE) 및 리페어 라인(RL)을 포함한다.

웰딩 전극(WE)은 대응하는 서브 픽셀(PXL)의 제1 전극(E1)에 연결된다. 웰딩 전극(WE)은 서브 픽셀(PXL)의 제1 전극(E1)으로부터 분기된 일부일 수 있다. 웰딩 전극(WE)은 리페어 공정 시 리페어 라인(RL)과 웰딩(welding)이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다.

웰딩 전극(WE)은 하나의 서브 픽셀 당 적어도 하나씩 할당될 수 있다. 제1-1 웰딩 전극(WE1-1)은 제1-1 서브 픽셀(PXL1-1)의 제1 전극에 연결된다. 제1-2 웰딩 전극(WE1-2)은 제1-2 서브 픽셀(PXL1-2)의 제1 전극에 연결된다. 제1-3 웰딩 전극(WE1-3)은 제1-3 서브 픽셀(PXL1-3)의 제1 전극에 연결된다. 제1-4 웰딩 전극(WE1-4)은 제1-4 서브 픽셀(PXL1-4)의 제1 전극에 연결된다. 제2-1 웰딩 전극(WE2-1)은 제2-1 서브 픽셀(PXL2-1)의 제1 전극에 연결된다. 제2-2 웰딩 전극(WE2-2)은 제2-2 서브 픽셀(PXL2-2)의 제1 전극에 연결된다. 제2-3 웰딩 전극(WE2-3)은 제2-3 서브 픽셀(PXL2-3)의 제1 전극에 연결된다. 제2-4 웰딩 전극(WE2-4)은 제2-4 서브 픽셀(PXL2-4)의 제1 전극에 연결된다.

리페어 라인(RL)은 제1 방향으로 연장될 수 있다. 제1 방향으로 연장되는 리페어 라인(RL)은 수직 리페어 라인(RL)으로 지칭될 수도 있다. 리페어 라인(RL)의 일단과 타단은, 동일 색을 발광하는 서브 픽셀(PXL)들의 웰딩 전극(WE)들과 각각 중첩되도록 배치된다. 제1 리페어 라인(RL1)의 일단은 제1-1 웰딩 전극(WE1-1)과 중첩되고, 타단은 제2-1 웰딩 전극(WE2-1)과 중첩된다. 제2 리페어 라인(RL2)의 일단은 제1-2 웰딩 전극(WE1-2)과 중첩되고, 타단은 제2-2 웰딩 전극(WE2-2)과 중첩된다. 제3 리페어 라인(RL3)의 일단은 제1-3 웰딩 전극(WE1-3)과 중첩되고, 타단은 제2-3 웰딩 전극(WE2-3)과 중첩된다. 제4 리페어 라인(RL4)의 일단은 제1-4 웰딩 전극(WE1-4)과 중첩되고, 타단은 제2-4 웰딩 전극(WE2-4)과 중첩된다.

웰딩 전극(WE)과 중첩된 리페어 라인(RL)의 일단과 타단의 일부는, 중첩부(OV)라 지칭될 수 있고, 중첩부(OV)을 연결하는 부분은 연결부(LN)라 지칭될 수 있다. 여기서, 중첩부(OV)와 연결부(LN)는 다른 물질로 형성될 수 있다. 특히, 연결부(LN)은 후술하겠으나, 투명 도전물질로 형성된다.

중첩부(OV)는 웰딩 전극(WE)과 중첩되어, 리페어 공정 시 웰딩 전극(WE)과 웰딩이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다. 웰딩 전극(WE)과 중첩부(OV)의 면적은 동일할 수 있으나, 이에 한정되는 것은 아니다.

제1 실시예에서, 리페어 라인(RL)의 일단 및 타단 중 어느 하나는 대응하는 웰딩 전극(WE)에 연결되고, 다른 하나는 대응하는 웰딩 전극(WE)에 연결되지 않는다. 예를 들어, 도시된 바와 같이, 제1 리페어 라인(RL1)의 일단은 제1-1 웰딩 전극(WE1-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제1 리페어 라인(RL1)의 타단은 제2-1 웰딩 전극(WE2-1)과 연결될 수 있다. 제2 리페어 라인(RL2)의 일단은 제1-2 웰딩 전극(WE1-2)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제2 리페어 라인(RL2)의 타단은 제2-2 웰딩 전극(WE2-2)과 연결될 수 있다. 제3 리페어 라인(RL3)의 일단은 제1-3 웰딩 전극(WE1-3)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제3 리페어 라인(RL3)의 타단은 제2-3 웰딩 전극(WE2-3)과 연결될 수 있다. 제4 리페어 라인(RL4)의 일단은 제1-4 웰딩 전극(WE1-4)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제4 리페어 라인(RL4)의 타단은 2-4 웰딩 전극(WE2-4)과 연결될 수 있다. 이하에서는, 설명의 편의를 위해, 도면에 도시된 구성만을 예로 들어 설명한다.

검사 공정에서 불량 서브 픽셀(PXL)이 검출되면, 분리되어 있던 리페어 라인(RL)과, 이에 대응하는 웰딩 전극(WE)을 웰딩하여 전기적으로 연결시킨다. 예를 들어, 검사 공정에서 제1-1 서브 픽셀(PXL1-1)이 불량으로 판정되면, 제1-1 서브 픽셀(PXL1-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제1 리페어 라인(RL1)의 일단과 제1-1 웰딩 전극(WE1-1)을 연결시켜, 제1-1 서브 픽셀(PXL1-1)의 제1 전극과 제2-1 서브 픽셀(PXL2-1)의 제1 전극을 전기적으로 연결시킬 수 있다.

리페어 라인(RL)들의 연결부(LN)는 투명 도전물질로 형성된다. 투명 도전물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium gallium zinc oxide) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 제1 실시예에서, 리페어 라인(RL)은 소정의 투과도를 갖기 때문에, 리페어 영역(RA)에서 리페어 라인(RL)이 배치되는 영역 또한 투과 영역(TA)으로 할당될 수 있다. 이에 따라, 본 발명은, 리페어 라인(RL)의 위치에 구애됨이 없이, 요구되는 발광 영역(EA)의 면적을 확보하면서도 투과 영역(TA)의 면적을 충분히 확보할 수 있기 때문에, 양질의 투명 표시장치를 제공할 수 있는 이점을 갖는다.

이하, 도 6 및 도 7을 참조하여, 리페어 라인과 웰딩 전극의 연결 관계를 설명한다. 도 6은 도 4를 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'로 절취한 것으로, 제1 리페어 라인과 이에 대응하는 웰딩 전극들의 연결 관계를 나타낸 단면도이다. 도 7은 도 4를 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'로 절취한 것으로, 제2 리페어 라인과 이에 대응하는 웰딩 전극들의 연결 관계를 나타낸 단면도이다.

도 4와 함께 도 6(a) 및 도 6(b)를 참조하면, 제1 리페어 라인(RL1)의 연결부(LN)는 트랜지스터의 반도체층(A)과 동일 층에 동일 물질로 형성될 수 있다. 즉, 제1 리페어 라인(RL1)의 연결부(LN)는 버퍼층(BUF) 상에 배치될 수 있다.

예를 들어, 제1 리페어 라인(RL1)의 연결부(LN)는 반도체층(A) 형성 시 동시에 형성될 수 있다. 제1 리페어 라인(RL1)의 연결부(LN)는 반도체층(A)의 소스 영역 및 드레인 영역을 도체화 시키는 단계에서 함께 도체화 되어, 도전성을 가질 수 있다. 이 경우, 제1 리페어 라인(RL1)의 연결부(LN)를 형성하기 위한 별도의 공정이 추가될 필요가 없기 때문에, 제조 비용 및 공정 수율을 개선할 수 있는 이점을 갖는다.

도시하지는 않았으나, 제1 리페어 라인(RL1)의 연결부(LN)는 트랜지스터의 소스/드레인 전극(S, D)과 동일 층에 형성될 수도 있다. 또는, 제1 리페어 라인(RL1)의 연결부(LN)는 트랜지스터의 광차단층(LS)과 동일 층에 형성될 수도 있다. 이 경우에도, 제1 리페어 라인(RL1)의 연결부(LN)는 투명 도전물질로 형성된다.

제1 리페어 라인(RL1)의 중첩부(OV)는 트랜지스터의 소스/드레인 전극(S, D)과 동일 층에 형성될 수 있다. 도시하지는 않았으나, 제1 리페어 라인(RL1)의 중첩부(OV)는 트랜지스터의 광차단층(LS)과 동일층에 형성될 수도 있다. 제1 리페어 라인(RL1)의 중첩부(OV)와 연결부(LN)는 그 사이에 개재되는 절연층을 관통하는 관통홀(VH)을 통해 연결될 수 있다. 관통홀(VH)은 웰딩 영역과 중첩되지 않도록 배치될 수 있다.

도 6의 (a)를 참조하면, 제1 리페어 라인(RL1)의 일단 즉, 중첩부(OV)에 중첩되는 제1-1 웰딩 전극(WE1-1)은, 제1 전극과 동일 층에 형성된다. 즉, 제1-1 웰딩 전극(WE1-1)은, 오버 코트층(OC) 상에 배치된다. 제1-1 웰딩 전극(WE1-1)은 제1-1 서브 픽셀(PXL1-1)의 제1 전극으로부터 분기된 일부일 수 있다. 제1 리페어 라인(RL1)의 중첩부(OV)와 제1-1 웰딩 전극(WE1-1)은 그 사이에 개재된 적어도 하나의 절연층들을 사이에 두고 전기적으로 분리된다.

여기서, 오버 코트층(OC)에는, 패시베이션막(PAS)의 일부를 노출하는 제1-1 오픈홀(OH1-1)이 형성될 수 있다. 이 경우, 제1-1 웰딩 전극(WE1-1)의 적어도 일부는, 오버 코트층(OC)을 관통하는 제1-1 오픈홀(OH1-1)을 내에서 패시베이션막(PAS) 상에 위치한다. 제1-1 오픈홀(OH1-1)이 형성된 영역은 레이저가 조사되는 영역과 중첩된다. 본 발명은, 웰딩 공정이 진행되는 영역에 소정의 두께를 갖는 오버 코트층(OC)을 미리 제거해 둠으로써, 절연층 두께에 의한 공정 불량 없이 웰딩 공정을 용이하게 수행할 수 있다. 도시하지는 않았으나, 제1-1 오픈홀(OH1-1)은, 오버 코트층(OC) 및 패시베이션막(PAS)을 관통하여, 층간 절연막(ILD)의 일부를 노출하도록 형성될 수도 있다.

도 6의 (b)를 참조하면, 제1 리페어 라인(RL1)의 타단 즉, 중첩부(OV)에 중첩되는 제2-1 웰딩 전극(WE2-1)은, 제1 전극과 동일 층에 형성된다. 즉, 제2-1 웰딩 전극(WE2-1)은, 오버 코트층(OC) 상에 배치된다. 제2-1 웰딩 전극(WE2-1)은 제2-1 서브 픽셀(PXL2-1)의 제1 전극으로부터 분기된 일부일 수 있다.

오버 코트층(OC), 패시베이션막(PAS) 및 층간 절연막(ILD)에는, 제1 리페어 라인(RL1)의 타단 즉, 중첩부(OV)의 일부를 노출하는 제2-1 오픈홀(OH2-1)이 형성될 수 있다. 제2-1 오픈홀(OH2-1)은 오버 코트층(OC), 패시베이션막(PAS) 및 층간 절연막(ILD)을 관통한다. 제2-1 웰딩 전극(WE2-1)의 적어도 일부는 제2-1 오픈홀(OH2-1)을 통해 제1 리페어 라인(RL1)에 직접 접촉된다.

도 4와 함께 도 7(a) 및 도 7(b)를 참조하면, 제2 리페어 라인(RL2)의 연결부(LN)는 트랜지스터의 반도체층(A)과 동일 층에 동일 물질로 형성될 수 있다. 즉, 제2 리페어 라인(RL2)의 연결부(LN)는 버퍼층(BUF) 상에 배치될 수 있다.

예를 들어, 제2 리페어 라인(RL2)의 연결부(LN)는 반도체층(A) 형성 시 동시에 형성될 수 있다. 제2 리페어 라인(RL2)의 연결부(LN)는 반도체층(A)의 소스 영역 및 드레인 영역을 도체화 시키는 단계에서 함께 도체화 되어, 도전성을 가질 수 있다. 이 경우, 제2 리페어 라인(RL2)의 연결부(LN)를 형성하기 위한 별도의 공정이 추가될 필요가 없기 때문에, 제조 비용 및 공정 수율을 개선할 수 있는 이점을 갖는다.

도시하지는 않았으나, 제2 리페어 라인(RL2)의 연결부(LN)는 트랜지스터의 소스/드레인 전극(S, D)과 동일 층에 형성될 수도 있다. 또는, 제2 리페어 라인(RL2)의 연결부(LN)는 트랜지스터의 광차단층(LS)과 동일 층에 형성될 수도 있다. 이 경우에도, 제2 리페어 라인(RL2)의 연결부(LN)는 투명 도전물질로 형성된다.

제2 리페어 라인(RL2)의 중첩부(OV)는 트랜지스터의 소스/드레인 전극(S, D)과 동일 층에 형성될 수 있다. 도시하지는 않았으나, 제2 리페어 라인(RL2)의 중첩부(OV)는 트랜지스터의 광차단층(LS)과 동일층에 형성될 수도 있다. 제2 리페어 라인(RL2)의 중첩부(OV)와 연결부(LN)는 그 사이에 개재되는 절연층을 관통하는 관통홀(VH)을 통해 연결될 수 있다. 관통홀(VH)은 웰딩 영역과 중첩되지 않도록 배치될 수 있다.

도 7의 (a)를 참조하면, 제2 리페어 라인(RL2)의 일단 즉 중첩부(OV)에 중첩되는 제1-2 웰딩 전극(WE1-2)은, 제1 전극과 동일 층에 형성된다. 즉, 제1-2 웰딩 전극(WE1-2)은, 오버 코트층(OC) 상에 배치된다. 제1-2 웰딩 전극(WE1-2)은 제1-2 서브 픽셀(PXL1-2)의 제1 전극으로부터 분기된 일부일 수 있다. 제2 리페어 라인(RL2)의 중첩부(OV)와 제1-2 웰딩 전극(WE1-2)은 그 사이에 개재된 적어도 하나의 절연층들을 사이에 두고 전기적으로 분리된다.

일 예로, 오버 코트층(OC)에는, 패시베이션막(PAS)의 일부를 노출하는 제1-2 오픈홀(OH1-2)이 형성될 수 있다. 이 경우, 제1-2 웰딩 전극(WE1-2)의 적어도 일부는, 오버 코트층(OC)을 관통하는 제1-2 오픈홀(OH1-2)을 내에서 패시베이션막(PAS) 상에 위치한다. 제1-2 오픈홀(OH1-2)이 형성된 영역은 레이저가 조사되는 영역과 중첩된다. 본 발명은, 웰딩 공정이 진행되는 영역에 소정의 두께를 갖는 오버 코트층(OC)을 미리 제거해 둠으로써, 절연층 두께에 의한 공정 불량 없이 웰딩 공정을 용이하게 수행할 수 있다. 도시하지는 않았으나, 제1-2 오픈홀(OH1-2)은, 오버 코트층(OC) 및 패시베이션막(PAS)을 관통하여, 층간 절연막(ILD)의 일부를 노출하도록 형성될 수도 있다.

도 7의 (b)를 참조하면, 제2 리페어 라인(RL2)의 타단 즉, 중첩부(OV)에 중첩되는 제2-2 웰딩 전극(WE2-2)은, 제1 전극과 동일 층에 형성된다. 즉, 제2-2 웰딩 전극(WE2-2)은, 오버 코트층(OC) 상에 배치된다. 제2-2 웰딩 전극(WE2-2)은 제2-2 서브 픽셀(PXL2-2)의 제1 전극으로부터 분기된 일부일 수 있다.

오버 코트층(OC), 패시베이션막(PAS) 및 층간 절연막(ILD)에는, 제2 리페어 라인(RL2)의 타단 즉, 중첩부(OV)의 일부를 노출하는 제2-2 오픈홀(OH2-2)이 형성될 수 있다. 제2-2 오픈홀(OH2-2)은 오버 코트층(OC), 패시베이션막(PAS) 및 층간 절연막(ILD)을 관통한다. 제2-2 웰딩 전극(WE2-2)의 적어도 일부는 제2-2 오픈홀(OH2-2)을 통해 제2 리페어 라인(RL2)에 직접 접촉된다.

도시하지는 않았으나, 제3 리페어 라인(RL3)의 연결 구조는 도 6과 같이 구성될 수 있고, 제4 리페어 라인(RL4)의 연결 구조는 도 7과 같이 구성될 수 있다.

도 8은 본 발명의 제1 실시예에 따른 리페어 공정 및 그 구조를 설명하기 위한 서브 픽셀의 개략적인 회로 구성도이다.

본 발명의 제1 실시예에 따른 표시장치는 리페어 공정을 수행하기 위한 리페어 구조를 포함한다. 리페어 공정은, 서브 픽셀(PXL)을 불량 여부를 검출하기 위한 검사 공정, 불량으로 판정된 서브 픽셀(PXL)에 인가되는 신호를 차단하기 위한 컷팅 공정, 및 이웃하는 서브 픽셀(PXL)의 신호를 불량 서브 픽셀(PXL)에 인가하기 위해 이웃하는 서브 픽셀(PXL)과 불량 서브 픽셀(PXL)을 연결하는 웰딩 공정을 포함할 수 있다.

도 8을 참조하면, 제1-1 서브 픽셀(PXL1-1)과 제2-1 서브 픽셀(PXL2-1)은 동일 색의 광을 방출하는 서브 픽셀(PXL)들이다. 검사 공정에서 제1-1 서브 픽셀(PXL1-1)이 불량으로 판정되면, 제1-1 서브 픽셀(PXL1-1)에 인가되는 신호를 차단하기 위한 컷팅 공정을 진행한다. 예를 들어, 컷팅 공정은, 도시된 바와 같이 구동 트랜지스터(DR)의 소스 전극과 유기발광 다이오드(OLED)의 제1 전극 사이를 컷팅하는 공정, 및 센싱 트랜지스터(ST)의 소스 전극과 유기발광 다이오드(OLED)의 제1 전극 사이를 컷팅하는 공정을 포함할 수 있다.

이후, 제1-1 서브 픽셀(PXL1-1)의 제1 전극과 제2-1 서브 픽셀(PXL2-1)의 제1 전극을 연결하는 웰딩 공정을 진행한다. 제1 실시예에서, 리페어 라인(RL)은, 제1-1 서브 픽셀(PXL1-1)의 제1 전극과 제2-1 서브 픽셀(PXL2-1)의 제1 전극 중 어느 하나에 전기적으로 연결되어 있기 때문에, 웰딩 공정에서는 제1-1 서브 픽셀(PXL1-1)의 제1 전극과 제2-1 서브 픽셀(PXL2-1)의 제1 전극 중 다른 하나에 리페어 라인(RL)을 전기적으로 연결시키는 공정만을 진행할 수 있다.

<제2 실시예>

도 9는 본 발명의 제2 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다. 도 10은 도 9를 Ⅵ-Ⅵ'로 절취한 것으로, 제1 보조 리페어 라인과 이에 대응하는 보조 웰딩 전극들의 연결 관계를 나타낸 단면도이다. 본 발명의 제2 실시예를 설명함에 있어서, 제1 실시예와 실질적으로 동일한 구성에 대한 설명은 생략될 수 있다.

도 9를 참조하면, 본 발명의 제2 실시예에 따른 표시장치는 표시 영역 내에 정의된 발광 영역(EA), 리페어 영역(RA), 및 투과 영역(TA)을 포함한다.

좀 더 구체적으로, 발광 영역(EA)은, 제1 방향으로 이웃하는 제1 픽셀, 제2 픽셀, 제3 픽셀 및 제4 픽셀을 포함한다. 제1 방향으로 이웃하는 두 개의 픽셀은 한 쌍을 이룰 수 있다. 즉, 제1 픽셀과 제2 픽셀은 제1 쌍을 이루고, 제3 픽셀과 제4 픽셀은 제2 쌍을 이룰 수 있다.

제1 픽셀은 제1-1 서브 픽셀(PXL1-1), 제1-2 서브 픽셀(PXL1-2), 제1-3 서브 픽셀(PXL1-3), 제1-4 서브 픽셀(PXL1-4)을 포함한다. 제2 픽셀은 제2-1 서브 픽셀(PXL2-1), 제2-2 서브 픽셀(PXL2-2), 제2-3 서브 픽셀(PXL2-3), 제2-4 서브 픽셀(PXL2-4)을 포함한다.

제3 픽셀은 제3-1 서브 픽셀(PXL3-1), 제3-2 서브 픽셀(PXL3-2), 제3-3 서브 픽셀(PXL3-3), 제3-4 서브 픽셀(PXL3-4)을 포함한다. 제4 픽셀은 제4-1 서브 픽셀(PXL4-1), 제4-2 서브 픽셀(PXL4-2), 제4-3 서브 픽셀(PXL4-3), 제4-4 서브 픽셀(PXL4-4)을 포함한다.

제1-1 서브 픽셀(PXL1-1), 제2-1 서브 픽셀(PXL2-1), 제3-1 서브 픽셀(PXL3-1) 및 제4-1 서브 픽셀(PXL4-1)은 동일한 제1 색의 광을 방출한다. 제1-2 서브 픽셀(PXL1-2)과 제2-2 서브 픽셀(PXL2-2), 제3-2 서브 픽셀(PXL3-2) 및 제4-2 서브 픽셀(PXL4-2)은 동일한 제2 색의 광을 방출한다. 제1-3 서브 픽셀(PXL1-3)과 제2-3 서브 픽셀(PXL2-3), 제3-3 서브 픽셀(PXL3-3) 및 제4-3 서브 픽셀(PXL4-3)은 동일한 제3 색의 광을 방출한다. 제1-4 서브 픽셀(PXL1-4)과 제2-4 서브 픽셀(PXL2-4), 제3-4 서브 픽셀(PXL3-4) 및 제4-4 서브 픽셀(PXL4-4)은 동일한 제4 색의 광을 방출한다. 제1 색, 제2 색, 제3 색, 제4 색은, 적색(R), 녹색(G), 청색(B), 백색(W) 중 어느 하나로 각각 할당될 수 있다.

제1-1 서브 픽셀(PXL1-1), 제1-2 서브 픽셀(PXL1-2), 제2-1 서브 픽셀(PXL2-1), 제2-2 서브 픽셀(PXL2-2), 제3-1 서브 픽셀(PXL3-1), 제3-2 서브 픽셀(PXL3-2), 제4-1 서브 픽셀(PXL4-1), 제4-2 서브 픽셀(PXL4-2)은, 제1 방향을 따라 순차적으로 배열될 수 있다. 제1-3 서브 픽셀(PXL1-3), 제1-4 서브 픽셀(PXL1-4), 제2-3 서브 픽셀(PXL2-3), 제2-4 서브 픽셀(PXL2-4), 제3-3 서브 픽셀(PXL3-3), 제3-4 서브 픽셀(PXL3-4), 제4-3 서브 픽셀(PXL4-3), 제4-4 서브 픽셀(PXL4-4)은, 제1 방향을 따라 순차적으로 배열될 수 있다.

제1-1 서브 픽셀(PXL1-1)과 제1-3 서브 픽셀(PXL1-3)은, 제2 방향으로 이웃하여 배열될 수 있다. 제1-2 서브 픽셀(PXL1-2)과 제1-4 서브 픽셀(PXL1-4)은 제2 방향으로 이웃하여 배열될 수 있다. 제2-1 서브 픽셀(PXL2-1)과 제2-3 서브 픽셀(PXL2-3)은, 제2 방향으로 이웃하여 배열될 수 있다. 제2-2 서브 픽셀(PXL2-2)과 제2-4 서브 픽셀(PXL2-4)은, 제2 방향으로 이웃하여 배열될 수 있다. 제3-1 서브 픽셀(PXL3-1)과 제3-3 서브 픽셀(PXL3-3)은, 제2 방향으로 이웃하여 배열될 수 있다. 제3-2 서브 픽셀(PXL3-2)과 제3-4 서브 픽셀(PXL3-4)은 제2 방향으로 이웃하여 배열될 수 있다. 제4-1 서브 픽셀(PXL4-1)과 제4-3 서브 픽셀(PXL4-3)은, 제2 방향으로 이웃하여 배열될 수 있다. 제4-2 서브 픽셀(PXL4-2)과 제4-4 서브 픽셀(PXL4-4)은, 제2 방향으로 이웃하여 배열될 수 있다.

리페어 영역(RA)은 웰딩 전극(WE), 리페어 라인(RL), 보조 웰딩 전극(AWE) 및 보조 리페어 라인(ARL)을 포함한다.

웰딩 전극(WE)은 하나의 서브 픽셀 당 적어도 하나씩 할당될 수 있다.

제1-1 웰딩 전극(WE1-1)은 제1-1 서브 픽셀(PXL1-1)의 제1 전극에 연결된다. 제1-2 웰딩 전극(WE1-2)은 제1-2 서브 픽셀(PXL1-2)의 제1 전극에 연결된다. 제1-3 웰딩 전극(WE1-3)은 제1-3 서브 픽셀(PXL1-3)의 제1 전극에 연결된다. 제1-4 웰딩 전극(WE1-4)은 제1-4 서브 픽셀(PXL1-4)의 제1 전극에 연결된다. 제2-1 웰딩 전극(WE2-1)은 제2-1 서브 픽셀(PXL2-1)의 제1 전극에 연결된다. 제2-2 웰딩 전극(WE2-2)은 제2-2 서브 픽셀(PXL2-2)의 제1 전극에 연결된다. 제2-3 웰딩 전극(WE2-3)은 제2-3 서브 픽셀(PXL2-3)의 제1 전극에 연결된다. 제2-4 웰딩 전극(WE2-4)은 제2-4 서브 픽셀(PXL2-4)의 제1 전극에 연결된다.

제3-1 웰딩 전극(WE3-1)은 제3-1 서브 픽셀(PXL3-1)의 제1 전극에 연결된다. 제3-2 웰딩 전극(WE3-2)은 제3-2 서브 픽셀(PXL3-2)의 제1 전극에 연결된다. 제3-3 웰딩 전극(WE3-3)은 제3-3 서브 픽셀(PXL3-3)의 제1 전극에 연결된다. 제3-4 웰딩 전극(WE3-4)은 제3-4 서브 픽셀(PXL3-4)의 제1 전극에 연결된다. 제4-1 웰딩 전극(WE4-1)은 제4-1 서브 픽셀(PXL4-1)의 제1 전극에 연결된다. 제4-2 웰딩 전극(WE4-2)은 제4-2 서브 픽셀(PXL4-2)의 제1 전극에 연결된다. 제4-3 웰딩 전극(WE4-3)은 제4-3 서브 픽셀(PXL4-3)의 제1 전극에 연결된다. 제4-4 웰딩 전극(WE4-4)은 제4-4 서브 픽셀(PXL4-4)의 제1 전극에 연결된다.

리페어 라인(RL)은, 한 쌍을 이루는 픽셀들의 서브 픽셀(PXL)들 간 리페어를 위해 이용될 수 있다. 리페어 라인(RL)은 제1 방향으로 연장될 수 있다. 제1 방향으로 연장되는 리페어 라인(RL)은 수직 리페어 라인(RL)으로 지칭될 수도 있다. 리페어 라인(RL)의 일단과 타단은, 동일 색을 발광하는 서브 픽셀(PXL)들의 웰딩 전극(WE)들과 각각 중첩되도록 배치된다.

제1 리페어 라인(RL1)의 일단은 제1-1 웰딩 전극(WE1-1)과 중첩되고, 타단은 제2-1 웰딩 전극(WE2-1)과 중첩된다. 제2 리페어 라인(RL2)의 일단은 제1-2 웰딩 전극(WE1-2)과 중첩되고, 타단은 제2-2 웰딩 전극(WE2-2)과 중첩된다. 제3 리페어 라인(RL3)의 일단은 제1-3 웰딩 전극(WE1-3)과 중첩되고, 타단은 제2-3 웰딩 전극(WE2-3)과 중첩된다. 제4 리페어 라인(RL4)의 일단은 제1-4 웰딩 전극(WE1-4)과 중첩되고, 타단은 제2-4 웰딩 전극(WE2-4)과 중첩된다.

제5 리페어 라인(RL5)의 일단은 제3-1 웰딩 전극(WE3-1)과 중첩되고, 타단은 제4-1 웰딩 전극(WE4-1)과 중첩된다. 제6 리페어 라인(RL6)의 일단은 제3-2 웰딩 전극(WE3-2)과 중첩되고, 타단은 제4-2 웰딩 전극(WE2-2)과 중첩된다. 제7 리페어 라인(RL7)의 일단은 제3-3 웰딩 전극(WE3-3)과 중첩되고, 타단은 제4-3 웰딩 전극(WE4-3)과 중첩된다. 제8 리페어 라인(RL8)의 일단은 제3-4 웰딩 전극(WE3-4)과 중첩되고, 타단은 제4-4 웰딩 전극(WE4-4)과 중첩된다.

웰딩 전극(WE)과 중첩된 리페어 라인(RL)의 일단과 타단의 일부는, 중첩부(OV)라 지칭될 수 있다. 중첩부(OV)는 웰딩 전극(WE)과 중첩되어, 리페어 공정 시 웰딩 전극(WE)과 웰딩이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다. 웰딩 전극(WE)과 중첩부(OV)의 면적은 동일할 수 있으나, 이에 한정되는 것은 아니다.

제2 실시예에서, 리페어 라인(RL)의 일단 및 타단 중 어느 하나는 대응하는 웰딩 전극(WE)에 연결되고, 다른 하나는 대응하는 웰딩 전극(WE)에 연결되지 않는다.

예를 들어, 제1 리페어 라인(RL1)의 일단은 제1-1 웰딩 전극(WE1-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제1 리페어 라인(RL1)의 타단은 제2-1 웰딩 전극(WE2-1)과 연결될 수 있다. 제2 리페어 라인(RL2)의 일단은 제1-2 웰딩 전극(WE1-2)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제2 리페어 라인(RL2)의 타단은 제2-2 웰딩 전극(WE2-2)과 연결될 수 있다. 제3 리페어 라인(RL3)의 일단은 제1-3 웰딩 전극(WE1-3)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제3 리페어 라인(RL3)의 타단은 제2-3 웰딩 전극(WE2-3)과 연결될 수 있다. 제4 리페어 라인(RL4)의 일단은 제1-4 웰딩 전극(WE1-4)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제4 리페어 라인(RL4)의 타단은 2-4 웰딩 전극(WE)과 연결될 수 있다.

제5 리페어 라인(RL5)의 일단은 제3-1 웰딩 전극(WE3-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제5 리페어 라인(RL5)의 타단은 제4-1 웰딩 전극(WE4-1)과 연결될 수 있다. 제6 리페어 라인(RL6)의 일단은 제3-2 웰딩 전극(WE3-2)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제6 리페어 라인(RL2)의 타단은 제4-2 웰딩 전극(WE4-2)과 연결될 수 있다. 제7 리페어 라인(RL7)의 일단은 제3-3 웰딩 전극(WE3-3)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제7 리페어 라인(RL7)의 타단은 제4-3 웰딩 전극(WE4-3)과 연결될 수 있다. 제8 리페어 라인(RL8)의 일단은 제3-4 웰딩 전극(WE3-4)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제8 리페어 라인(RL8)의 타단은 4-4 웰딩 전극(WE)과 연결될 수 있다.

검사 공정에서 불량 서브 픽셀(PXL)이 검출되면, 분리되어 있던 리페어 라인(RL)과, 이에 대응하는 웰딩 전극(WE)을 웰딩하여 전기적으로 연결시킨다. 예를 들어, 검사 공정에서 제1-1 서브 픽셀(PXL1-1)이 불량으로 판정되면, 제1-1 서브 픽셀(PXL1-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제1 리페어 라인(RL1)의 일단과 제1-1 웰딩 전극(WE1-1)을 연결시킨다.

이와 같이, 본 발명의 제2 실시예는, 리페어 라인(RL)을 이용하여, 한 쌍을 이루는 픽셀들의 서브 픽셀(PXL)들 간 리페어가 가능할 수 있다.

추가로, 본 발명의 제2 실시예는, 서로 다른 쌍을 이루는 픽셀들의 서브 픽셀들 간 리페어가 가능할 수 있다. 이를 위해, 본 발명의 제2 실시예에 따른 표시장치는 보조 웰딩 전극(AWE)과 보조 리페어 전극(ARL)을 더 포함할 수 있다. 즉, 보조 웰딩 전극(AWE)과 보조 리페어 라인(ARL)은 서로 다른 쌍을 이루는 픽셀들의 서브 픽셀들 간 리페어를 위해 이용될 수 있다. 이하에서는 설명의 편의를 위해, 제1 쌍을 구성하는 제2 픽셀과, 제2 쌍을 구성하는 제3 픽셀 간 리페어 구조만을 예로 들어 설명하기로 한다.

보조 웰딩 전극(AWE)은 대응하는 서브 픽셀(PXL)의 제1 전극에 연결된다. 보조 웰딩 전극(AWE)은 서브 픽셀(PXL)의 제1 전극으로부터 분기된 일부일 수 있다. 보조 웰딩 전극(AWE)은 서브 픽셀(PXL)의 제1 전극에 연결된 웰딩 전극(WE)으로부터 분기된 일부일 수 있다. 보조 웰딩 전극(AWE)은 리페어 공정 시 리페어 라인(RL)과 웰딩(welding)이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다.

보조 웰딩 전극(AWE)은 하나의 서브 픽셀 당 적어도 하나씩 할당될 수 있다. 예를 들어, 제2-1 보조 웰딩 전극(AWE2-1)은 제2-1 서브 픽셀(PXL2-1)의 제1 전극에 연결된다. 제2-2 보조 웰딩 전극(AWE2-2)은 제2-2 서브 픽셀(PXL2-2)의 제1 전극에 연결된다. 제2-3 보조 웰딩 전극(AWE2-3)은 제2-3 서브 픽셀(PXL2-3)의 제1 전극에 연결된다. 제2-4 보조 웰딩 전극(AWE2-4)은 제2-4 서브 픽셀(PXL2-4)의 제1 전극에 연결된다. 제3-1 보조 웰딩 전극(AWE3-1)은 제3-1 서브 픽셀(PXL3-1)의 제1 전극에 연결된다. 제3-2 보조 웰딩 전극(AWE3-2)은 제3-2 서브 픽셀(PXL3-2)의 제1 전극에 연결된다. 제3-3 보조 웰딩 전극(AWE3-3)은 제3-3 서브 픽셀(PXL3-3)의 제1 전극에 연결된다. 제3-4 보조 웰딩 전극(AWE3-4)은 제3-4 서브 픽셀(PXL3-4)의 제1 전극에 연결된다.

보조 리페어 라인(ARL)은 제1 방향으로 연장될 수 있다.

제1 보조 리페어 라인(ARL1)의 일단은 제2-1 보조 웰딩 전극(AWE2-1)과 중첩되고, 타단은 제3-1 보조 웰딩 전극(AWE3-1)과 중첩된다. 제2 보조 리페어 라인(ARL2)의 일단은 제2-2 보조 웰딩 전극(AWE2-2)과 중첩되고, 타단은 제3-2 보조 웰딩 전극(AWE3-2)과 중첩된다. 제3 보조 리페어 라인(ARL3)의 일단은 제2-3 보조 웰딩 전극(AWE2-3)과 중첩되고, 타단은 제3-3 보조 웰딩 전극(AWE3-3)과 중첩된다. 제4 보조 리페어 라인(ARL4)의 일단은 제2-4 보조 웰딩 전극(AWE2-4)과 중첩되고, 타단은 제3-4 보조 웰딩 전극(AWE3-4)과 중첩된다.

보조 웰딩 전극(AWE)과 중첩된 보조 리페어 라인(ARL)의 일단과 타단의 일부는, 보조 중첩부(AOV)라 지칭될 수 있다. 즉, 보조 리페어 라인(ARL)의 일단 및 타단은 보조 중첩부(AOV)로 지칭되고, 보조 중첩부(AOV)들을 연결하는 부분은 보조 연결부(ALN)으로 지칭될 수 있다. 여기서, 보조 중첩부(AOV)와 보조 연결부(ALN)는 다른 물질로 형성될 수 있다. 특히, 후술하겠으나, 보조 연결부(ALN)는 투명 도전물질로 형성될 수 있다. 예를 들어, 보조 중첩부(AOV)는 중첩부(OV)와 동일층에 동일 물질로 형성될 수 있고, 보조 연결부(ALN)는 연결부(LN)와 동일층에 동일 물질로 형성될 수 있다.

보조 중첩부(AOV)는 보조 웰딩 전극(AWE)과 중첩되어, 리페어 공정 시 보조 웰딩 전극(AWE)과 웰딩이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다. 보조 웰딩 전극(AWE)과 보조 중첩부(AOV)의 면적은 동일할 수 있으나, 이에 한정되는 것은 아니다.

제2 실시예에서, 보조 리페어 라인(ARL)의 일단 및 타단 중 어느 하나는 대응하는 보조 웰딩 전극(AWE)에 연결되고, 다른 하나는 대응하는 보조 웰딩 전극(AWE)에 연결되지 않는다.

예를 들어, 제1 보조 리페어 라인(ARL1)의 일단은 제2-1 보조 웰딩 전극(AWE2-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제1 보조 리페어 라인(ARL1)의 타단은 제3-1 보조 웰딩 전극(AWE3-1)과 연결될 수 있다. 제2 보조 리페어 라인(ARL2)의 일단은 제2-2 보조 웰딩 전극(AWE2-2)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제2 보조 리페어 라인(ARL2)의 타단은 제3-2 보조 웰딩 전극(AWE3-2)과 연결될 수 있다. 제3 보조 리페어 라인(ARL3)의 일단은 제2-3 보조 웰딩 전극(AWE2-3)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제3 보조 리페어 라인(ARL3)의 타단은 제3-3 보조 웰딩 전극(AWE3-3)과 연결될 수 있다. 제4 보조 리페어 라인(ARL4)의 일단은 제2-4 보조 웰딩 전극(AWE2-4)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제4 보조 리페어 라인(ARL4)의 타단은 3-4 보조 웰딩 전극(AWE3-4)과 연결될 수 있다.

도 10의 (a)를 더 참조하면, 제1 보조 리페어 라인(ARL1)의 일단 즉, 보조 중첩부(AOV)에 중첩되는 제2-1 보조 웰딩 전극(AWE1-1)은, 제1 전극과 동일 층에 형성된다. 즉, 제2-1 보조 웰딩 전극(AWE2-1)은, 오버 코트층(OC) 상에 배치된다. 제1-1 보조 웰딩 전극(AWE2-1)은 제2-1 서브 픽셀(PXL2-1)의 제1 전극으로부터 분기된 일부일 수 있다. 제1 보조 리페어 라인(ARL1)의 보조 중첩부(AOV)와 제2-1 웰딩 전극(AWE2-1)은 그 사이에 개재된 적어도 하나의 절연층들을 사이에 두고 전기적으로 분리된다.

일 예로, 오버 코트층(OC)에는, 패시베이션막(PAS)의 일부를 노출하는 제1-1 보조 오픈홀(AOH1-1)이 형성될 수 있다. 이 경우, 제2-1 보조 웰딩 전극(AWE2-1)의 적어도 일부는, 오버 코트층(OC)을 관통하는 제1-1 보조 오픈홀(AOH1-1)을 내에서 패시베이션막(PAS) 상에 위치한다. 제1-1 보조 오픈홀(AOH1-1)이 형성된 영역은 레이저가 조사되는 영역과 중첩된다. 본 발명은, 웰딩 공정이 진행되는 영역에 소정의 두께를 갖는 오버 코트층(OC)을 미리 제거해 둠으로써, 절연층 두께에 의한 공정 불량 없이 웰딩 공정을 용이하게 수행할 수 있다. 도시하지는 않았으나, 제1-1 보조 오픈홀(AOH1-1)은, 오버 코트층(OC) 및 패시베이션막(PAS)을 관통하여, 층간 절연막(ILD)의 일부를 노출하도록 형성될 수도 있다.

도 10의 (b)를 더 참조하면, 제1 보조 리페어 라인(ARL1)의 타단 즉, 보조 중첩부(AOV)에 중첩되는 제3-1 웰딩 전극(AWE3-1)은, 제1 전극과 동일 층에 형성된다. 즉, 제3-1 보조 웰딩 전극(AWE3-1)은, 오버 코트층(OC) 상에 배치된다. 제3-1 보조 웰딩 전극(AWE3-1)은 제3-1 서브 픽셀(PXL3-1)의 제1 전극으로부터 분기된 일부일 수 있다.

오버 코트층(OC), 패시베이션막(PAS) 및 층간 절연막(ILD)에는, 제1 보조 리페어 라인(ARL1)의 타단 즉 보조 중첩부(AOV)의 일부를 노출하는 제2-1 보조 오픈홀(AOH2-1)이 형성될 수 있다. 제2-1 보조 오픈홀(AOH2-1)은 오버 코트층(OC), 패시베이션막(PAS) 및 층간 절연막(ILD)을 관통한다. 제3-1 보조 웰딩 전극(AWE3-1)의 적어도 일부는 제2-1 보조 오픈홀(AOH2-1)을 통해 제1 보조 리페어 라인(ARL1)의 보조 중첩부(AOV)에 직접 접촉된다.

검사 공정에서 불량 서브 픽셀(PXL)이 검출되면, 분리되어 있던 보조 리페어 라인(ARL)과, 이에 대응하는 보조 웰딩 전극(AWE)을 웰딩하여 전기적으로 연결시킨다. 예를 들어, 검사 공정에서 제2-1 서브 픽셀(PXL2-1)이 불량으로 판정되면, 제2-1 서브 픽셀(PXL2-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제1 보조 리페어 라인(ARL1)의 일단과 제2-1 보조 웰딩 전극(AWE2-1)을 연결시킨다.

이와 같이, 본 발명의 제2 실시예는, 보조 리페어 라인(ARL)을 이용하여, 다른 쌍을 이루는 픽셀들의 서브 픽셀(PXL)들 간 리페어가 가능할 수 있다.

본 발명의 제2 실시예에서는, 한 쌍을 이루는 픽셀들의 서브 픽셀(PXL)들 간 리페어가 가능함은 물론, 다른 쌍을 이루는 픽셀들의 서브 픽셀(PXL)들 간 리페어가 가능하다. 이러한 리페어 공정은 선택적으로 이루어질 수 있다. 즉, 리페어 공정은, 리페어 라인(RL)을 이용한 공정과 보조 리페어 라인(ARL)을 이용한 공정 중 어느 하나를 선택하여 진행될 수 있다.

예를 들어, 검사 공정에서 제2-1 서브 픽셀(PXL2-1)이 불량으로 판정되면, 제2-1 서브 픽셀(PXL2-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단한다. 리페어 라인(RL)을 이용한 공정이 선택된 경우, 분리되어 있던 제1 리페어 라인(RL1)의 일단과 제1-1 웰딩 전극(WE1-1)을 웰딩 공정을 통해 연결시켜, 제2-1 서브 픽셀(PXL2-1)의 제1 전극과 제1-1 서브 픽셀(PXL1-1)의 제1 전극을 전기적으로 연결시킬 수 있다. 이와 달리, 보조 리페어 라인(ARL)을 이용한 공정이 선택된 경우, 분리되어 있던 제1 보조 리페어 라인(ARL1)의 일단과 제2-1 보조 웰딩 전극(AWE2-1)을 웰딩 공정을 통해 연결시켜, 제2-1 서브 픽셀(PXL2-1)의 제1 전극과 제3-1 서브 픽셀(PXL3-1)의 제1 전극을 전기적으로 연결시킬 수 있다.

이와 같이, 본 발명의 제2 실시예는, 제1 실시예와 달리, 다른 쌍을 이루는 픽셀들의 서브 픽셀(PXL)들 간 리페어가 가능하기 때문에, 한 쌍을 이루는 픽셀들 내 동일 색을 발광하는 서브 픽셀(PXL)들이 모두 불량인 경우에도 해당 서브 픽셀(PXL)들을 양품화 시킬 수 있다. 따라서, 본 발명의 제2 실시예는 표시장치의 제조 수율을 현저히 개선할 수 있는 이점을 갖는다.

본 발명의 제2 실시예에서, 보조 리페어 라인(ARL)들의 보조 연결부(ALN)는 투명 도전물질로 형성된다. 보조 리페어 라인(ARL)의 보조 연결부(ALN)는 리페어 라인(RL)의 연결부(LN)와 동일 층에 동일 물질로 형성될 수 있다. 투명 도전물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium gallium zinc oxide) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 제2 실시예에서, 보조 리페어 라인(ARL)은 소정의 투과도를 갖기 때문에, 리페어 영역(RA)에서 리페어 라인(RL) 및 보조 리페어 라인(ARL)이 배치되는 영역 또한 투과 영역(TA)으로 할당될 수 있다. 이에 따라, 본 발명은, 리페어 라인(RL) 및 보조 리페어 라인(ARL)의 위치에 구애됨이 없이, 요구되는 발광 영역(EA)의 면적을 확보하면서도 투과 영역(TA)의 면적을 충분히 확보할 수 있기 때문에, 양질의 투명 표시장치를 제공할 수 있는 이점을 갖는다.

<제3 실시예>

도 11은 본 발명의 제3 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다. 본 발명의 제3 실시예를 설명함에 있어서, 제1 실시예와 실질적으로 동일한 구성에 대한 설명은 생략될 수 있다.

도 11을 참조하면, 본 발명의 제3 실시예에 따른 표시장치는 표시 영역 내에 정의된 발광 영역(EA), 리페어 영역(RA), 및 투과 영역(TA)을 포함한다.

리페어 영역(RA)은 서브 픽셀(PXL)에 불량이 발생한 경우 리페어 공정이 진행되는 영역으로 정의될 수 있다. 리페어 영역(RA)은 웰딩 전극(WE, WE') 및 리페어 라인(RL')을 갖는 리페어 구조를 포함한다. 후술하겠으나, 리페어 영역(RA)의 대부분은 투과 영역(TA)으로 할당될 수 있다.

발광 영역(EA)은 픽셀들을 포함한다. 픽셀들은 서로 교차하는 제1 방향(예를 들어, Y축 방향) 및 제2 방향(예를 들어, X축 방향)을 따라 배열될 수 있다. 픽셀들은 서브 픽셀(PXL)들을 포함한다. 서브 픽셀(PXL)들은, 서로 교차하는 제1 방향 및 제2 방향을 따라 배열될 수 있다. 픽셀은 적색(R), 녹색(G), 청색(B), 백색(W) 서브 픽셀(PXL)들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하에서는, 설명의 편의를 위해, 픽셀이 적색(R), 녹색(G), 청색(B), 백색(W) 서브 픽셀(PXL)을 포함하는 구성을 예로 들어 설명한다. 서브 픽셀들(PXL) 각각은, 기판 상에 배치된 트랜지스터 및 트랜지스터에 전기적으로 연결된 유기발광 다이오드를 포함한다.

좀 더 구체적으로, 발광 영역(EA)은, 제2 방향으로 이웃하는 제1 픽셀 및 제1' 픽셀을 포함한다. 제1 픽셀과 제1' 픽셀은 대칭일 수 있다. 즉, 제1 픽셀과 제1' 픽셀은, 제1 픽셀과 제1' 픽셀 사이를 제1 방향으로 가로지르는 가상의 축을 기준으로 선대칭 관계에 있을 수 있다.

제1 픽셀은 제1-1 서브 픽셀(PXL1-1), 제1-2 서브 픽셀(PXL1-2), 제1-3 서브 픽셀(PXL1-3), 제1-4 서브 픽셀(PXL1-4)을 포함한다. 제1' 픽셀은 제1-1' 서브 픽셀(PXL1-1'), 제1-2' 서브 픽셀(PXL1-2'), 제1-3' 서브 픽셀(PXL1-3'), 제1-4' 서브 픽셀(PXL1-4')을 포함한다. 제1-1 서브 픽셀(PXL1-1)과 제1-1' 서브 픽셀(PXL1-1')은 동일한 제1 색의 광을 방출한다. 제1-2 서브 픽셀(PXL1-2)과 제1-2' 서브 픽셀(PXL1-2')은 동일한 제2 색의 광을 방출한다. 제1-3 서브 픽셀(PXL1-3)과 제1-3' 서브 픽셀(PXL1-3')은 동일한 제3 색의 광을 방출한다. 제1-4 서브 픽셀(PXL1-4)과 제1-4' 서브 픽셀(PXL1-4')은 동일한 제4 색의 광을 방출한다. 제1 색, 제2 색, 제3 색, 제4 색은, 적색(R), 녹색(G), 청색(B), 백색(W) 중 어느 하나로 각각 할당될 수 있다.

제1-1 서브 픽셀(PXL1-1), 제1-2 서브 픽셀(PXL1-2)은, 제1 방향으로 이웃하여 배열될 수 있다. 제1-1' 서브 픽셀(PXL1-1'), 제1-2' 서브 픽셀(PXL1-2')은, 제1 방향으로 이웃하여 배열될 수 있다. 제1-3 서브 픽셀(PXL1-3), 제1-4 서브 픽셀(PXL1-4)은, 제1 방향으로 이웃하여 배열될 수 있다. 제1-3' 서브 픽셀(PXL1-3'), 제1-4' 서브 픽셀(PXL1-4')은, 제1 방향으로 이웃하여 배열될 수 있다.

제1-1 서브 픽셀(PXL1-1)과 제1-3 서브 픽셀(PXL1-3)은, 제2 방향으로 이웃하여 배열될 수 있다. 제1-2 서브 픽셀(PXL1-2)과 제1-4 서브 픽셀(PXL1-4)은 제2 방향으로 이웃하여 배열될 수 있다. 제1-1' 서브 픽셀(PXL1-1')과 제1-3' 서브 픽셀(PXL1-3')은, 제2 방향으로 이웃하여 배열될 수 있다. 제1-2' 서브 픽셀(PXL1-2')과 제1-4' 서브 픽셀(PXL1-4')은, 제2 방향으로 이웃하여 배열될 수 있다.

제1-3 서브 픽셀(PXL1-3), 제1-1 서브 픽셀(PXL1-1), 제1-1' 서브 픽셀(PXL1-1'), 제1-3' 서브 픽셀(PXL1-3')은 제2 방향을 따라 순차적으로 배열될 수 있다. 여기서, 제1 픽셀과 제1' 픽셀은 대칭 관계에 있기 때문에, 제2 방향으로 이웃하는 제1 픽셀의 제1-1 서브 픽셀(PXL1-1)과 제1' 픽셀의 제1-1' 서브 픽셀(PXL1-1')은 동일 색을 발광할 수 있다.

제1-4 서브 픽셀(PXL1-4), 제1-2 서브 픽셀(PXL1-2), 제1-2' 서브 픽셀(PXL1-2'), 제1-4' 서브 픽셀(PXL1-4')은 제2 방향을 따라 순차적으로 배열될 수 있다. 여기서, 제1 픽셀과 제1' 픽셀은 대칭 관계에 있기 때문에, 제2 방향으로 이웃하는 제1 픽셀의 제1-2 서브 픽셀(PXL1-2)과 제1' 픽셀의 제1-2' 서브 픽셀(PXL1-2')은 동일 색을 발광할 수 있다.

리페어 영역(RA)은 웰딩 전극(WE, WE') 및 리페어 라인(RL')을 포함한다.

웰딩 전극(WE, WE')은 대응하는 서브 픽셀(PXL)의 제1 전극(E1)에 연결된다. 웰딩 전극(WE, WE')은 서브 픽셀(PXL)의 제1 전극(E1)으로부터 분기된 일부일 수 있다. 웰딩 전극(WE, WE')은 리페어 공정 시 리페어 라인(RL')과 웰딩(welding)이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다.

웰딩 전극(WE, WE')은 하나의 서브 픽셀 당 적어도 하나씩 할당될 수 있다.

제1-1 웰딩 전극(WE1-1)은 제1-1 서브 픽셀(PXL1-1)의 제1 전극에 연결된다. 제1-2 웰딩 전극(WE1-2)은 제1-2 서브 픽셀(PXL1-2)의 제1 전극에 연결된다. 제1-3 웰딩 전극(WE1-3)은 제1-3 서브 픽셀(PXL1-3)의 제1 전극에 연결된다. 제1-4 웰딩 전극(WE1-4)은 제1-4 서브 픽셀(PXL1-4)의 제1 전극에 연결된다.

제1-1' 웰딩 전극(WE1-1')은 제1-1' 서브 픽셀(PXL1-1')의 제1 전극에 연결된다. 제1-2' 웰딩 전극(WE1-2')은 제1-2' 서브 픽셀(PXL1-2')의 제1 전극에 연결된다. 제1-3' 웰딩 전극(WE1-3')은 제1-3' 서브 픽셀(PXL1-3')의 제1 전극에 연결된다. 제1-4' 웰딩 전극(WE1-4')은 제1-4' 서브 픽셀(PXL1-4')의 제1 전극에 연결된다.

리페어 라인(RL')은 제2 방향으로 연장될 수 있다. 제2 방향으로 연장되는 리페어 라인(RL')은 수평 리페어 라인(RL')으로 지칭될 수도 있다. 리페어 라인(RL')의 일단과 타단은, 동일 색을 발광하는 서브 픽셀(PXL)들의 웰딩 전극(WE, WE')들과 각각 중첩되도록 배치된다. 제1' 리페어 라인(RL1')의 일단은 제1-1 웰딩 전극(WE1-1)과 중첩되고, 타단은 제1-1' 웰딩 전극(WE1-1')과 중첩된다. 제2' 리페어 라인(RL2')의 일단은 제1-2 웰딩 전극(WE1-2)과 중첩되고, 타단은 제1-2' 웰딩 전극(WE1-2')과 중첩된다.

웰딩 전극(WE, WE')과 중첩된 리페어 라인(RL')의 일단과 타단의 일부는, 중첩부(OV)라 지칭될 수 있다. 중첩부(OV)는 웰딩 전극(WE, WE')과 중첩되어, 리페어 공정 시 웰딩 전극(WE, WE')과 웰딩이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다. 웰딩 전극(WE, WE')과 중첩부(OV)의 면적은 동일할 수 있으나, 이에 한정되는 것은 아니다.

제3 실시예에서, 리페어 라인(RL')의 일단 및 타단 중 어느 하나는 대응하는 웰딩 전극(WE, WE')에 연결되고, 다른 하나는 대응하는 웰딩 전극(WE, WE')에 연결되지 않는다. 예를 들어, 제1' 리페어 라인(RL1')의 일단은 제1-1 웰딩 전극(WE1-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제1' 리페어 라인(RL1')의 타단은 제1-1' 웰딩 전극(WE1-1')과 연결될 수 있다. 제2' 리페어 라인(RL2')의 일단은 제1-2 웰딩 전극(WE1-2)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제2' 리페어 라인(RL2')의 타단은 제1-2' 웰딩 전극(WE1-2')과 연결될 수 있다. 이하에서는, 설명의 편의를 위해, 도면에 도시된 구성만을 예로 들어 설명한다.

검사 공정에서 불량 서브 픽셀(PXL)이 검출되면, 분리되어 있던 리페어 라인(RL')과, 이에 대응하는 웰딩 전극(WE, WE')을 웰딩하여 전기적으로 연결시킨다. 예를 들어, 검사 공정에서 제1-1 서브 픽셀(PXL1-1)이 불량으로 판정되면, 제1-1 서브 픽셀(PXL1-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제1' 리페어 라인(RL1')의 일단과 제1-1 웰딩 전극(WE1-1)을 연결시켜, 제1-1 서브 픽셀(PXL1-1)의 제1 전극과 제1-1' 서브 픽셀(PXL1-1')의 제1 전극을 전기적으로 연결시킬 수 있다.

리페어 라인(RL')들의 연결부(LN)는 투명 도전물질로 형성된다. 투명 도전물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium gallium zinc oxide) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 제3 실시예에서, 리페어 라인(RL')은 소정의 투과도를 갖기 때문에, 리페어 영역(RA)에서 리페어 라인(RL')이 배치되는 영역 또한 투과 영역(TA)으로 할당될 수 있다. 이에 따라, 본 발명은, 리페어 라인(RL')의 위치에 구애됨이 없이, 요구되는 발광 영역(EA)의 면적을 확보하면서도 투과 영역(TA)의 면적을 충분히 확보할 수 있기 때문에, 양질의 투명 표시장치를 제공할 수 있는 이점을 갖는다.

<제4 실시예>

도 12는 본 발명의 제4 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다. 본 발명의 제4 실시예는, 제1 실시예의 구조와 제3 실시예의 구조가 조합된 구조일 수 있다. 본 발명의 제4 실시예를 설명함에 있어서, 제1 실시예 및 제3 실시예와 실질적으로 동일한 구성에 대한 설명은 생략될 수 있다.

도 12를 참조하면, 본 발명의 제4 실시예에 따른 표시장치는 표시 영역 내에 정의된 발광 영역(EA), 리페어 영역(RA), 및 투과 영역(TA)을 포함한다.

리페어 영역(RA)은 서브 픽셀(PXL)에 불량이 발생한 경우 리페어 공정이 진행되는 영역으로 정의될 수 있다. 리페어 영역(RA)은 웰딩 전극(WE, WE') 및 리페어 라인(RL, RL')을 갖는 리페어 구조를 포함한다. 후술하겠으나, 리페어 영역(RA)의 대부분은 투과 영역(TA)으로 할당될 수 있다. 예를 들어, 리페어 영역(RA)에서, 적어도 리페어 라인(RL, RL')들이 배치되는 영역은 투과 영역(TA)으로 할당될 수 있다. 따라서, 투과 영역(TA)은, 발광 영역(EA)의 소자들 및 리페어 영역(RA)의 웰딩 전극(WE, WE')이 배치되지 않은 전 영역으로 정의될 수 있다.

좀 더 구체적으로, 발광 영역(EA)은, 제1 픽셀, 제2 픽셀, 제1' 픽셀, 제2' 픽셀을 포함한다. 제1 픽셀 및 제2 픽셀은 제1 방향으로 이웃하여 배열될 수 있다. 제1' 픽셀 및 제2' 픽셀은 제1 방향으로 이웃하여 배열될 수 있다. 제1 픽셀 및 제1' 픽셀은 제2 방향으로 이웃하여 배열될 수 있다. 제2 픽셀 및 제2' 픽셀은 제2 방향으로 이웃하여 배열될 수 있다.

제1 픽셀과 제1' 픽셀은 대칭일 수 있다. 즉, 제1 픽셀과 제1' 픽셀은, 제1 픽셀과 제1' 픽셀 사이를 제1 방향으로 가로지르는 가상의 축을 기준으로 선대칭 관계에 있을 수 있다. 제2 픽셀과 제2' 픽셀은 대칭일 수 있다. 즉, 제2 픽셀과 제2' 픽셀은, 제2 픽셀과 제2' 픽셀을 제1 방향으로 가로지르는 상기 가상의 축을 기준으로 선대칭 관계에 있을 수 있다.

제1 픽셀은 제1-1 서브 픽셀(PXL1-1), 제1-2 서브 픽셀(PXL1-2), 제1-3 서브 픽셀(PXL1-3), 제1-4 서브 픽셀(PXL1-4)을 포함한다. 제2 픽셀은 제2-1 서브 픽셀(PXL2-1), 제2-2 서브 픽셀(PXL2-2), 제2-3 서브 픽셀(PXL2-3), 제2-4 서브 픽셀(PXL2-4)을 포함한다. 제1' 픽셀은 제1-1' 서브 픽셀(PXL1-1'), 제1-2' 서브 픽셀(PXL1-2'), 제1-3' 서브 픽셀(PXL1-3'), 제1-4' 서브 픽셀(PXL1-4')을 포함한다. 제2' 픽셀은 제2-1' 서브 픽셀(PXL2-1'), 제2-2' 서브 픽셀(PXL2-2'), 제2-3' 서브 픽셀(PXL2-3'), 제2-4' 서브 픽셀(PXL2-4')을 포함한다.

제1-1 서브 픽셀(PXL1-1), 제2-1 서브 픽셀(PXL2-1), 제1-1' 서브 픽셀(PXL1-1'), 및 제2-1' 서브 픽셀(PXL2-1')은 동일한 제1 색의 광을 방출한다. 제1-2 서브 픽셀(PXL1-2), 제2-2 서브 픽셀(PXL2-2), 제1-2' 서브 픽셀(PXL1-2'), 및 제2-2' 서브 픽셀(PXL2-2')은 동일한 제2 색의 광을 방출한다. 제1-3 서브 픽셀(PXL1-3), 제2-3 서브 픽셀(PXL2-3), 제1-3' 서브 픽셀(PXL1-3'), 및 제2-3' 서브 픽셀(PXL2-3')은 동일한 제3 색의 광을 방출한다. 제1-4 서브 픽셀(PXL1-4), 제2-4 서브 픽셀(PXL2-4), 제1-4' 서브 픽셀(PXL1-4'), 및 제2-4' 서브 픽셀(PXL2-4')은 동일한 제4 색의 광을 방출한다. 제1 색, 제2 색, 제3 색, 제4 색은, 적색(R), 녹색(G), 청색(B), 백색(W) 중 어느 하나로 각각 할당될 수 있다.

제1-1 서브 픽셀(PXL1-1), 제1-2 서브 픽셀(PXL1-2), 제2-1 서브 픽셀(PXL2-1) 및 제2-2 서브 픽셀(PXL2-2)은, 제1 방향을 따라 순차적으로 배열될 수 있다. 제1-3 서브 픽셀(PXL1-3), 제1-4 서브 픽셀(PXL1-4), 제2-3 서브 픽셀(PXL2-3) 및 제2-4 서브 픽셀(PXL2-4)은, 제1 방향을 따라 순차적으로 배열될 수 있다. 제1-1' 서브 픽셀(PXL1-1'), 제1-2' 서브 픽셀(PXL1-2'), 제2-1' 서브 픽셀(PXL2-1') 및 제2-2' 서브 픽셀(PXL2-2')은, 제1 방향을 따라 순차적으로 배열될 수 있다. 제1-3' 서브 픽셀(PXL1-3'), 제1-4' 서브 픽셀(PXL1-4'), 제2-3' 서브 픽셀(PXL2-3') 및 제2-4' 서브 픽셀(PXL2-4')은, 제1 방향을 따라 순차적으로 배열될 수 있다.

제2-1 서브 픽셀(PXL2-1)과 제2-3 서브 픽셀(PXL1-3)은, 제2 방향으로 이웃하여 배열될 수 있다. 제2-2 서브 픽셀(PXL2-2)과 제2-4 서브 픽셀(PXL2-4)은 제2 방향으로 이웃하여 배열될 수 있다. 제2-1' 서브 픽셀(PXL2-1')과 제2-3' 서브 픽셀(PXL2-3')은, 제2 방향으로 이웃하여 배열될 수 있다. 제2-2' 서브 픽셀(PXL2-2')과 제2-4' 서브 픽셀(PXL2-4')은, 제2 방향으로 이웃하여 배열될 수 있다.

제2-3 서브 픽셀(PXL2-3), 제2-1 서브 픽셀(PXL2-1), 제2-1' 서브 픽셀(PXL2-1'), 제2-3' 서브 픽셀(PXL2-3')은 제2 방향을 따라 순차적으로 배열될 수 있다. 여기서, 제2 픽셀과 제2' 픽셀은 대칭 관계에 있기 때문에, 제2 방향으로 이웃하는 제2 픽셀의 제2-1 서브 픽셀(PXL2-1)과 제2' 픽셀의 제2-1' 서브 픽셀(PXL2-1')은 동일 색을 발광할 수 있다.

제2-4 서브 픽셀(PXL2-4), 제2-2 서브 픽셀(PXL2-2), 제2-2' 서브 픽셀(PXL2-2'), 제2-4' 서브 픽셀(PXL2-4')은 제2 방향을 따라 순차적으로 배열될 수 있다. 여기서, 제2 픽셀과 제2' 픽셀은 대칭 관계에 있기 때문에, 제2 방향으로 이웃하는 제2 픽셀의 제2-2 서브 픽셀(PXL2-2)과 제2' 픽셀의 제2-2' 서브 픽셀(PXL2-2')은 동일 색을 발광할 수 있다.

리페어 영역(RA)은 웰딩 전극(WE, WE') 및 리페어 라인(RL, RL')을 포함한다.

웰딩 전극(WE, WE')은 대응하는 서브 픽셀(PXL)의 제1 전극(E1)에 연결된다. 웰딩 전극(WE, WE')은 서브 픽셀(PXL)의 제1 전극(E1)으로부터 분기된 일부일 수 있다. 웰딩 전극(WE, WE')은 리페어 공정 시 리페어 라인(RL, RL')과 웰딩(welding)이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다.

제2-1 웰딩 전극(WE2-1)은 제2-1 서브 픽셀(PXL1-1)의 제1 전극에 연결된다. 제2-2 웰딩 전극(WE2-2)은 제2-2 서브 픽셀(PXL1-2)의 제1 전극에 연결된다. 제2-3 웰딩 전극(WE2-3)은 제2-3 서브 픽셀(PXL1-3)의 제1 전극에 연결된다. 제2-4 웰딩 전극(WE2-4)은 제2-4 서브 픽셀(PXL1-4)의 제1 전극에 연결된다.

제2-1' 웰딩 전극(WE2-1')은 제2-1' 서브 픽셀(PXL1-1')의 제1 전극에 연결된다. 제2-2' 웰딩 전극(WE2-2')은 제2-2' 서브 픽셀(PXL1-2')의 제1 전극에 연결된다. 제2-3' 웰딩 전극(WE2-3')은 제2-3' 서브 픽셀(PXL1-3')의 제1 전극에 연결된다. 제2-4' 웰딩 전극(WE2-4')은 제2-4' 서브 픽셀(PXL1-4')의 제1 전극에 연결된다.

리페어 라인(RL, RL')은 제1 방향 및 제2 방향으로 연장될 수 있다. 리페어 라인(RL, RL')의 일단과 타단은, 동일 색을 발광하는 서브 픽셀(PXL)들의 웰딩 전극(WE, WE')들과 각각 중첩되도록 배치된다. 제1 방향으로 연장되는 리페어 라인(RL)은 수직 리페어 라인(RL)으로 지칭될 수도 있다. 제2 방향으로 연장되는 리페어 라인(RL')은 수평 리페어 라인(RL)으로 지칭될 수도 있다.

제9 리페어 라인(RL9)의 일단은 제1-1' 웰딩 전극(WE1-1')과 중첩되고, 타단은 제2-1' 웰딩 전극(WE2-1')과 중첩된다. 제10 리페어 라인(RL10)의 일단은 제1-2' 웰딩 전극(WE1-2')과 중첩되고, 타단은 제2-2' 웰딩 전극(WE2-2')과 중첩된다. 제11 리페어 라인(RL11)의 일단은 제1-3' 웰딩 전극(WE1-3')과 중첩되고, 타단은 제2-3' 웰딩 전극(WE2-3')과 중첩된다. 제12 리페어 라인(RL12)의 일단은 제1-4' 웰딩 전극(WE1-4')과 중첩되고, 타단은 제2-4' 웰딩 전극(WE2-4')과 중첩된다.

제1' 리페어 라인(RL1')의 일단은 제1-1 웰딩 전극(WE1-1)과 중첩되고, 타단은 제1-1' 웰딩 전극(WE1-1')과 중첩된다. 제2' 리페어 라인(RL2')의 일단은 제1-2 웰딩 전극(WE1-2)과 중첩되고, 타단은 제1-2' 웰딩 전극(WE1-2')과 중첩된다.

제3' 리페어 라인(RL3')의 일단은 제2-1 웰딩 전극(WE2-1)과 중첩되고, 타단은 제2-1' 웰딩 전극(WE2-1')과 중첩된다. 제4' 리페어 라인(RL4')의 일단은 제2-2 웰딩 전극(WE2-2)과 중첩되고, 타단은 제2-2' 웰딩 전극(WE2-2')과 중첩된다.

웰딩 전극(WE, WE')과 중첩된 리페어 라인(RL, RL')의 일단과 타단의 일부는, 중첩부(OV)라 지칭될 수 있다. 중첩부(OV)는 웰딩 전극(WE, WE')과 중첩되어, 리페어 공정 시 웰딩 전극(WE, WE')과 웰딩이 이루어지는 부분이기 때문에, 공정 상 요구되는 기 설정된 면적을 갖도록 형성된다. 웰딩 전극(WE, WE')과 중첩부(OV)의 면적은 동일할 수 있으나, 이에 한정되는 것은 아니다.

제4 실시예에서, 리페어 라인(RL, RL')의 일단 및 타단 중 어느 하나는 대응하는 웰딩 전극(WE, WE')에 연결되고, 다른 하나는 대응하는 웰딩 전극(WE, WE')에 연결되지 않는다.

예를 들어, 도시된 바와 같이, 제1 리페어 라인(RL1)의 일단은 제1-1 웰딩 전극(WE1-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제1 리페어 라인(RL1)의 타단은 제2-1 웰딩 전극(WE2-1)과 연결될 수 있다. 제2 리페어 라인(RL2)의 일단은 제1-2 웰딩 전극(WE1-2)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제2 리페어 라인(RL2)의 타단은 제2-2 웰딩 전극(WE2-2)과 연결될 수 있다. 제3 리페어 라인(RL3)의 일단은 제1-3 웰딩 전극(WE1-3)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제3 리페어 라인(RL3)의 타단은 제2-3 웰딩 전극(WE2-3)과 연결될 수 있다. 제4 리페어 라인(RL4)의 일단은 제1-4 웰딩 전극(WE1-4)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제4 리페어 라인(RL4)의 타단은 2-4 웰딩 전극(WE2-4)과 연결될 수 있다.

제9 리페어 라인(RL9)의 일단은 제1-1' 웰딩 전극(WE1-1')과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제9 리페어 라인(RL9)의 타단은 제2-1' 웰딩 전극(WE2-1')과 연결될 수 있다. 제10 리페어 라인(RL10)의 일단은 제1-2' 웰딩 전극(WE1-2')과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제10 리페어 라인(RL10)의 타단은 제2-2' 웰딩 전극(WE2-2')과 연결될 수 있다. 제11 리페어 라인(RL11)의 일단은 제1-3' 웰딩 전극(WE1-3')과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제11 리페어 라인(RL11)의 타단은 제2-3' 웰딩 전극(WE2-3')과 연결될 수 있다. 제12 리페어 라인(RL12)의 일단은 제1-4' 웰딩 전극(WE1-4')과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제12 리페어 라인(RL12)의 타단은 2-4' 웰딩 전극(WE2-4')과 연결될 수 있다.

제1' 리페어 라인(RL1')의 일단은 제1-1 웰딩 전극(WE1-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제1' 리페어 라인(RL1')의 타단은 제1-1' 웰딩 전극(WE1-1')과 연결될 수 있다. 제2' 리페어 라인(RL2')의 일단은 제1-2 웰딩 전극(WE1-2)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제2' 리페어 라인(RL2')의 타단은 제1-2' 웰딩 전극(WE1-2')과 연결될 수 있다.

제3' 리페어 라인(RL3')의 일단은 제2-1 웰딩 전극(WE2-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제3' 리페어 라인(RL3')의 타단은 제2-1' 웰딩 전극(WE2-1')과 연결될 수 있다. 제4' 리페어 라인(RL4')의 일단은 제2-2 웰딩 전극(WE2-2)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제4' 리페어 라인(RL4')의 타단은 제2-2' 웰딩 전극(WE2-2')과 연결될 수 있다.

일 영역에서, 제1 방향으로 연장되는 리페어 라인(RL) 즉, 수직 리페어 라인(RL)과, 제2 방향으로 연장되는 리페어 라인(RL') 즉, 수평 리페어 라인(RL)은 서로 연결되어 있을 수 있다. 예를 들어, 제2-2' 웰딩 전극(WE2-2')이 위치한 영역에서, 제10 리페어 라인(RL10)의 타단과 제4' 리페어 라인(RL4')의 타단은 서로 연결될 수 있고, 하나의 컨택 포인트를 통해 제2-2' 웰딩 전극(WE2-2')에 연결될 수 있다.

검사 공정에서 불량 서브 픽셀(PXL)이 검출되면, 분리되어 있던 리페어 라인(RL, RL')과, 이에 대응하는 웰딩 전극(WE, WE')을 웰딩하여 전기적으로 연결시킨다.

예를 들어, 검사 공정에서 제1-1 서브 픽셀(PXL1-1)이 불량으로 판정되면, 제1-1 서브 픽셀(PXL1-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제1 리페어 라인(RL1)의 일단과 제1-1 웰딩 전극(WE1-1)을 연결시켜, 제1-1 서브 픽셀(PXL1-1)의 제1 전극과 제2-1 서브 픽셀(PXL2-1)의 제1 전극을 전기적으로 연결시킬 수 있다. 또는, 선택적으로, 제1-1 서브 픽셀(PXL1-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제1' 리페어 라인(RL1')의 일단과 제1-1 웰딩 전극(WE1-1)을 연결시켜, 제1-1 서브 픽셀(PXL1-1)의 제1 전극과 제1-1' 서브 픽셀(PXL1-1')의 제1 전극을 전기적으로 연결시킬 수 있다.

이와 같이, 본 발명의 제4 실시예는, 제1 방향으로 이웃하는 픽셀들의 서브 픽셀(PXL)들 간 리페어가 선택적으로 가능하다. 따라서, 본 발명의 제4 실시예는 표시장치의 제조 수율을 현저히 개선할 수 있는 이점을 갖는다.

리페어 라인(RL, RL')들의 연결부(LN)는 투명 도전물질로 형성된다. 투명 도전물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium gallium zinc oxide) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 제4 실시예에서, 리페어 라인(RL, RL')은 소정의 투과도를 갖기 때문에, 리페어 영역(RA)에서 리페어 라인(RL, RL')이 배치되는 영역 또한 투과 영역(TA)으로 할당될 수 있다. 이에 따라, 본 발명은, 리페어 라인(RL, RL')의 위치에 구애됨이 없이, 요구되는 발광 영역(EA)의 면적을 확보하면서도 투과 영역(TA)의 면적을 충분히 확보할 수 있기 때문에, 양질의 투명 표시장치를 제공할 수 있는 이점을 갖는다.

<제5 실시예>

도 13은 본 발명의 제5 실시예에 관한 것으로, 도 1의 AR 영역을 개략적으로 도시한 평면도이다. 본 발명의 제5 실시예는, 제2 실시예의 구조와 제4 실시예의 구조가 조합된 구조일 수 있다. 본 발명의 제5 실시예를 설명함에 있어서, 제1 실시예 내지 제4 실시예와 실질적으로 동일한 구성에 대한 설명은 생략될 수 있다.

도 13을 참조하면, 본 발명의 제5 실시예에 따른 표시장치는 표시 영역 내에 정의된 발광 영역(EA), 리페어 영역(RA), 및 투과 영역(TA)을 포함한다.

좀 더 구체적으로, 발광 영역(EA)은, 제1 픽셀, 제2 픽셀, 제3 픽셀, 제4 픽셀, 제1' 픽셀, 제2' 픽셀, 제3' 픽셀, 제4' 픽셀을 포함한다. 제1 픽셀, 제2 픽셀, 제3 픽셀, 제4 픽셀은 제1 방향을 따라 순차적으로 배열될 수 있다. 제1' 픽셀, 제2' 픽셀, 제3' 픽셀, 제4' 픽셀은 제1 방향을 따라 순차적으로 배열될 수 있다.

제1 방향으로 이웃하는 두 개의 픽셀은 한 쌍을 이룰 수 있다. 즉, 제1 픽셀과 제2 픽셀은 제1 쌍을 이루고, 제3 픽셀과 제4 픽셀은 제2 쌍을 이룰 수 있다. 또한, 제1' 픽셀과 제2' 픽셀은 제1' 쌍을 이루고, 제3' 픽셀과 제4' 픽셀은 제2' 쌍을 이룰 수 있다.

제1 픽셀 및 제1' 픽셀은 제2 방향으로 이웃하여 배열될 수 있다. 제2 픽셀 및 제2' 픽셀은 제2 방향으로 이웃하여 배열될 수 있다. 제3 픽셀 및 제3' 픽셀은 제2 방향으로 이웃하여 배열될 수 있다. 제4 픽셀 및 제4' 픽셀은 제2 방향으로 이웃하여 배열될 수 있다.

제1 픽셀과 제1' 픽셀은 대칭일 수 있다. 즉, 제1 픽셀과 제1' 픽셀은, 제1 픽셀과 제1' 픽셀 사이를 제1 방향으로 가로지르는 가상의 축을 기준으로 선대칭 관계에 있을 수 있다. 제2 픽셀과 제2' 픽셀은 대칭일 수 있다. 즉, 제2 픽셀과 제2' 픽셀은, 제2 픽셀과 제2' 픽셀을 제1 방향으로 가로지르는 상기 가상의 축을 기준으로 선대칭 관계에 있을 수 있다. 제3 픽셀과 제3' 픽셀은 대칭일 수 있다. 즉, 제3 픽셀과 제3' 픽셀은, 제3 픽셀과 제3' 픽셀 사이를 제1 방향으로 가로지르는 상기 가상의 축을 기준으로 선대칭 관계에 있을 수 있다. 제4 픽셀과 제4' 픽셀은 대칭일 수 있다. 즉, 제4 픽셀과 제4' 픽셀은, 제4 픽셀과 제4' 픽셀을 제1 방향으로 가로지르는 상기 가상의 축을 기준으로 선대칭 관계에 있을 수 있다.

하나의 픽셀 내에 배열된 서브 픽셀(PXL)들은, 도시된 바와 같이 쿼드 타입(quad type)으로 배열될 수 있다. 각 픽셀 내 서브 픽셀(PXL)들의 배열 구조는, 도시된 바와 같이 제2 실시예 및 제4 실시예의 조합 구조에 대응할 수 있다. 따라서, 구체적인 설명은 생략하기로 한다.

이하에서는, 설명의 편의를 위해, 제1 픽셀의 제1-1 서브 픽셀(PXL1-1), 제2 픽셀의 제2-1 서브 픽셀(PXL2-1), 제3 픽셀의 제3-1 서브 픽셀(PXL3-1), 및 제2' 픽셀의 제2-1' 서브 픽셀(PXL2-1')의 리페어 구조만을 예로 들어 설명한다. 제1 픽셀의 제1-1 서브 픽셀(PXL1-1), 제2 픽셀의 제2-1 서브 픽셀(PXL2-1), 제3 픽셀의 제3-1 서브 픽셀(PXL3-1), 및 제2' 픽셀의 제2-1' 서브 픽셀(PXL2-1')은 동일 색을 발광하는 서브 픽셀(PXL)들이다.

리페어 영역(RA)은 웰딩 전극(WE, WE'), 리페어 라인(RL, RL'), 보조 웰딩 전극(AWE) 및 보조 리페어 라인(ARL)을 포함한다.

웰딩 전극(WE, WE')은 대응하는 서브 픽셀(PXL)의 제1 전극(E1)에 연결된다. 웰딩 전극(WE, WE')은 서브 픽셀(PXL)의 제1 전극(E1)으로부터 분기된 일부일 수 있다.

예를 들어, 제1-1 웰딩 전극(WE1-1)은 제1-1 서브 픽셀(PXL1-1)의 제1 전극에 연결된다. 제2-1 웰딩 전극(WE2-1)은 제2-1 서브 픽셀(PXL2-1)의 제1 전극에 연결된다.

수직 리페어 라인(RL)은, 제1 방향으로 이웃하는 픽셀들 중, 한 쌍을 이루는 픽셀들의 서브 픽셀(PXL)들 간 리페어를 위해 이용될 수 있다. 이를 위해, 제1 리페어 라인(RL1)의 일단은 제1-1 웰딩 전극(WE1-1)과 중첩되고, 타단은 제2-1 웰딩 전극(WE2-1)과 중첩되도록 배치될 수 있다.

수직 리페어 라인(RL)의 일단 및 타단 중 어느 하나는 대응하는 웰딩 전극(WE)에 연결되고, 다른 하나는 대응하는 웰딩 전극(WE)에 연결되지 않는다. 예를 들어, 제1 리페어 라인(RL1)의 일단은 제1-1 웰딩 전극(WE1-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제1 리페어 라인(RL1)의 타단은 제2-1 웰딩 전극(WE2-1)과 연결될 수 있다.

수평 리페어 라인(RL')은 제2 방향으로 이웃하는 픽셀들의 서브 픽셀(PXL)들 간 리페어를 위해 이용될 수 있다. 이를 위해, 제2' 리페어 라인(RL3')의 일단은 제2-1 웰딩 전극(WE2-1)과 중첩되고, 타단은 제2-1' 웰딩 전극(WE2-1')과 중첩되도록 배치될 수 있다.

수평 리페어 라인(RL')의 일단 및 타단 중 어느 하나는 대응하는 웰딩 전극(WE, WE')에 연결되고, 다른 하나는 대응하는 웰딩 전극(WE, WE')에 연결되지 않는다. 예를 들어, 제3' 리페어 라인(RL3')의 일단은 제2-1 웰딩 전극(WE2-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제3' 리페어 라인(RL3')의 타단은 제2-1' 웰딩 전극(WE2-1')과 연결될 수 있다.

보조 웰딩 전극(AWE)은 대응하는 서브 픽셀(PXL)의 제1 전극에 연결된다. 보조 웰딩 전극(AWE)은 서브 픽셀(PXL)의 제1 전극으로부터 분기된 일부일 수 있다. 보조 웰딩 전극(AWE)은 서브 픽셀(PXL)의 제1 전극에 연결된 웰딩 전극(WE)으로부터 분기된 일부일 수 있다.

보조 웰딩 전극(AWE)은 하나의 서브 픽셀 당 적어도 하나씩 할당될 수 있다. 예를 들어, 제2-1 보조 웰딩 전극(AWE2-1)은 제2-1 서브 픽셀(PXL2-1)의 제1 전극에 연결된다. 제3-1 보조 웰딩 전극(AWE3-1)은 제3-1 서브 픽셀(PXL3-1)의 제1 전극에 연결된다.

보조 리페어 라인(ARL)은 제1 방향으로 연장될 수 있다. 보조 리페어 라인(ARL)은, 제1 방향으로 이웃하는 픽셀들 중, 서로 다른 쌍을 이루는 픽셀들의 서브 픽셀(PXL)들 간 리페어를 위해 이용될 수 있다. 이를 위해, 제1 보조 리페어 라인(ARL1)의 일단은 제2-1 보조 웰딩 전극(AWE2-1)과 중첩되고, 타단은 제3-1 보조 웰딩 전극(AWE3-1)과 중첩되도록 배치될 수 있다.

보조 리페어 라인(ARL)의 일단 및 타단 중 어느 하나는 대응하는 보조 웰딩 전극(AWE)에 연결되고, 다른 하나는 대응하는 보조 웰딩 전극(AWE)에 연결되지 않는다. 예를 들어, 제1 보조 리페어 라인(ARL1)의 일단은 제2-1 보조 웰딩 전극(AWE2-1)과 적어도 하나의 절연층을 사이에 두고 서로 분리되고, 제1 보조 리페어 라인(ARL1)의 타단은 제3-1 보조 웰딩 전극(AWE3-1)과 연결될 수 있다.

검사 공정에서의 리페어 공정은 아래와 같이 선택적으로 수행될 수 있다.

예를 들어, 검사 공정에서 제2-1 서브 픽셀(PXL2-1)이 불량으로 판정되면, 제2-1 서브 픽셀(PXL2-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제1 리페어 라인(RL1)의 일단과 제1-1 웰딩 전극(WE1-1)을 연결시켜, 제1-1 서브 픽셀(PXL1-1)의 제1 전극과 제2-1 서브 픽셀(PXL2-1)의 제1 전극을 전기적으로 연결시킬 수 있다.

또는, 선택적으로, 제2-1 서브 픽셀(PXL2-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제2' 리페어 라인(RL3')의 일단과 제2-1 웰딩 전극(WE2-1)을 연결시켜, 제2-1 서브 픽셀(PXL2-1)의 제1 전극과 제2-1' 서브 픽셀(PXL2-1')의 제1 전극을 전기적으로 연결시킬 수 있다.

또는, 선택적으로, 제2-1 서브 픽셀(PXL2-1)에 인가되는 신호를 컷팅(cutting) 공정 등을 통해 차단하고, 웰딩 공정을 통해 분리되어 있던 제1 보조 리페어 라인(ARL1)의 일단과 제2-1 보조 웰딩 전극(AWE2-1)을 연결시켜, 제2-1 서브 픽셀(PXL2-1)의 제1 전극과 제3-1 서브 픽셀(PXL3-1)의 제1 전극을 전기적으로 연결시킬 수 있다.

이와 같이, 본 발명의 제5 실시예는, 제1 방향으로 이웃하는 픽셀들 중 한 쌍을 이루는 픽셀들, 제1 방향으로 이웃하는 픽셀들 중 다른 쌍을 이루는 픽셀들, 및 제2 방향으로 이웃하는 픽셀들 간 리페어가 선택적으로 가능하다. 따라서, 본 발명의 제5 실시예는 표시장치의 제조 수율을 현저히 개선할 수 있는 이점을 갖는다.

리페어 라인(RL, RL')들의 연결부(LN) 및 보조 리페어 라인(ARL)들의 보조 연결부(ALN)는 투명 도전물질로 형성된다. 투명 도전물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium gallium zinc oxide) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 제5 실시예에서, 리페어 라인(RL, RL')은 소정의 투과도를 갖기 때문에, 리페어 영역(RA)에서 리페어 라인(RL, RL') 및 보조 리페어 라인(ARL)이 배치되는 영역 또한 투과 영역(TA)으로 할당될 수 있다. 이에 따라, 본 발명은, 리페어 라인(RL, RL') 및 보조 리페어 라인(ARL)의 위치에 구애됨이 없이, 요구되는 발광 영역(EA)의 면적을 확보하면서도 투과 영역(TA)의 면적을 충분히 확보할 수 있기 때문에, 양질의 투명 표시장치를 제공할 수 있는 이점을 갖는다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.

TA : 투과 영역 EA : 발광 영역
RA : 리페어 영역 PXL : 서브 픽셀
WE, WE' : 웰딩 전극 RL, RL' : 리페어 라인
AWE : 보조 웰딩 전극 ARL : 보조 리페어 라인

Claims

상기 제1 방향을 따라 순차적으로 배열된 제1-1 서브 픽셀의 제1 전극, 제1-2 서브 픽셀의 제1 전극, 제2-1 서브 픽셀의 제1 전극, 및 제2-2 서브 픽셀의 제1 전극;
상기 제1-1 서브 픽셀의 제1 전극에 연결된 제1-1 웰딩 전극, 상기 제1-2 서브 픽셀의 제1 전극에 연결된 제1-2 웰딩 전극, 상기 제2-1 서브 픽셀의 제1 전극에 연결된 제2-1 웰딩 전극, 상기 제2-2 서브 픽셀의 제1 전극에 연결된 제2-2 웰딩 전극; 및
상기 제1-1 웰딩 전극과 상기 제2-1 웰딩 전극에 중첩되는 제1 리페어 라인, 및 상기 제1-2 웰딩 전극과 상기 제2-2 웰딩 전극에 중첩되는 제2 리페어 라인을 포함하고,
상기 제1 리페어 라인과 상기 제2 리페어 라인은,
투명 도전 물질로 이루어진, 표시장치.
제 1 항에 있어서,
상기 제1 리페어 라인은,
상기 제1-1 웰딩 전극 및 상기 제2-1 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제1-1 웰딩 전극 및 상기 제2-1 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 1 항에 있어서,
상기 제2 리페어 라인은,
상기 제1-2 웰딩 전극 및 상기 제2-2 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제1-2 웰딩 전극 및 상기 제2-2 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 1 항에 있어서,
상기 제1 리페어 라인 및 상기 제2 리페어 라인은,
동일 층에 배치되는, 표시장치.
제 1 항에 있어서,
상기 제1-1 서브 픽셀, 및 상기 제2-1 서브 픽셀은,
제1 색의 광을 방출하고,
상기 제1-2 서브 픽셀, 및 상기 제2-2 서브 픽셀은,
상기 제1 색과 상이한 제2 색을 발광하는, 표시장치.
제 1 항에 있어서,
상기 제2-2 서브 픽셀의 제1 전극과 상기 제1 방향을 따라 이웃하여 배열된 제3-1 서브 픽셀의 제1 전극;
상기 제2-1 서브 픽셀의 제1 전극에 연결된 제2-1 보조 웰딩 전극;
상기 제3-1 서브 픽셀의 제1 전극에 연결된 제3-1 보조 웰딩 전극; 및
상기 제2-1 보조 웰딩 전극과 상기 제3-1 보조 웰딩 전극에 중첩되는 보조 리페어 라인을 더 포함하고,
상기 보조 리페어 라인의 적어도 일부는,
투명 도전 물질로 이루어진, 표시장치.
제 6 항에 있어서,
상기 제2-1 보조 웰딩 전극은,
상기 제2-1 웰딩 전극으로부터 분기된 일부인, 표시장치.
제 6 항에 있어서,
상기 보조 리페어 라인은,
상기 제2-1 보조 웰딩 전극 및 상기 제3-1 보조 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제2-1 보조 웰딩 전극 및 상기 제3-1 보조 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 6 항에 있어서,
상기 제1, 제2 리페어 라인 및 보조 리페어 라인은,
동일 층에 배치되는, 표시장치.
제 6 항에 있어서,
상기 제1-1 서브 픽셀, 상기 제2-1 서브 픽셀 및 상기 제3-1 서브 픽셀은,
제1 색의 광을 방출하고,
상기 제1-2 서브 픽셀, 및 상기 제1-2' 서브 픽셀은,
상기 제1 색과 상이한 제2 색을 발광하는, 표시장치.
제 1 항 및 제 6 항 중 어느 한 항에 있어서,
상기 제1-1 서브 픽셀의 제1 전극과 상기 제1 방향과 교차하는 제2 방향으로 이웃하여 배열된 제1-1' 서브 픽셀의 제1 전극;
상기 제1-1' 서브 픽셀의 제1 전극과 상기 제1 방향을 따라 이웃하여 배열되고, 상기 제1-2 서브 픽셀의 제1 전극과 상기 제2 방향으로 이웃하여 배열된 제1-2' 서브 픽셀의 제1 전극;
상기 제1-1' 서브 픽셀의 제1 전극에 연결된 제1-1' 웰딩 전극;
상기 제1-2' 서브 픽셀의 제1 전극에 연결된 제1-2' 웰딩 전극;
상기 제1-1 웰딩 전극과 상기 제1-1' 웰딩 전극에 중첩되는 제1' 리페어 라인; 및
상기 제1-2 웰딩 전극과 상기 제1-2' 웰딩 전극에 중첩되는 제2' 리페어 라인을 더 포함하고,
상기 제1' 리페어 라인과 상기 제2' 리페어 라인의 적어도 일부는,
투명 도전 물질로 이루어진, 표시장치.
제 11 항에 있어서,
상기 제1' 리페어 라인은,
상기 제1-1 웰딩 전극 및 상기 제1-1' 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제1-1 웰딩 전극 및 상기 제1-1' 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 11 항에 있어서,
상기 제2' 리페어 라인은,
상기 제1-2 웰딩 전극 및 상기 제1-2' 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제1-2 웰딩 전극 및 상기 제1-2' 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 11 항에 있어서,
상기 제1, 제2 리페어 라인, 및 상기 제1', 제2' 리페어 라인은,
동일 층에 배치되는, 표시장치.
제 11 항에 있어서,
상기 제1-1 서브 픽셀, 및 상기 제1-1' 서브 픽셀은,
제1 색의 광을 방출하고,
상기 제1-2 서브 픽셀, 및 상기 제1-2' 서브 픽셀은,
상기 제1 색과 상이한 제2 색을 발광하는, 표시장치.
제 1 항에 있어서,
상기 제1 리페어 라인은,
상기 제1-1 웰딩 전극 및 상기 제2-1 웰딩 전극과 중첩하는 중첩부들; 및
상기 중첩부들을 연결하며, 상기 투명 도전 물질로 이루어지는 연결부를 포함하고,
상기 중첩부들과 상기 연결부는,
상기 중첩부들과 상기 연결부들 사이에 개재된 절연층을 관통하는 관통홀을 통해 연결되는, 표시장치.
제1 방향으로 연장되는 가상의 축을 기준으로 대칭이며, 상기 제1 방향과 교차하는 제2 방향으로 이웃하여 배열되는 제1 픽셀 및 제1' 픽셀; 및
상기 제1 픽셀 및 상기 제2 픽셀 간 리페어를 위한 웰딩 전극 및 리페어 전극을 포함하고,
상기 제1 픽셀은,
제1-1 서브 픽셀의 제1 전극, 및 상기 제1-1 서브 픽셀의 제1 전극과 상기 제1 방향으로 이웃하여 배열된 제1-2 서브 픽셀의 제1 전극을 포함하고,
상기 제1' 픽셀은,
상기 제1-1 서브 픽셀의 제1 전극과 상기 제2 방향을 따라 이웃하여 배열된 제1-1' 서브 픽셀의 제1 전극, 상기 제1-1' 서브 픽셀의 제1 전극과 상기 제1 방향으로 이웃하며 상기 제1-2 서브 픽셀의 제1 전극과 상기 제2 방향으로 이웃하여 배열된 제1-2' 서브 픽셀의 제1 전극을 포함하며,
상기 웰딩 전극은,
상기 제1-1 서브 픽셀의 제1 전극에 연결된 제1-1 웰딩 전극, 상기 제1-2 서브 픽셀의 제1 전극에 연결된 제1-2 웰딩 전극, 상기 제1-1' 서브 픽셀의 제1 전극에 연결된 제1-1' 웰딩 전극, 상기 제1-2' 서브 픽셀의 제1 전극에 연결된 제1-2' 웰딩 전극을 포함하고,
상기 리페어 라인은,
상기 제1-1 웰딩 전극과 상기 제1-1' 웰딩 전극에 중첩되는 제1' 리페어 라인, 및 상기 제1-2 웰딩 전극과 상기 제1-2' 웰딩 전극에 중첩되는 제2' 리페어 라인을 포함하고,
상기 제1' 리페어 라인과 상기 제2' 리페어 라인의 적어도 일부는,
투명 도전 물질로 이루어진, 표시장치.
제 17 항에 있어서,
상기 제1' 리페어 라인은,
상기 제1-1 웰딩 전극 및 상기 제1-1' 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제1-1 웰딩 전극 및 상기 제1-1' 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 17 항에 있어서,
상기 제2' 리페어 라인은,
상기 제1-2 웰딩 전극 및 상기 제1-2' 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제1-2 웰딩 전극 및 상기 제1-2' 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 17 항에 있어서,
상기 제1 픽셀과 상기 제1 방향을 따라 이웃하여 배열된 제2 픽셀을 더 포함하고,
상기 제2 픽셀은,
상기 제1-2 서브 픽셀의 제1 전극과 상기 제1 방향을 따라 이웃하여 배열된 상기 제2-1 서브 픽셀의 제1 전극, 및 상기 제2-1 서브 픽셀의 제1 전극과 상기 제1 방향을 따라 이웃하여 배열된 상기 제2-2 서브 픽셀의 제1 전극을 포함하고,
상기 웰딩 전극은,
상기 제2-1 서브 픽셀의 제1 전극에 연결된 제2-1 웰딩 전극, 및 상기 제2-2 서브 픽셀의 제1 전극에 연결된 제2-2 웰딩 전극을 포함하며,
상기 리페어 라인은,
상기 제1-1 웰딩 전극과 상기 제2-1 웰딩 전극에 중첩되는 제1 리페어 라인, 및 상기 제1-2 웰딩 전극과 상기 제2-2 웰딩 전극에 중첩되는 제2 리페어 라인을 포함하고,
상기 제1 리페어 라인과 상기 제2 리페어 라인의 적어도 일부는,
투명 도전 물질로 이루어진, 표시장치.
제 20 항에 있어서,
상기 제1 리페어 라인은,
상기 제1-1 웰딩 전극 및 상기 제2-1 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제1-1 웰딩 전극 및 상기 제2-1 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 20 항에 있어서,
상기 제2 리페어 라인은,
상기 제1-2 웰딩 전극 및 상기 제2-2 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제1-2 웰딩 전극 및 상기 제2-2 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 20 항에 있어서,
상기 제2 픽셀과 상기 제1 방향을 따라 이웃하여 배열된 제3 픽셀; 및
상기 제2 픽셀 및 상기 제3 픽셀 간 리페어를 위한 보조 웰딩 전극 및 보조 리페어 전극을 더 포함하고,
상기 제3 픽셀은,
상기 제2-2 서브 픽셀의 제1 전극과 상기 제1 방향을 따라 이웃하여 배열된 제3-1 서브 픽셀의 제1 전극을 포함하며,
상기 보조 웰딩 전극은,
상기 제2-1 서브 픽셀의 제1 전극에 연결된 제2-1 보조 웰딩 전극, 상기 제3-1 서브 픽셀의 제1 전극에 연결된 제3-1 보조 웰딩 전극을 포함하고,
상기 보조 리페어 라인은,
상기 제2-1 보조 웰딩 전극과 상기 제3-1 보조 웰딩 전극에 중첩되는 보조 리페어 라인을 더 포함하며,
상기 보조 리페어 라인의 적어도 일부는,
투명 도전 물질로 이루어진, 표시장치.
제 23 항에 있어서,
상기 보조 리페어 라인은,
상기 제2-1 보조 웰딩 전극 및 상기 제3-1 보조 웰딩 전극과 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치되며, 상기 제2-1 보조 웰딩 전극 및 상기 제3-1 보조 웰딩 전극 중 어느 하나와 상기 적어도 하나의 절연층을 관통하는 오픈홀을 통해 연결되는, 표시장치.
제 23 항에 있어서,
상기 제1-1 서브 픽셀, 상기 제1-1' 서브 픽셀, 상기 제2-1 서브 픽셀, 상기 제3-1 서브 픽셀은,
동일한 색의 광을 방출하는, 표시장치.
제 17 항에 있어서,
상기 제1' 리페어 라인은,
상기 제1-1' 웰딩 전극 및 상기 제2-1' 웰딩 전극과 중첩하는 중첩부들; 및
상기 중첩부들을 연결하며, 상기 투명 도전 물질로 이루어지는 연결부를 포함하고,
상기 중첩부들과 상기 연결부는,
상기 중첩부들과 상기 연결부들 사이에 개재된 절연층을 관통하는 관통홀을 통해 연결되는, 표시장치.