WO2014034512A1 - 薄膜トランジスタ基板及び表示装置 - Google Patents

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inorganic insulating
layer
thin film
film transistor
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PCT/JP2013/072378
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近間　義雅
幸伸 中田
徹也 山下
西村　淳
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シャープ株式会社
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a thin film transistor substrate and a display device. More specifically, the present invention relates to a thin film transistor substrate suitable for a thin film transistor substrate including an organic insulating layer, and a display device including the same.
  • a thin film transistor substrate (hereinafter also referred to as an array substrate) is usually provided with a thin film transistor (TFT) as a switching element for each pixel which is the minimum unit of an image.
  • TFT thin film transistor
  • the array substrate is usually provided with various wirings, insulating layers for insulating these wirings, and terminals for connecting other electronic components.
  • an anisotropic conductive member such as an anisotropic conductive film (hereinafter also referred to as ACF (Anisotropic Conductive Film)) or the like is used for the array substrate, and a semiconductor integrated circuit and a flexible printed circuit board (hereinafter referred to as FPC (Flexible Printed). Circuit (also referred to as a circuit board)) may be connected (mounted).
  • ACF anisotropic Conductive Film
  • FPC Flexible Printed
  • a technique for forming an insulating layer using an organic material For example, a gate electrode, a gate insulating layer provided to cover the gate electrode, an oxide semiconductor layer provided over the gate insulating layer and having a channel region, a source electrode provided over the oxide semiconductor layer, and An active matrix substrate having an interlayer insulating film covering a drain electrode and a planarizing film provided on the interlayer insulating film, wherein the interlayer insulating film is formed on a portion of the planarizing film located above the channel region.
  • An active matrix substrate in which a reaching opening is formed is disclosed (for example, see Patent Document 1).
  • a liquid crystal display device using a chromatic translucent resin layer as an interlayer film covering at least the oxide semiconductor layer is disclosed (for example, Patent Document 2). reference.).
  • This panel includes an array substrate in which an insulating layer (hereinafter also referred to as an organic insulating layer) formed from an organic material is stacked on an insulating layer (hereinafter also referred to as an inorganic insulating layer) formed from an inorganic material. It was out.
  • an insulating layer hereinafter also referred to as an organic insulating layer
  • an inorganic insulating layer formed from an inorganic material.
  • FIG. 30 is a schematic cross-sectional view of an array substrate included in the liquid crystal display panel of Comparative Embodiment 1, and shows a peripheral portion of a terminal.
  • the array substrate according to Comparative Embodiment 1 includes a glass substrate 130, wiring 143 on the glass substrate 130, and an inorganic insulating layer 131 that covers the wiring 143 in the peripheral portion of the terminal (not shown).
  • the transparent conductive layer 144 on the 135 and the inorganic insulating layer 136 on the transparent conductive layer 144 were provided.
  • the inorganic insulating layers 131 and 136 were formed from silicon nitride (SiNx), the organic insulating layer 135 was formed from a photosensitive acrylic resin, and the transparent conductive layer 144 was formed from indium tin oxide (ITO). .
  • the semiconductor layer of the TFT (not shown) is formed of an oxide semiconductor.
  • the inorganic insulating layers 132 and 134 and the protective layer 133 are made of silicon dioxide (SiO 2). 2 ).
  • the present invention has been made in view of the above situation, and an object of the present invention is to provide a thin film transistor substrate and a display device capable of suppressing the occurrence of peeling.
  • One embodiment of the present invention includes an insulating substrate; A thin film transistor; A first inorganic insulating layer; An organic insulating layer laminated on the first inorganic insulating layer; It may be a thin film transistor substrate comprising a second inorganic insulating layer laminated on the organic insulating layer, The organic insulating layer may have a side surface covered with the second inorganic insulating layer.
  • this thin film transistor substrate is also referred to as a thin film transistor substrate according to the present invention.
  • a thin film transistor substrate according to the present invention includes a display region in which a plurality of pixel regions are arranged, A peripheral area around the display area, The side surface of the organic insulating layer may be disposed in the peripheral region.
  • the thin film transistor substrate according to the present invention may further include a terminal provided on the insulating substrate, The side surface of the organic insulating layer may be disposed in a peripheral portion of the terminal.
  • the side surface of the organic insulating layer may be disposed in a peripheral portion of an end surface of the thin film transistor substrate.
  • the first inorganic insulating layer may have a side surface under the side surface of the organic insulating layer,
  • the second inorganic insulating layer may cover the side surface of the organic insulating layer and the side surface of the first inorganic insulating layer,
  • the second inorganic insulating layer may be in contact with the insulating substrate.
  • the first inorganic insulating layer may have a side surface under the side surface of the organic insulating layer
  • the second inorganic insulating layer may cover the side surface of the organic insulating layer and the side surface of the first inorganic insulating layer
  • the thin film transistor substrate according to the present invention may further include a third inorganic insulating layer provided between the insulating substrate and the first inorganic insulating layer,
  • the third inorganic insulating layer may have a portion protruding from the first inorganic insulating layer,
  • the second inorganic insulating layer may be in contact with the upper surface of the portion that protrudes from the first inorganic insulating layer
  • the third inorganic insulating layer may include silicon nitride.
  • the thin film transistor substrate according to the present invention may further include a display region in which a plurality of pixel regions are arranged, The side surface of the organic insulating layer may be disposed in the display area.
  • the thin film transistor substrate according to the present invention may further include a first transparent conductive layer and a second transparent conductive layer,
  • the thin film transistor may have a drain electrode,
  • the first inorganic insulating layer may be stacked on the drain electrode,
  • the first transparent conductive layer may be laminated on the organic insulating layer,
  • the second transparent conductive layer may be laminated on the second inorganic insulating layer,
  • the organic insulating layer may be provided with an opening,
  • the side surface of the organic insulating layer may be disposed so as to surround the opening,
  • Each of the first and second inorganic insulating layers may be provided with an opening in the opening of the organic insulating layer,
  • the second transparent conductive layer may be connected to the drain electrode through the opening of the first and second inorganic insulating layers.
  • the first inorganic insulating layer may have a side surface under the side surface of the organic insulating layer,
  • the second inorganic insulating layer may cover the side surface of the organic insulating layer and the side surface of the first inorganic insulating layer.
  • the first inorganic insulating layer may have a portion protruding from the organic insulating layer,
  • the second inorganic insulating layer may be in contact with the upper surface of the portion that protrudes from the organic insulating layer.
  • the first inorganic insulating layer may include silicon oxide,
  • the organic insulating layer may include a photosensitive resin.
  • the second inorganic insulating layer may include silicon nitride.
  • the thin film transistor may have a semiconductor layer containing a metal oxide
  • the metal oxide may include oxygen and at least one element selected from the group consisting of indium, gallium, aluminum, copper, zinc, magnesium, and cadmium.
  • the metal oxide may include indium, gallium, zinc, and oxygen.
  • Another aspect of the present invention may be a display device including the thin film transistor substrate according to the present invention.
  • the present invention it is possible to realize a thin film transistor substrate and a display device that can suppress the occurrence of peeling.
  • FIG. 2 is a schematic cross-sectional view taken along line A1-A2 in FIG.
  • FIG. 4 is a schematic plan view showing the liquid crystal display of Embodiments 1 to 3, showing a state before mounting an IC chip and an FPC board.
  • (A)-(c) is a cross-sectional schematic diagram of the array substrate of Embodiment 1, (a) shows a TFT portion, (b) shows a peripheral portion of a terminal, and (c) shows an array. The peripheral part of the end surface of a board
  • FIGS. 4A to 4C are schematic cross-sectional views of members in the manufacturing process of the array substrate of the first embodiment (film formation process of the first and second insulating films), and FIG. , (B) shows the peripheral part of the terminal, and (c) shows the peripheral part of the end face of the array substrate.
  • FIG. 1 A) to (c) are cross-sectional schematic views of each member in the manufacturing process (semiconductor layer forming process) of the array substrate of Embodiment 1, (a) shows the TFT section, and (b) shows The peripheral part of a terminal is shown, (c) shows the peripheral part of the end surface of an array substrate.
  • FIG. 1 A) to (c) are schematic cross-sectional views of each member in the manufacturing process of the array substrate of Embodiment 1 (formation process of the inorganic insulating layer and the protective layer), (a) shows the TFT portion, b) shows the peripheral part of the terminal, and (c) shows the peripheral part of the end face of the array substrate.
  • FIGS. 1 to (c) are schematic cross-sectional views of each member in the array substrate manufacturing process (source layer forming process) of Embodiment 1, (a) shows a TFT section, and (b) shows The peripheral part of a terminal is shown, (c) shows the peripheral part of the end surface of an array substrate.
  • FIGS. 1 to (c) are schematic cross-sectional views of each member in the array substrate manufacturing process (source layer forming process) of Embodiment 1, (a) shows a TFT section, and (b) shows The peripheral part of a terminal is shown, (c) shows the peripheral part of the end surface of an array substrate.
  • FIG. 4A to 4C are schematic cross-sectional views of each member in the array substrate manufacturing process (organic insulating layer forming process) according to the first embodiment, where FIG. , Shows the peripheral part of the terminal, and (c) shows the peripheral part of the end face of the array substrate.
  • FIG. Shows the peripheral part of the terminal
  • FIG. shows the peripheral part of the terminal
  • FIG. shows the peripheral part of the end face of the array substrate.
  • (A)-(c) is a cross-sectional schematic diagram of each member in the manufacturing process (transparent conductive layer forming process) of the array substrate of Embodiment 1, (a) shows the TFT section, (b) shows , Shows the peripheral part of the terminal, and (c) shows the peripheral part of the end face of the array substrate.
  • FIG. 1 A) to (c) are schematic cross-sectional views of each member in the array substrate manufacturing process (inorganic insulating layer forming process) of Embodiment 1, wherein (a) shows a TFT section and (b) shows , Shows the peripheral part of the terminal, and (c) shows the peripheral part of the end face of the array substrate. It is a cross-sectional schematic diagram of the array substrate of Embodiment 2, and shows the peripheral part of a terminal. It is a cross-sectional schematic diagram of each member in the manufacturing process (gate layer forming process) of the array substrate of Embodiment 2, and shows the peripheral part of the terminal.
  • FIG. 6 is a schematic cross-sectional view of each member in a manufacturing process (first and second insulating film forming processes) of an array substrate according to a second embodiment, and shows a peripheral portion of a terminal. It is a cross-sectional schematic diagram of each member in the manufacturing process (formation process of an inorganic insulating layer and a protective layer) of the array substrate of Embodiment 2, and shows the peripheral part of a terminal.
  • FIG. 9 is a schematic cross-sectional view of each member in a manufacturing process (a fourth insulating film forming process) of an array substrate according to Embodiment 2, and shows a peripheral portion of a terminal.
  • FIG. 1 is a schematic plan view showing the liquid crystal display of Embodiment 1, and shows a state after mounting an IC chip and an FPC board.
  • FIG. 2 is a schematic cross-sectional view taken along line A1-A2 in FIG.
  • FIG. 3 is a schematic plan view showing the liquid crystal displays of Embodiments 1 to 3, and shows a state before mounting the IC chip and the FPC board.
  • the liquid crystal display 1 of the present embodiment is an active matrix drive type and transmissive type liquid crystal display, and is a fringe field switching (FFS) type liquid crystal display which is a kind of horizontal alignment mode.
  • the liquid crystal display 1 includes a liquid crystal panel 10, a backlight (not shown), an IC chip 53 and a flexible wiring board (FPC board) 50 respectively mounted on the liquid crystal panel 10.
  • FPC board flexible wiring board
  • an anisotropic conductive member 57 provided between the liquid crystal panel 10 and the IC chip 53 and an anisotropic conductive member 60 provided between the liquid crystal panel 10 and the FPC board 50.
  • the liquid crystal panel 10 includes an array substrate 11 and a color filter substrate (CF substrate) 12 facing each other, a liquid crystal layer 13 provided between the substrates 11 and 12, and a liquid crystal layer 13. And a seal 14 for sealing between the substrates 11 and 12.
  • a display unit 15 is provided in a region where the substrates 11 and 12 face each other.
  • a plurality of pixels 26 are arranged in the display unit 15.
  • the pixels 26 are arranged in a matrix in the row direction and the column direction.
  • Each pixel 26 is composed of sub-pixels of a plurality of colors (for example, three colors of red, green, and blue).
  • the array substrate 11 includes a region (hereinafter also referred to as a display region) 24 corresponding to the display unit 15 and a peripheral region (frame region) 25 around the display region 24.
  • the array substrate 11 has various members formed on the insulating substrate 30. Specifically, the display area 24 has a plurality of source bus lines and a plurality of gate bus lines (none of which are shown) provided to intersect each other. A plurality of common bus lines may be provided in parallel to the gate bus lines. Each subpixel substantially coincides with a region defined by a source bus line and a gate bus line or a common bus line.
  • the array substrate 11 has a plurality of TFTs (not shown) that function as switching elements, and transparent pixel electrodes (not shown) connected to the TFTs. The TFT and the pixel electrode are provided in a region corresponding to each subpixel (hereinafter also referred to as a subpixel region). Each TFT is connected to a corresponding source bus line and gate bus line.
  • the seal 14 is formed so as to surround the display unit 15.
  • the seal 14 bonds the substrates 11 and 50 to each other and seals the liquid crystal layer 13 between the substrates 11 and 50.
  • the type of the material (seal material) of the seal 14 is not particularly limited, and a general seal material can be used.
  • the seal material does not have photocurability and has thermosetting properties (hereinafter, thermosetting).
  • Mold sealant photocuring (for example, UV curable) sealing material (hereinafter also referred to as photocurable sealing material), photocurability (for example, UV curable). )
  • a thermosetting sealing material hereinafter also referred to as a light / heat combination type sealing material.
  • ODF method drop injection method
  • a photo-curing type sealing material and a light / heat combination type sealing material are suitable, and when a vacuum injection method is adopted, the thermosetting type is used.
  • the sealing material generally includes an acrylic resin and / or an epoxy resin.
  • Specific examples of the light / heat combination type sealing material include, for example, Photorec S series (manufactured by Sekisui Chemical Co., Ltd.) mainly composed of an epoxy acrylic resin.
  • the array substrate 11 includes a protruding region 16 that does not face the CF substrate 12 in the peripheral region 25, and the IC chip 53 and the FPC substrate 50 are mounted on the array substrate 11 in the protruding region 16. (Installed). In the overhang region 16, electronic components such as resistors and ceramic capacitors (hereinafter, such electronic components are also referred to as passive elements) may be mounted on the array substrate 11.
  • the array substrate 11 has a plurality of terminals 20 in the overhang region 16, and the plurality of terminals 20 includes a plurality of terminals 21 and 22 for connecting an IC chip and a plurality of terminals 23 for connecting an FPC substrate. Contains.
  • the array substrate 11 has a plurality of wirings 19 in the peripheral region 25. The wirings 19 connect the connection wires 18 that connect the terminals 22 to the corresponding terminals 23, and the source bus lines or gates that correspond to the terminals 21.
  • the lead-out wiring 17 connected to the bus line is included.
  • connection destination of each terminal 20 is not specifically limited, It can set suitably.
  • the terminal 20 may include a terminal for connecting a passive element.
  • the IC chip 53 is a bare chip having a plurality of bumps 54 functioning as terminals, and is mounted on the array substrate 11 by a COG (Chip On Glass) method.
  • a driving circuit for driving the gate bus line and the source bus line is formed in the IC chip 53. Note that at least a part of the drive circuit, for example, the drive circuit for the gate bus line, may be formed monolithically on the array substrate 11. Further, the IC chip 53 may be an LSI chip.
  • the FPC board 50 is a printed board that can be bent, and includes a flexible insulating film 51 formed of a resin such as polyimide, and a plurality of wirings 52 each formed on the film 51. The end of each wiring 52 functions as a terminal. A passive element may be mounted on the FPC board 50.
  • the IC chip 53 and the FPC board 50 are electrically connected to the liquid crystal panel 10 by being thermocompression bonded (fixed) to the liquid crystal panel 10 via anisotropic conductive members 57 and 60, respectively.
  • the anisotropic conductive member 57 is provided so as to cover the terminals 21 and 22, and the anisotropic conductive member 60 is provided so as to cover the terminal 23.
  • the anisotropic conductive members 57 and 60 include thermosetting resins (for example, epoxy resins) 55 and 58 and a large number of conductive particles 56 and 59 in the thermosetting resins 55 and 58, respectively.
  • the anisotropic conductive members 57 and 60 can exhibit conductivity in the vertical direction (normal direction of the substrate 11), and can exhibit insulation in the horizontal direction (plane direction of the substrate 11).
  • Each of the anisotropic conductive members 57 and 60 is preferably formed using ACF, but the material is not particularly limited, and may be formed using an anisotropic conductive paste.
  • An anisotropic conductive material such as ACF can electrically connect electronic components so as to maintain insulation between adjacent terminals (electrodes) while maintaining conduction between terminals (electrodes) facing each other. .
  • the electronic components can be mechanically fixed to each other.
  • FIGS. 4A to 4C are schematic cross-sectional views of the array substrate of the first embodiment.
  • FIG. 4A shows the TFT portion
  • FIG. 4B shows the peripheral portion of the terminal.
  • FIG. 4C shows the peripheral portion of the end surface of the array substrate.
  • a TFT 49 having a bottom gate structure is provided in the TFT portion.
  • an alignment film (not shown) is formed on the surface of the array substrate 11 on the liquid crystal layer 13 side.
  • the TFT 49 includes a gate electrode 37, inorganic insulating layers 31 and 32, a semiconductor layer 38, a protective layer 33, a source electrode 39 and a drain electrode 40.
  • the gate electrode 37 is connected to the gate bus line
  • the source electrode 39 is connected to the source bus line.
  • the inorganic insulating layers 31 and 32 function as a gate insulating film in the TFT portion.
  • the protective layer 33 functions as an etching stopper layer (ES layer) in the TFT portion and covers the channel region of the semiconductor layer 38.
  • the source electrode 39 and the drain electrode 40 are each connected to the semiconductor layer 38 through an opening formed in the protective layer 33.
  • openings 35a, 34a and 36a are respectively formed in the organic insulating layer 35 and the inorganic insulating layers 34 and 36, and the transparent conductive layer 42 is connected to the drain electrode 40 through these openings.
  • the opening 35a is larger than the openings 34a and 36a, and the openings 34a and 36a are formed in the opening 35a.
  • the side surface of the inorganic insulating layer 34 adjacent to the opening 34a is flush with the side surface of the inorganic insulating layer 36 adjacent to the opening 36a.
  • the transparent conductive layer 42 is formed with slits (elongated openings, not shown) that are parallel to each other, while the transparent conductive layer 41 is formed so as to cover the entire sub-pixel region in a region other than the openings 35a. .
  • the gate bus line and the gate electrode 37 are supplied with a scanning signal in a pulse manner from the IC chip 53 at a predetermined timing, and the scanning signal is applied to each TFT 49 by a line sequential method.
  • the TFT 49 is turned on for a certain period by the input of the scanning signal.
  • the transparent conductive layer 42 functions as a so-called pixel electrode. While the TFT 49 is in an ON state, an image signal is supplied from the IC chip 53 to the transparent conductive layer 42 via the source bus line and the TFT 49.
  • the transparent conductive layer 41 is supplied with a common signal that is a signal applied in common to all the pixels.
  • the transparent conductive layer 42 overlaps the transparent conductive layer 41, and an inorganic insulating layer 36 is interposed between these layers. Further, a common signal is applied to the transparent conductive layer 41. Therefore, when an image signal is applied to the transparent conductive layer 42, a storage capacitor is formed by these transparent members. Thus, the transparent conductive layers 41 and 42 also function as storage capacitor electrodes.
  • the inorganic insulating layer 36 functions as an insulator that insulates between the transparent conductive layer 41 and the transparent conductive layer 42 in the display region including the TFT portion, and also functions as a dielectric that forms a storage capacitor. .
  • an inorganic insulating film has a better barrier property against moisture than an organic insulating film.
  • the side surface 35 b of the organic insulating layer 35 adjacent to the opening 35 a is covered with the inorganic insulating layer 36. Therefore, moisture can be prevented from entering the organic insulating layer 35 from the side surface 35b. As a result, the occurrence of peeling in the TFT portion can be suppressed.
  • the inorganic insulating layer 34 protrudes from the organic insulating layer 35, and the inorganic insulating layer 36 is in contact with the upper surface 34c of the protruding portion. Thereby, the side surface 35 b of the organic insulating layer 35 can be reliably covered with the inorganic insulating layer 36.
  • a liquid crystal layer 13 is present on the array substrate 11, and the liquid crystal layer 13 is sealed between the array substrate 11 and the CF substrate 12 by a seal 14.
  • the layer 13 does not exist, and moisture may enter the organic insulating layer 35. Therefore, the technical significance of adopting the above structure in the TFT portion is great.
  • the wiring 43 is provided on the insulating substrate 30 in the peripheral region 25, particularly the peripheral portion of the terminal 20 (for example, a portion surrounded by a broken circle in FIG. 3). ing.
  • the wiring 43 is covered with the inorganic insulating layers 31 and 32 and the protective layer 33 described above.
  • the inorganic insulating layer 34 and the organic insulating layer 35 are stacked in this order.
  • a transparent conductive layer 44 is provided on the organic insulating layer 35.
  • the above-described inorganic insulating layer 36 is provided.
  • the side surface of the inorganic insulating layer 34 is flush with the side surface of the inorganic insulating layer 36.
  • each use of the wiring 43 and the transparent conductive layer 44 is not specifically limited, It can select suitably, for example, the wiring 43 may be utilized as the above-mentioned wiring 19 or the wiring for a test
  • the side surface 35 d of the organic insulating layer 35 is covered with the inorganic insulating layer 36. Therefore, it is possible to prevent moisture from entering the organic insulating layer 35 from the side surface 35d. As a result, the occurrence of peeling at the peripheral portion of the terminal 20 can be suppressed.
  • the structure described above may be exposed to the air or may be covered with the anisotropic conductive member 57 or 60. Even when covered with the anisotropic conductive member 57 or 60, moisture may enter the organic insulating layer 35 until the IC chip 53 and the FPC board 50 are mounted on the array substrate 11. Therefore, even in this case, the technical significance of adopting the above-described structure is great.
  • the insulating substrate 30 is located in the peripheral region 25, particularly the peripheral portion of the end surface 11a of the array substrate 11 (for example, in the region surrounded by the one-dot chain line circle in FIG. 3).
  • the above-mentioned inorganic insulating layers 31 and 32 and the protective layer 33 are laminated in this order.
  • the specific location of the end surface 11a is not particularly limited, and may be located on any of the four sides of the array substrate 11.
  • a wiring 45 is provided on the protective layer 33. On the protective layer 33 and the wiring 45, the above-described inorganic insulating layer 34, organic insulating layer 35, and inorganic insulating layer 36 are laminated in this order.
  • the side surface 34 f of the inorganic insulating layer 34 is flush with the side surface of the inorganic insulating layer 36.
  • the end surface 11 a of the array substrate 11 includes side surfaces of the insulating substrate 30, the inorganic insulating layers 31 and 32, and the protective layer 33.
  • the use of the wiring 45 is not particularly limited and can be set as appropriate.
  • the wiring 45 may be used as a lead line.
  • the wiring 45 may be disposed between the insulating substrate 30 and the inorganic insulating layer 31. Furthermore, the wiring 45 may not be provided.
  • the side surface 35 f of the organic insulating layer 35 is covered with the inorganic insulating layer 36. Therefore, moisture can be prevented from entering the organic insulating layer 35 from the side surface 35f. As a result, it is possible to suppress the occurrence of peeling at the peripheral portion of the end surface 11 a of the array substrate 11.
  • the side surface 35 f of the organic insulating layer 35 can be reliably covered with the inorganic insulating layer 36.
  • the side surface 35f of the organic insulating layer 35 and the side surface 34f of the inorganic insulating layer 34 may be flush with the end surface 11a of the array substrate 11. That is, the end surface 11a may include side surfaces 34f and 35f.
  • the structure described above may be exposed to the air or covered with the seal 14. Even when covered with the seal 14, moisture may enter the organic insulating layer 35 until the CF substrate 12 is bonded to the array substrate 11. Therefore, even in this case, the technical significance of adopting the above-described structure is great. Further, the above-described structure may be covered with the anisotropic conductive member 57 or 60.
  • the end surface 11 a of the array substrate 11 includes a side surface of a glass substrate as the insulating substrate 30, a side surface of the SiNx layer as the inorganic insulating layer 31, a side surface of the SiO 2 layer as the inorganic insulating layer 32, and SiO as the protective layer 33. Two side surfaces may be included, and a side surface of the SiO 2 layer as the inorganic insulating film 34 and a side surface of the SiNx layer as the inorganic insulating film 36 may be further included.
  • the intrusion of moisture from the upper surface is also suppressed. be able to.
  • the side surface of the organic insulating layer 35 is inclined with respect to the insulating substrate 30, and the organic insulating layer 35 has a forward tapered shape.
  • an insulating substrate 30 having an insulating surface is prepared.
  • an insulating substrate generally used for display applications such as a glass substrate, a silicon substrate, and a heat-resistant plastic substrate can be used.
  • the material for the plastic substrate include polyethylene terephthalate resin, polyethylene naphthalate resin, polyether sulfone resin, acrylic resin, and polyimide resin.
  • FIGS. 5A to 5C are schematic cross-sectional views of each member in the array substrate manufacturing process (gate layer forming process) of Embodiment 1, and FIG. 5A shows the TFT portion.
  • FIG. 5B shows the peripheral portion of the terminal, and FIG. 5C shows the peripheral portion of the end face of the array substrate.
  • a first conductive film is formed on the entire surface of the insulating substrate 30 by sputtering, a first resist is formed on the first conductive film by photolithography, and the first conductive film is wet using the first resist as a mask. Etch and strip the first resist. As a result, as shown in FIGS.
  • a layer including the gate electrode 37, the wiring 43, the gate bus line, the common bus line, and the like (hereinafter also referred to as a gate layer) is formed. .
  • the gate electrode 37 is formed integrally with the gate bus line.
  • the first conductive film for example, molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), tungsten (W), tantalum (Ta), chromium (Cr), or an alloy thereof
  • a film containing a nitride can be used.
  • the first conductive film may be a stacked film in which a plurality of types of films are stacked.
  • the first conductive film may be a laminated film in which a Cu film with a thickness of 200 nm is laminated on a Ti film with a thickness of 30 nm.
  • FIGS. 6A to 6C are cross-sectional schematic views of each member in the array substrate manufacturing process (first and second insulating film forming processes) of Embodiment 1, and FIG. 6 (a). Indicates a TFT portion, FIG. 6B shows a peripheral portion of the terminal, and FIG. 6C shows a peripheral portion of the end face of the array substrate.
  • FIGS. 6A to 6C after the first insulating film 46 for the inorganic insulating layer 31 is formed on the entire surface of the substrate on which the gate layer is formed by the CVD method, Subsequently, a second insulating film 47 for the inorganic insulating layer 32 is formed on the entire surface of the first insulating film 46.
  • the first insulating film 46 for example, a silicon nitride (SiNx) film, a silicon nitride oxide (SiNxOy, x> y) film or the like can be used, and a silicon nitride (SiNx) film is particularly preferable.
  • a silicon oxide film for example, SiO 2 film
  • the semiconductor layer 38 includes an oxide semiconductor. From the viewpoint of reducing oxygen vacancies, the second insulating film 47 preferably contains silicon oxide, particularly SiO 2 .
  • the silicon oxide film is inferior to the moisture barrier property (hereinafter also referred to as a water barrier property) as compared with a silicon film containing nitrogen (for example, a silicon nitride film), the silicon oxide film is formed from the second insulating film 47.
  • the inorganic insulating layer 32 is a disadvantageous layer in terms of water barrier properties.
  • the inorganic insulating layer 31 formed from the first insulating film 46 is an advantageous layer in terms of water barrier properties.
  • the first insulating film 46 may be a SiNx film having a thickness of 400 nm
  • the second insulating film 47 may be a SiO 2 film having a thickness of 50 nm.
  • a semiconductor film is formed over the entire surface of the substrate on which the second insulating film 47 is formed by a method such as sputtering or CVD. Annealing may be performed after the semiconductor film is formed.
  • Examples of the material of the semiconductor film include a semiconductor of a group 14 element such as silicon and an oxide semiconductor.
  • an oxide semiconductor is preferable.
  • the oxide semiconductor includes at least one element selected from the group consisting of indium (In), gallium (Ga), aluminum (Al), copper (Cu), zinc (Zn), magnesium (Mg), and cadmium (Cd). , Oxygen (O), and indium (In), gallium (Ga), zinc (Zn), and oxygen (O) are more preferable.
  • the mobility of the TFT 49 can be increased as compared with the case where amorphous silicon is used.
  • the definition is increased, that is, even when the on-time of the TFT 49 per sub-pixel is shortened, a sufficient voltage can be applied to the liquid crystal layer 13.
  • the oxide semiconductor is used, the leakage current in the off state of the TFT 49 can be reduced as compared with the case where amorphous silicon is used. Therefore, in the case of high definition or not, it is possible to employ driving such as low frequency driving and driving with a stop period, and as a result, power consumption can be reduced.
  • a semiconductor layer 38 is formed using an oxide semiconductor (in particular, an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O)), and silicon oxide (eg, SiO 2 ) is formed.
  • an oxide semiconductor in particular, an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O)
  • silicon oxide eg, SiO 2
  • the inorganic insulating layer 34 is formed using the adhesive, the adhesion between the inorganic insulating layer 34 and the organic insulating layer 35 tends to deteriorate. Therefore, this embodiment is suitable when the semiconductor layer 38 includes an oxide semiconductor, and the semiconductor layer 38 is indium (In), gallium (Ga), aluminum (Al), copper (Cu), zinc (Zn).
  • it contains at least one element selected from the group consisting of magnesium (Mg) and cadmium (Cd) and oxygen (O), indium (In), gallium (Ga), zinc (Zn) and This is particularly suitable when oxygen (O) is contained.
  • the oxide semiconductor include In—Ga—Zn—O (indium gallium zinc oxide), InGaO 3 (ZnO) 5 , Mg x Zn 1-x O, Cd x Zn 1-x O, and CdO. It is done.
  • an amorphous state, a polycrystalline state, or a microscopic state to which at least one element (impurity element) selected from the group consisting of a group 1 element, a group 13 element, a group 14 element, a group 15 element, and a group 17 element is added.
  • Crystalline ZnO or amorphous, polycrystalline or microcrystalline ZnO to which the impurity element is not added may be used.
  • the microcrystalline state means a state in which amorphous and polycrystalline are mixed.
  • FIG. 7A to FIG. 7C are schematic cross-sectional views of each member in the array substrate manufacturing process (semiconductor layer forming process) of Embodiment 1, and FIG. 7A shows the TFT portion.
  • FIG. 7B shows the peripheral portion of the terminal, and FIG. 7C shows the peripheral portion of the end face of the array substrate.
  • a second resist is formed on the semiconductor film by photolithography, the semiconductor film is wet-etched using the second resist as a mask, and the second resist is peeled off. As a result, as shown in FIG. 7, a semiconductor layer 38 is formed.
  • FIG. 8A to FIG. 8C are schematic cross-sectional views of each member in the manufacturing process of the array substrate of the first embodiment (formation process of the inorganic insulating layer and the protective layer), and FIG. FIG. 8B shows the peripheral portion of the terminal, and FIG. 8C shows the peripheral portion of the end face of the array substrate.
  • a third insulating film for the protective layer 33 is formed on the entire surface of the substrate on which the semiconductor layer 38 is formed by a CVD method
  • a third resist is formed on the third insulating film by a photolithography method, Using the third resist as a mask, the first to third insulating films are dry-etched, and the third resist is peeled off.
  • FIG. 8A to FIG. 8C are schematic cross-sectional views of each member in the manufacturing process of the array substrate of the first embodiment (formation process of the inorganic insulating layer and the protective layer)
  • FIG. 8B shows the peripheral portion of the terminal
  • FIG. 8C shows the peripheral portion of the end face of the array
  • inorganic insulating layers 31 and 32 and a protective layer 33 are formed.
  • an opening is formed in the protective layer 33 on the semiconductor layer 38.
  • openings (not shown) penetrating the inorganic insulating layers 31 and 32 and the protective layer 33 are formed at predetermined positions on the gate layer in order to connect the source layer to the gate layer.
  • a silicon oxide film for example, SiO 2 film
  • SiNx silicon nitride
  • the third insulating film may be a SiO 2 film having a thickness of 100 nm.
  • the protective layer 33 may not be formed depending on the material of the semiconductor layer 38.
  • the protective layer 33 is preferably formed, and the protective layer 33 preferably includes silicon oxide (more preferably, SiO 2 ). This is because oxygen vacancies in the semiconductor layer 38 can be effectively reduced.
  • the protective layer 33 is a disadvantageous layer in terms of the water barrier property.
  • FIGS. 9A to 9C are schematic cross-sectional views of each member in the array substrate manufacturing process (source layer forming process) of Embodiment 1, and FIG. 9A shows the TFT section.
  • FIG. 9B shows the peripheral portion of the terminal
  • FIG. 9C shows the peripheral portion of the end face of the array substrate.
  • a second conductive film is formed over the entire surface of the substrate on which the protective layer 33 is formed by sputtering, a fourth resist is formed on the second conductive film by photolithography, and the fourth resist is used as a mask.
  • the second conductive film is wet etched and the fourth resist is stripped.
  • the source electrode 39 is formed integrally with the source bus line.
  • the fourth conductive film for example, molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), tungsten (W), tantalum (Ta), chromium (Cr), or an alloy thereof
  • Mo molybdenum
  • Ti titanium
  • Al aluminum
  • Cu copper
  • W tungsten
  • Ta tantalum
  • Cr chromium
  • a film containing a nitride can be used.
  • the first conductive film may be a stacked film in which a plurality of types of films are stacked.
  • the second conductive film may be a laminated film in which a Cu film with a thickness of 200 nm is laminated on a Ti film with a thickness of 30 nm.
  • the protective layer 33 functions as an etching stopper layer (ES layer) and protects the channel region of the semiconductor layer 38.
  • FIG. 10A to FIG. 10C are schematic cross-sectional views of each member in the array substrate manufacturing process (fourth insulating film forming process) of Embodiment 1, and FIG. FIG. 10B shows the peripheral portion of the terminal, and FIG. 10C shows the peripheral portion of the end face of the array substrate.
  • a fourth insulating film (passivation film) 48 for the inorganic insulating layer 34 is formed on the entire surface of the substrate on which the source layer has been formed by CVD. Annealing may be performed after the fourth insulating film 48 is formed.
  • the material of the inorganic insulating layer 34 can be selected as appropriate.
  • silicon oxide eg, SiO 2
  • silicon nitride SiNx
  • silicon nitride oxide SiNxOy, x> y
  • oxide Silicon nitride SiOxNy, x> y
  • the inorganic insulating layer 34 includes silicon oxide (for example, SiO 2 )
  • the adhesion between the inorganic insulating layer 34 and the organic insulating layer 35 is likely to be deteriorated, so that peeling is likely to occur. .
  • this embodiment is suitable when the inorganic insulating layer 34 contains silicon oxide, particularly SiO 2 . This is also preferable from the viewpoint of reducing oxygen vacancies when the semiconductor layer 38 includes an oxide semiconductor.
  • the fourth insulating film may be a SiO 2 film having a thickness of 200 nm.
  • the inorganic insulating layer 34 is a disadvantageous layer in terms of the water barrier property.
  • the film thickness of the inorganic insulating layer 34 is not particularly limited and can be set as appropriate, but is preferably 50 nm to 500 nm, and more preferably 100 nm to 300 nm. If the inorganic insulating layer 34 is too thin, there may be a problem in terms of water barrier properties and channel region protection. On the other hand, if it is too thick, problems may arise in terms of adhesion, taper coverage, and productivity (film formation time, etching time).
  • the material of the organic insulating layer 35 is applied to the entire surface of the substrate on which the fourth insulating film 48 is formed by a method such as spin coating or slit coating, and the coating film is dried to have a flat surface. An organic insulating film is formed. Thereafter, the organic insulating film is patterned.
  • the organic insulating film for example, a photosensitive or non-photosensitive resin film can be used.
  • the resin include an acrylic resin and a photosensitive polyimide.
  • the organic insulating film may be a positive photosensitive acrylic resin film having a thickness of 3 ⁇ m.
  • the organic insulating film can be patterned by exposing and developing the organic insulating film without forming a resist.
  • FIGS. 11A to 11C are schematic cross-sectional views of each member in the array substrate manufacturing process (organic insulating layer forming process) of Embodiment 1, and FIG. 11A shows a TFT portion.
  • FIG. 11B shows the peripheral portion of the terminal
  • FIG. 11C shows the peripheral portion of the end face of the array substrate.
  • annealing is performed to fire the patterned organic insulating film.
  • an organic insulating layer 35 is formed as shown in FIG.
  • an opening 35a and side surfaces 35b, 35d, and 35f are formed in the organic insulating layer 35.
  • each of the side surfaces 35b, 35d, and 35f has a smooth curved surface. Annealing is performed at 200 ° C. for 1 hour, for example.
  • the film thickness of the organic insulating layer 35 is not particularly limited and can be set as appropriate. However, the thickness is preferably 1 ⁇ m to 5 ⁇ m, and more preferably 2 ⁇ m to 4 ⁇ m. If the organic insulating layer 35 is too thin, the purpose of planarization may not be sufficiently achieved, and the capacitance between the upper layer and the lower layer of the organic insulating layer 35 increases. On the other hand, if it is too thick, there may be a problem in process such as drilling (for example, hole filling, a decrease in productivity due to an increase in exposure amount) and a problem of a decrease in transmittance.
  • FIG. 12 (a) to 12 (c) are schematic cross-sectional views of each member in the array substrate manufacturing process (transparent conductive layer forming process) of Embodiment 1, and FIG. 12 (a) shows the TFT section.
  • FIG. 12B shows the peripheral portion of the terminal
  • FIG. 12C shows the peripheral portion of the end face of the array substrate.
  • a first transparent conductive film is formed on the entire surface of the substrate on which the organic insulating layer 35 is formed by sputtering, a fifth resist is formed on the first transparent conductive film by photolithography, and a fifth resist is formed.
  • the first transparent conductive film is wet etched, and the fifth resist is peeled off.
  • annealing is performed to polycrystallize the first transparent conductive film.
  • transparent conductive layers 41 and 44 are formed.
  • a light-transmitting conductive material can be used as the material of the first transparent conductive film.
  • a light-transmitting conductive material can be used.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ITSO silicon oxide
  • ITO indium tin oxide
  • I 2 O 3 indium oxide
  • SnO 2 tin oxide
  • ZnO zinc oxide
  • TiN titanium nitride
  • the first transparent conductive film may be a laminated film in which a plurality of types of films are laminated.
  • the first transparent conductive film may be an ITO film having a thickness of 100 nm.
  • FIG. 13 (a) to 13 (c) are schematic cross-sectional views of each member in the array substrate manufacturing process (inorganic insulating layer forming process) of Embodiment 1, and FIG. 13 (a) shows the TFT portion.
  • FIG. 13B shows the peripheral portion of the terminal
  • FIG. 13C shows the peripheral portion of the end face of the array substrate.
  • a fifth insulating film (passivation film) for the inorganic insulating layer 36 is formed on the entire surface of the substrate on which the transparent conductive layers 41 and 44 are formed by the CVD method, the fifth insulating film is formed on the fifth insulating film by the photolithography method.
  • a sixth resist is formed, the fourth and fifth insulating films are dry-etched using the sixth resist as a mask, and the sixth resist is peeled off.
  • inorganic insulating layers 34 and 36 are formed as shown in FIG.
  • the side surface of the organic insulating layer 35 is covered with the inorganic insulating layer 36.
  • Openings 34a and 36a are formed in the inorganic insulating layers 34 and 36, respectively.
  • the fourth and fifth insulating films are etched together, the side surface of the inorganic insulating layer 34 and the side surface of the inorganic insulating layer 36 are flush with each other.
  • the material of the inorganic insulating layer 36 can be appropriately selected.
  • silicon oxide for example, SiO 2
  • silicon nitride SiNx
  • silicon nitride oxide SiNxOy, x> y
  • silicon oxynitride SiOxNy, x> y
  • silicon nitride SiNx
  • the fifth insulating film may be a SiNx film having a thickness of 300 nm.
  • the film thickness of the inorganic insulating layer 36 is not particularly limited and can be set as appropriate. However, the thickness is preferably 50 nm to 500 nm, and more preferably 100 nm to 300 nm. If the inorganic insulating layer 36 is too thin, there may be a problem in terms of water barrier properties and channel region protection. On the other hand, if it is too thick, problems may arise in terms of adhesion, taper coverage, and productivity (film formation time, etching time).
  • a second transparent conductive film is formed on the entire surface of the substrate on which the inorganic insulating layer 36 is formed by sputtering, and a seventh resist is formed on the second transparent conductive film by photolithography.
  • the second transparent conductive film is wet etched, and the seventh resist is peeled off.
  • a light-transmitting conductive material can be used. Specifically, for example, indium tin oxide (ITO), indium zinc oxide (IZO), silicon oxide Indium tin oxide (ITSO), indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), titanium nitride (TiN), and the like can be used.
  • the second transparent conductive film may be a laminated film in which a plurality of types of films are laminated.
  • the second transparent conductive film may be an ITO film having a thickness of 100 nm. After patterning the second transparent conductive film, annealing is performed to polycrystallize the second transparent conductive film. As a result, the transparent conductive layer 42 is formed as shown in FIG.
  • the array substrate is completed through the above steps. However, at this stage, circuit patterns for a plurality of panels are formed on one insulating substrate 30.
  • an alignment film containing an organic resin such as polyimide is applied and formed on each surface of the array substrate and a separately prepared CF substrate. Then, using a method such as rubbing treatment or photo-alignment treatment, each alignment film is subjected to alignment treatment so that the liquid crystal molecules are aligned in a predetermined direction.
  • a sealing material is applied on either the array substrate or the CF substrate so as to surround the display region, and a liquid crystal material is dropped on either the array substrate or the CF substrate, and then the array substrate, the CF substrate, Are stacked so that their alignment films face each other. Then, the sealing material is cured and the two substrates are bonded to each other. As a result, a liquid crystal layer is formed between both substrates.
  • a liquid crystal panel is completed through a panel dividing step and a polarizing plate and phase plate (optional) bonding step. Then, when the IC chip and the FPC board are connected on the liquid crystal panel, the control unit and the backlight unit are attached, and these are housed in the housing, the liquid crystal display of Embodiment 1 is completed.
  • Embodiment 2 This embodiment is substantially the same as Embodiment 1 except that the coating structure of the inorganic insulating layer is different from the manufacturing process of the array substrate. Therefore, in the present embodiment, features unique to the present embodiment will be mainly described, and description of contents overlapping with those of the first embodiment will be omitted. Moreover, in this embodiment and Embodiment 1, the same code
  • FIG. 14 is a schematic cross-sectional view of the array substrate according to the second embodiment and shows a peripheral portion of the terminal.
  • the wiring 43 is provided on the insulating substrate 30 in the peripheral region 25, particularly in the peripheral portion of the terminal 20 (for example, a portion surrounded by a broken circle in FIG. 3). ing.
  • inorganic insulating layers 31 and 32 and a protective layer 33 are laminated in this order.
  • An inorganic insulating layer 34 is provided so as to cover the wiring 43, the inorganic insulating layers 31 and 32, and the protective layer 33.
  • An organic insulating layer 35 is provided on the inorganic insulating layer 34, a transparent conductive layer 44 is provided on the organic insulating layer 35, and an inorganic insulating layer 36 is provided on the transparent conductive layer 44.
  • the inorganic insulating layer 34 has a side surface 34d below the side surface 35d of the organic insulating layer 35, and the side surface 34d is flush with the side surface 35d. Note that the wiring 43 and / or the transparent conductive layer 44 may not be provided.
  • the side surface 35 d of the organic insulating layer 35 is covered with the inorganic insulating layer 36. Therefore, it is possible to prevent moisture from entering the organic insulating layer 35 from the side surface 35d. As a result, the occurrence of peeling at the peripheral portion of the terminal 20 can be suppressed.
  • the side surface 34d of the inorganic insulating layer 34 is disposed below the side surface 35d of the organic insulating layer 35, and the inorganic insulating layer 36 covers not only the side surface 35d but also the side surface 34d.
  • the side surface 34d of the insulating layer 34 can be prevented from being exposed.
  • the inorganic insulating layer 36 is in contact with the insulating substrate 30, particularly the upper surface 30 e, the inorganic insulating layer 32 and the protective layer 33, which are disadvantageous for water barrier properties, can be prevented from being exposed.
  • Embodiment 1 the side surface of the inorganic insulating layer 34 that is disadvantageous for the water barrier property is not covered with the inorganic insulating layer 36 that is advantageous for the water barrier property. Further, as shown in FIG. 4B, a part of the protective layer 33 is not covered with the inorganic insulating layer 36 in the peripheral portion of the terminal 20. Furthermore, the side surface of the inorganic insulating layer 32 which is disadvantageous for water barrier properties is exposed at the end surface of the array substrate.
  • intrusion of moisture into the organic insulating layer 35 can be suppressed more effectively than in the first embodiment.
  • the above-described covering structure may be provided in the peripheral portion of the end face of the array substrate of the present embodiment.
  • the end surface of the array substrate of this embodiment may include a side surface of a glass substrate as the insulating substrate 30 or may further include a side surface of the SiO 2 layer as the inorganic insulating film 36.
  • the inorganic insulating layer 34 may have a side surface under the side surface of the organic insulating layer 35, and these side surfaces may be flush with each other. These side surfaces may be covered with the inorganic insulating layer 36.
  • 15 to 21 are schematic cross-sectional views of each member in the manufacturing process of the array substrate of Embodiment 2, and show the peripheral portion of the terminal.
  • 15 shows a gate layer forming process
  • FIG. 16 shows a first and second insulating film forming process
  • FIG. 17 shows an inorganic insulating layer and protective layer forming process
  • FIG. 19 shows the step of forming the organic insulating layer
  • FIG. 20 shows the step of forming the transparent conductive layer
  • FIG. 21 shows the step of forming the inorganic insulating layer.
  • the insulating substrate 30 is prepared, and a gate layer including the wiring 43 is formed as shown in FIG.
  • the first insulating film 46 and the second insulating film 47 are formed, the semiconductor layer is formed, and the third insulating film is formed in this order.
  • the first to third insulating films are patterned to form inorganic insulating layers 31 and 32 and a protective layer 33 as shown in FIG.
  • a source layer is formed.
  • the fourth insulating film 48 is formed and annealed in this order.
  • patterning of the organic insulating film and annealing are performed in this order to form the organic insulating layer 35.
  • the fourth insulating film 48 is dry etched using the organic insulating layer 35 as a mask.
  • the inorganic insulating layer 34 is formed as shown in FIG.
  • the side surface 35d of the organic insulating layer 35 and the side surface 34d of the inorganic insulating layer 34 are flush with each other.
  • the transparent conductive layer 44 is formed in the same manner as in the first embodiment.
  • a fifth insulating film (passivation film) for the inorganic insulating layer 36 is formed on the entire surface of the substrate on which the transparent conductive layer 44 is formed by CVD, and then the fifth insulating film is formed on the fifth insulating film by photolithography.
  • the sixth resist is formed, the fifth insulating film is dry-etched using the sixth resist as a mask, and the sixth resist is peeled off. As a result, an inorganic insulating layer 36 is formed as shown in FIG.
  • the second transparent conductive film is patterned and annealed in this order, thereby completing the array substrate of the present embodiment.
  • Embodiment 3 This embodiment is substantially the same as Embodiment 1 except that the coating structure of the inorganic insulating layer is different from the manufacturing process of the array substrate. Therefore, in the present embodiment, features unique to the present embodiment will be mainly described, and description of contents overlapping with those of the first embodiment will be omitted. Moreover, in this embodiment and Embodiment 1, the same code
  • FIG. 22 is a schematic cross-sectional view of the array substrate according to the third embodiment and shows a peripheral portion of the terminal.
  • wiring 43 is provided on the insulating substrate 30 in the peripheral region 25, particularly in the peripheral portion of the terminal 20 (for example, a portion surrounded by a broken circle in FIG. 3). ing.
  • the wiring 43 is covered with the inorganic insulating layer 31.
  • an inorganic insulating layer 32 and a protective layer 33 are laminated in this order.
  • An inorganic insulating layer 34 is provided so as to cover the inorganic insulating layer 32 and the protective layer 33.
  • An organic insulating layer 35 is provided on the inorganic insulating layer 34, a transparent conductive layer 44 is provided on the organic insulating layer 35, and an inorganic insulating layer 36 is provided on the transparent conductive layer 44.
  • the inorganic insulating layer 34 has a side surface 34d below the side surface 35d of the organic insulating layer 35, and the side surface 34d is flush with the side surface 35d. Note that the wiring 43 and / or the transparent conductive layer 44 may not be provided.
  • the side surface 35 d of the organic insulating layer 35 is covered with the inorganic insulating layer 36. Therefore, it is possible to prevent moisture from entering the organic insulating layer 35 from the side surface 35d. As a result, the occurrence of peeling at the peripheral portion of the terminal 20 can be suppressed.
  • the side surface 34d of the inorganic insulating layer 34 is disposed below the side surface 35d of the organic insulating layer 35, and the inorganic insulating layer 36 covers not only the side surface 35d but also the side surface 34d.
  • the side surface 34d of the insulating layer 34 can be prevented from being exposed.
  • the inorganic insulating layer 31 advantageous for water barrier properties is provided between the insulating substrate 30 and the inorganic insulating layer 34, and a part of the inorganic insulating layer 31 protrudes from the inorganic insulating layer 34, and this protruding portion
  • the inorganic insulating layer 36 is in contact with the upper surface 31e. Therefore, it is possible to prevent the inorganic insulating layer 32 and the protective layer 33 that are disadvantageous in water barrier properties from being exposed.
  • Embodiment 1 the side surface of the inorganic insulating layer 34 that is disadvantageous for the water barrier property is not covered with the inorganic insulating layer 36 that is advantageous for the water barrier property. Further, as shown in FIG. 4B, a part of the protective layer 33 is not covered with the inorganic insulating layer 36 in the peripheral portion of the terminal 20. Furthermore, the side surface of the inorganic insulating layer 32 which is disadvantageous for water barrier properties is exposed at the end surface of the array substrate.
  • intrusion of moisture into the organic insulating layer 35 can be suppressed more effectively than in the first embodiment.
  • the above-described covering structure may be provided in the peripheral portion of the end face of the array substrate of the present embodiment.
  • the end surface of the array substrate of this embodiment may include a side surface of the glass substrate as the insulating substrate 30 and a side surface of the SiNx layer as the inorganic insulating layer 31, and SiO 2 as the inorganic insulating film 36. It may further include a side surface of the layer.
  • the inorganic insulating layer 34 may have a side surface under the side surface of the organic insulating layer 35, and these side surfaces may be flush with each other. These side surfaces may be covered with the inorganic insulating layer 36.
  • FIG. 23 to 29 are schematic cross-sectional views of each member in the manufacturing process of the array substrate of Embodiment 3, and show the peripheral portion of the terminal.
  • FIG. 23 shows a step of forming a gate layer
  • FIG. 24 shows a step of forming the first and second insulating films
  • FIG. 25 shows a step of forming the inorganic insulating layer and the protective layer
  • FIG. FIG. 27 shows the step of forming the organic insulating layer
  • FIG. 28 shows the step of forming the transparent conductive layer
  • FIG. 29 shows the step of forming the inorganic insulating layer.
  • the insulating substrate 30 is prepared, and a gate layer including the wiring 43 is formed as shown in FIG.
  • a first insulating film 46 and a second insulating film 47 are formed.
  • the formation of the semiconductor layer and the formation of the third insulating film are performed in this order.
  • a resist is formed on the third insulating film by photolithography, and the second and third insulating films are dry-etched together using this resist as a mask, and the resist is peeled off.
  • the inorganic insulating layer 32 and the protective layer 33 are formed.
  • the first insulating film is not etched.
  • the inorganic insulating layer 31 is formed. As shown in FIG. 22, the first insulating film is not removed and the inorganic insulating layer 31 is present in the peripheral portion of the terminal 20.
  • the fourth insulating film 48 is formed and annealed in this order.
  • patterning of the organic insulating film and annealing are performed in this order to form the organic insulating layer 35.
  • the fourth insulating film 48 is dry etched using the organic insulating layer 35 as a mask.
  • an inorganic insulating layer 34 is formed as shown in FIG.
  • the side surface 35d of the organic insulating layer 35 and the side surface 34d of the inorganic insulating layer 34 are flush with each other.
  • the transparent conductive layer 44 is formed in the same manner as in the first embodiment.
  • a fifth insulating film (passivation film) for the inorganic insulating layer 36 is formed on the entire surface of the substrate on which the transparent conductive layer 44 is formed by CVD, and then a resist is formed on the fifth insulating film by photolithography.
  • the fifth insulating film is dry-etched using this resist as a mask, and the resist is peeled off. As a result, the inorganic insulating layer 36 is formed as shown in FIG.
  • the second transparent conductive film is patterned and annealed in this order, thereby completing the array substrate of the present embodiment.
  • Embodiments 1 to 3 a structure based on a so-called bottom gate type TFT in which a gate electrode is disposed between an insulating substrate and a semiconductor layer has been described.
  • the TFT type is It is not specifically limited, It can set suitably.
  • a so-called planar TFT in which a semiconductor layer is disposed between an insulating substrate and a gate electrode, and a source electrode and a drain electrode are disposed on the gate electrode through an interlayer insulating film may be provided.
  • liquid crystal display of each embodiment may be a monochrome liquid crystal display. In this case, it is not necessary to divide each pixel into a plurality of subpixels.
  • the kind of display apparatus which concerns on this invention is not specifically limited to a liquid crystal display.
  • a microcapsule-type electrophoretic electronic paper, an organic or inorganic EL display, or the like may be used.
  • the FFS liquid crystal display has been described.
  • the display method of the liquid crystal display is not particularly limited, and can be set as appropriate.
  • TN Transmission Nematic
  • MVA Multi-Domain Vertical Alignment
  • IPS In-Plane Switching
  • TBA Transverse Bend
  • a display method such as an alignment method may be used.
  • the liquid crystal layer includes nematic liquid crystal molecules having negative dielectric anisotropy, the liquid crystal molecules are vertically aligned when no voltage is applied, and the array substrate has a pair of electrodes (for example, A common electrode and a pixel electrode each having a comb-tooth structure), and liquid crystal molecules are aligned in a bend shape by a lateral electric field generated between the electrodes.
  • the array substrate includes a transparent common electrode, a transparent pixel electrode, and a dielectric between both electrodes (hereinafter, such a structure is also referred to as a transparent Cs structure). ), And a display method in which a holding capacity is formed by these members is suitable.
  • Examples of such a display method include a CPA (Continuous Pinwheel Alignment) method having a transparent Cs structure.
  • the liquid crystal layer includes nematic liquid crystal molecules having negative dielectric anisotropy, and the liquid crystal molecules are vertically aligned when no voltage is applied.
  • a counter substrate includes a transparent counter electrode facing the pixel electrode, and a counter electrode on the counter electrode. Provided with dot-like protrusions (rivets) provided, liquid crystal molecules are radially aligned around the protrusions by a vertical electric field generated between the pixel electrode and the counter electrode.
  • liquid crystal molecules may be radially oriented around the opening by forming an opening of a circular shape, a cross shape, a polygonal shape or the like in the counter electrode. it can.
  • the transmissive liquid crystal display has been described.
  • the liquid crystal panel of each liquid crystal display may include a reflective display unit that performs display by reflecting external light.
  • Liquid crystal display 10 Liquid crystal panel 11: Array substrate 11a: End face 12: Color filter substrate (CF substrate) 13: Liquid crystal layer 14: Seal 15: Display part 16: Overhang area 17-19, 52: Wiring 20-23: Terminal 24: Display area 25: Peripheral area 26: Pixel 30: Insulating substrates 30e, 31e, 34c, 34e 34g: upper surface 31, 32, 34, 36: inorganic insulating layer 33: protective layers 34d, 35b, 35d, 34f, 35f: side surfaces 34a, 35a, 36a: opening 35: organic insulating layer 37: gate electrode 38: semiconductor layer 39: source electrode 40: drain electrodes 41, 42, 44: transparent conductive layers 43, 45: wiring 46: first insulating film 47: second insulating film 48: fourth insulating film 49: TFT 50: Flexible wiring board (FPC board) 51: Insulating film 53: IC chip 54: Bump 55, 58: Thermosetting resin 56, 59: Conductive particles 57,

Abstract

本発明は、剥がれの発生を抑制することができる薄膜トランジスタ基板及び表示装置を提供する。本発明は、絶縁基板と、薄膜トランジスタと、第１無機絶縁層と、前記第１無機絶縁層上に積層された有機絶縁層と、前記有機絶縁層上に積層された第２無機絶縁層とを備え、前記有機絶縁層は、前記第２無機絶縁層に覆われた側面を有する薄膜トランジスタ基板である。前記第１無機絶縁層は、酸化シリコンを含んでもよく、前記有機絶縁層は、感光性樹脂を含んでもよく、前記第２無機絶縁層は、窒化シリコンを含んでもよい。

Description

薄膜トランジスタ基板及び表示装置
本発明は、薄膜トランジスタ基板及び表示装置に関する。より詳しくは、有機絶縁層を備える薄膜トランジスタ基板に好適な薄膜トランジスタ基板と、それを備える表示装置とに関するものである。
薄膜トランジスタ基板（以下、アレイ基板とも言う。）には、通常、画像の最小単位である画素毎に、スイッチング素子として、薄膜トランジスタ（ＴＦＴ）が設けられている。
アレイ基板には、通常、ＴＦＴの他、種々の配線と、これらの配線間を絶縁するための絶縁層と、他の電子部品を接続するための端子とが設けられている。例えば、アレイ基板には、異方性導電膜（以下、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）とも言う。）等の異方性導電部材を用いて、半導体集積回路及びフレキシブルプリント基板（以下、ＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）基板とも言う。）が接続（実装）されることがある。
そして最近では、有機材料を用いて絶縁層を形成する技術が提案されている。例えば、ゲート電極と、ゲート電極を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、チャネル領域を有する酸化物半導体層と、酸化物半導体層上に設けられたソース電極及びドレイン電極を覆う層間絶縁膜と、層間絶縁膜上に設けられた平坦化膜とを備えたアクティブマトリクス基板であって、平坦化膜の、チャネル領域の上方に位置する部分に、層間絶縁膜に到達する開口部が形成されたアクティブマトリクス基板が開示されている（例えば、特許文献１参照。）。
また、酸化物半導体層を含む薄膜トランジスタを有する液晶表示装置において、少なくとも酸化物半導体層を覆う層間膜に有彩色の透光性樹脂層を用いる液晶表示装置が開示されている（例えば、特許文献２参照。）。
国際公開２０１１／１０４７９１号 特開２０１０－１５６９６０号公報
本発明者らが作製した比較形態１の液晶表示パネルを高温高湿下でエージングしたところ、端子付近でＡＣＦが変色してしまうことがあった。このパネルは、無機材料から形成された絶縁層（以下、無機絶縁層とも言う。）上に有機材料から形成された絶縁層（以下、有機絶縁層とも言う。）が積層されたアレイ基板を含んでいた。このパネルをより詳細に観察したところ、変色部付近でアレイ基板の一部が剥がれており、この剥がれは、無機絶縁層と有機絶縁層との間の界面で発生していた。なお、変色部付近には、銅（Ｃｕ）から形成された端子及び配線が設けられていたが、これらの端子及び配線自体は、変色（腐食）していなかった。
図３０は、比較形態１の液晶表示パネルに含まれるアレイ基板の断面模式図であり、端子の周辺部を示す。
図３０に示すように、比較形態１に係るアレイ基板は、端子（図示せず）の周辺部において、ガラス基板１３０と、ガラス基板１３０上の配線１４３と、配線１４３を覆う無機絶縁層１３１と、無機絶縁層１３１上の無機絶縁層１３２と、無機絶縁層１３２上の保護層１３３と、保護層１３３上の無機絶縁層１３４と、無機絶縁層１３４上の有機絶縁層１３５と、有機絶縁層１３５上の透明導電層１４４と、透明導電層１４４上の無機絶縁層１３６とを備えていた。無機絶縁層１３１、１３６は、窒化シリコン（ＳｉＮｘ）から形成され、有機絶縁層１３５は、感光性アクリル樹脂から形成され、透明導電層１４４は、インジウム・錫酸化物（ＩＴＯ）から形成されていた。また、ＴＦＴ（図示せず）の半導体層は、酸化物半導体から形成されており、酸化物半導体の酸素欠損を低減する観点から、無機絶縁層１３２、１３４及び保護層１３３は、二酸化シリコン（ＳｉＯ２）から形成されていた。
比較形態１に係るアレイ基板では、有機絶縁層１３５の側面が剥き出しになっているため、この部分から水分が侵入し、上述の剥がれが発生したと考えられる。また、酸化シリコンから形成された無機絶縁膜は、窒化シリコン（ＳｉＮｘ）から形成された無機絶縁膜に比べて、有機絶縁膜に対する密着性に劣る。そのため、比較形態１の液晶表示パネルでは剥がれの発生が促進されたと考えられる。
本発明は、上記現状に鑑みてなされたものであり、剥がれの発生を抑制することができる薄膜トランジスタ基板及び表示装置を提供することを目的とするものである。
本発明の一態様は、絶縁基板と、
薄膜トランジスタと、
第１無機絶縁層と、
前記第１無機絶縁層上に積層された有機絶縁層と、
前記有機絶縁層上に積層された第２無機絶縁層とを備える薄膜トランジスタ基板であってもよく、
前記有機絶縁層は、前記第２無機絶縁層に覆われた側面を有してもよい。
以下、この薄膜トランジスタ基板を本発明に係る薄膜トランジスタ基板とも言う。
本発明に係る薄膜トランジスタ基板における好ましい実施形態について以下に説明する。なお、以下の好ましい実施形態は、適宜、互いに組み合わされてもよく、以下の２以上の好ましい実施形態を互いに組み合わせた実施形態もまた、好ましい実施形態の一つである。
本発明に係る薄膜トランジスタ基板は、複数の画素領域が配列された表示領域と、
前記表示領域の周囲の周辺領域とを更に備えてもよく、
前記有機絶縁層の前記側面は、前記周辺領域内に配置されてもよい。
本発明に係る薄膜トランジスタ基板は、前記絶縁基板上に設けられた端子を更に備えてもよく、
前記有機絶縁層の前記側面は、前記端子の周辺部に配置されてもよい。
前記有機絶縁層の前記側面は、前記薄膜トランジスタ基板の端面の周辺部に配置されてもよい。
前記第１無機絶縁層は、前記有機絶縁層の前記側面の下に側面を有してもよく、
前記第２無機絶縁層は、前記有機絶縁層の前記側面と、前記第１無機絶縁層の前記側面とを覆ってもよく、
前記第２無機絶縁層は、前記絶縁基板に接してもよい。
前記第１無機絶縁層は、前記有機絶縁層の前記側面の下に側面を有してもよく、
前記第２無機絶縁層は、前記有機絶縁層の前記側面と、前記第１無機絶縁層の前記側面とを覆ってもよく、
本発明に係る薄膜トランジスタ基板は、前記絶縁基板及び前記第１無機絶縁層の間に設けられた第３無機絶縁層を更に備えてもよく、
前記第３無機絶縁層は、前記第１無機絶縁層からはみ出した部分を有してもよく、
前記第２無機絶縁層は、前記第１無機絶縁層からはみ出した前記部分の上面に接してもよく、
前記第３無機絶縁層は、窒化シリコンを含んでもよい。
本発明に係る薄膜トランジスタ基板は、複数の画素領域が配列された表示領域を更に備えてもよく、
前記有機絶縁層の前記側面は、前記表示領域内に配置されてもよい。
本発明に係る薄膜トランジスタ基板は、第１透明導電層と、第２透明導電層とを更に備えてもよく、
前記薄膜トランジスタは、ドレイン電極を有してもよく、
前記第１無機絶縁層は、前記ドレイン電極上に積層されてもよく、
前記第１透明導電層は、前記有機絶縁層上に積層されてもよく、
前記第２透明導電層は、前記第２無機絶縁層上に積層されてもよく、
前記有機絶縁層には、開口が設けられてもよく、
前記有機絶縁層の前記側面は、前記開口を取り囲むように配置されてもよく、
前記第１及び第２無機絶縁層には各々、前記有機絶縁層の前記開口内に開口が設けられてもよく、
前記第２透明導電層は、前記第１及び第２無機絶縁層の前記開口を通って前記ドレイン電極に接続されてもよい。
前記第１無機絶縁層は、前記有機絶縁層の前記側面の下に側面を有してもよく、
前記第２無機絶縁層は、前記有機絶縁層の前記側面と、前記第１無機絶縁層の前記側面とを覆ってもよい。
前記第１無機絶縁層は、前記有機絶縁層からはみ出した部分を有してもよく、
前記第２無機絶縁層は、前記有機絶縁層からはみ出した前記部分の上面に接してもよい。
前記第１無機絶縁層は、酸化シリコンを含んでもよく、
前記有機絶縁層は、感光性樹脂を含んでもよい。
前記第２無機絶縁層は、窒化シリコンを含んでもよい。
前記薄膜トランジスタは、金属酸化物を含む半導体層を有してもよく、
前記金属酸化物は、インジウム、ガリウム、アルミニウム、銅、亜鉛、マグネシウム及びカドミウムからなる群より選ばれる少なくとも一種の元素と、酸素とを含んでもよい。
前記金属酸化物は、インジウム、ガリウム、亜鉛及び酸素を含んでもよい。
本発明の他の態様は、本発明に係る薄膜トランジスタ基板を備える表示装置であってもよい。
本発明によれば、剥がれの発生を抑制することができる薄膜トランジスタ基板及び表示装置を実現することができる。
実施形態１の液晶ディスプレイを示す平面模式図であり、ＩＣチップ及びＦＰＣ基板搭載後の状態を示す。 図１中のＡ１－Ａ２線における断面模式図である。 実施形態１～３の液晶ディスプレイを示す平面模式図であり、ＩＣチップ及びＦＰＣ基板搭載前の状態を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（ゲート層の形成工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（第１及び第２絶縁膜の成膜工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（半導体層の形成工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（無機絶縁層及び保護層の形成工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（ソース層の形成工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（第４絶縁膜の成膜工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（有機絶縁層の形成工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（透明導電層の形成工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 （ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（無機絶縁層の形成工程）における各部材の断面模式図であり、（ａ）は、ＴＦＴ部を示し、（ｂ）は、端子の周辺部を示し、（ｃ）は、アレイ基板の端面の周辺部を示す。 実施形態２のアレイ基板の断面模式図であり、端子の周辺部を示す。 実施形態２のアレイ基板の製造工程（ゲート層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態２のアレイ基板の製造工程（第１及び第２絶縁膜の成膜工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態２のアレイ基板の製造工程（無機絶縁層及び保護層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態２のアレイ基板の製造工程（第４絶縁膜の成膜工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態２のアレイ基板の製造工程（有機絶縁層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態２のアレイ基板の製造工程（透明導電層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態２のアレイ基板の製造工程（無機絶縁層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態３のアレイ基板の断面模式図であり、端子の周辺部を示す。 実施形態３のアレイ基板の製造工程（ゲート層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態３のアレイ基板の製造工程（第１及び第２絶縁膜の成膜工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態３のアレイ基板の製造工程（無機絶縁層及び保護層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態３のアレイ基板の製造工程（第４絶縁膜の成膜工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態３のアレイ基板の製造工程（有機絶縁層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態３のアレイ基板の製造工程（透明導電層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 実施形態３のアレイ基板の製造工程（無機絶縁層の形成工程）における各部材の断面模式図であり、端子の周辺部を示す。 比較形態１の液晶表示パネルに含まれるアレイ基板の断面模式図であり、端子の周辺部を示す。
以下に実施形態を掲げ、本発明を図面に参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
図１～図１３を参照して、実施形態１の液晶ディスプレイについて説明する。まず、図１～図３を参照して、実施形態１の液晶ディスプレイの全体の構造について説明する。図１は、実施形態１の液晶ディスプレイを示す平面模式図であり、ＩＣチップ及びＦＰＣ基板搭載後の状態を示す。図２は、図１中のＡ１－Ａ２線における断面模式図である。図３は、実施形態１～３の液晶ディスプレイを示す平面模式図であり、ＩＣチップ及びＦＰＣ基板搭載前の状態を示す。
本実施形態の液晶ディスプレイ１は、アクティブマトリクス駆動方式、かつ、透過型の液晶ディスプレイであり、水平配向モードの一種であるフリンジフィールドスイッチング（ＦＦＳ：Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）方式の液晶ディスプレイである。図１及び２に示すように、液晶ディスプレイ１は、液晶パネル１０と、バックライト（図示せず）と、液晶パネル１０上に各々実装されたＩＣチップ５３及びフレキシブル配線基板（ＦＰＣ基板）５０と、液晶パネル１０及びＩＣチップ５３の間に設けられた異方性導電部材５７と、液晶パネル１０及びＦＰＣ基板５０の間に設けられた異方性導電部材６０とを備える。
図２及び３に示すように、液晶パネル１０は、互いに対向するアレイ基板１１及びカラーフィルタ基板（ＣＦ基板）１２と、基板１１、１２の間に設けられた液晶層１３と、液晶層１３を基板１１、１２の間に封止するシール１４とを有する。基板１１、１２が互い対向する領域内には表示部１５が設けられている。
表示部１５には、複数の画素２６が配置されている。画素２６は、行方向及び列方向にマトリクス状に配置されている。各画素２６は、複数色（例えば、赤、緑及び青の３色）のサブ画素から構成されている。アレイ基板１１は、表示部１５に対応する領域（以下、表示領域とも言う。）２４と、表示領域２４の周囲の周辺領域（額縁領域）２５とを含んでいる。
アレイ基板１１は、絶縁基板３０上に形成された種々の部材を有している。具体的には、表示領域２４内に、互いに交差するように設けられた、複数のソースバスライン及び複数のゲートバスライン（いずれも図示せず）を有している。ゲートバスラインに平行に複数のコモンバスラインを設けてもよい。各サブ画素は、ソースバスラインと、ゲートバスライン又はコモンバスラインとによって区画される領域にほぼ一致している。アレイ基板１１は、スイッチング素子として機能する複数のＴＦＴ（図示せず）と、各ＴＦＴに接続された透明な画素電極（図示せず）とを有している。ＴＦＴ及び画素電極は、各サブ画素に対応する領域（以下、サブ画素領域とも言う。）に設けられている。各ＴＦＴは、対応するソースバスライン及びゲートバスラインに接続されている。
シール１４は、表示部１５を取り囲むように形成されている。また、シール１４は、基板１１及び５０を互いに接着するとともに、液晶層１３を基板１１及び５０の間に封止している。
シール１４の材料（シール材）の種類は特に限定されず、一般的なシール材を使用することができ、例えば、光硬化性を有さず、熱硬化性を有するシール材（以下、熱硬化型シール材とも言う。）、熱硬化性を有さず、光硬化性（例えば紫外線硬化性）を有するシール材（以下、光硬化型シール材とも言う。）、光硬化性（例えば紫外線硬化性）及び熱硬化性を有するシール材（以下、光・熱併用型シール材とも言う。）が挙げられる。液晶材料の注入方法として、滴下注入法（ＯＤＦ法）を採用する場合は、光硬化型シール材及び光・熱併用型シール材が好適であり、真空注入法を採用する場合は、熱硬化型シール材が好適である。シール材は一般的には、アクリル樹脂及び／又はエポキシ樹脂を含む。光・熱併用型シール材の具体例としては、例えば、エポキシアクリル系樹脂を主成分とするフォトレックＳシリーズ（積水化学工業社製）が挙げられる。
アレイ基板１１は、周辺領域２５内に、ＣＦ基板１２に対向していない張出領域１６を含んでおり、ＩＣチップ５３及びＦＰＣ基板５０は、張出領域１６内において、アレイ基板１１上に実装（搭載）されている。なお、張出領域１６内において、アレイ基板１１上には、抵抗、セラミックコンデンサ等の電子部品（以下、このような電子部品を受動素子とも言う。）が搭載されていてもよい。
アレイ基板１１は、張出領域１６内に、複数の端子２０を有し、複数の端子２０は、ＩＣチップ接続用の複数の端子２１、２２と、ＦＰＣ基板接続用の複数の端子２３とを含んでいる。また、アレイ基板１１は、周辺領域２５内に、複数の配線１９を有し、配線１９は、端子２２を対応する端子２３に接続する接続配線１８と、端子２１を対応するソースバスライン又はゲートバスラインに接続する引き出し配線１７とを含んでいる。
なお、各端子２０の接続先は特に限定されず、適宜設定することができる。例えば、端子２０は、受動素子接続用の端子を含んでいてもよい。
ＩＣチップ５３は、端子として機能する複数のバンプ５４を有するベアチップであり、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式によってアレイ基板１１上に実装されている。ＩＣチップ５３内には、ゲートバスライン及びソースバスラインを駆動するための駆動回路が形成されている。なお、駆動回路の少なくとも一部、例えば、ゲートバスライン用の駆動回路は、アレイ基板１１上にモノリシックに形成されていてもよい。また、ＩＣチップ５３は、ＬＳＩチップであってもよい。
ＦＰＣ基板５０は、折り曲げが可能なプリント基板であり、ポリイミド等の樹脂から形成される可撓性の絶縁性フィルム５１と、フィルム５１上に各々形成された複数の配線５２とを含む。各配線５２の端部が端子として機能する。なお、ＦＰＣ基板５０上には、受動素子が搭載されていてもよい。
ＩＣチップ５３及びＦＰＣ基板５０は、それぞれ、異方性導電部材５７及び６０を介して液晶パネル１０に熱圧着（固定）されることによって、液晶パネル１０に電気的に接続されている。異方性導電部材５７は、端子２１、２２を覆うように設けられ、異方性導電部材６０は、端子２３を覆うように設けられている。異方性導電部材５７及び６０は、それぞれ、熱硬化性樹脂（例えば、エポキシ樹脂）５５及び５８と、熱硬化性樹脂５５及び５８中の多数の導電性粒子５６及び５９とを含んでいる。異方性導電部材５７及び６０は、縦方向（基板１１の法線方向）に導電性を示す一方、横方向（基板１１の平面方向）に絶縁性を示すことができる。異方性導電部材５７及び６０は各々、ＡＣＦを用いて形成されることが好ましいが、その材料は特に限定されず、異方性導電ペーストを用いて形成されてもよい。ＡＣＦ等の異方性導電材料は、互いに対向する端子（電極）間の導通状態を保つ一方、隣接する端子（電極）間の絶縁を保つように電子部品同士を電気的に接続することができる。また、電子部品同士を機械的に固着することができる。
図４（ａ）～図４（ｃ）を参照して、画素内のＴＦＴ部、端子２０の周辺部、及び、アレイ基板１１の端面（分断面）の周辺部の各構造について詳述する。図４（ａ）～図４（ｃ）は、実施形態１のアレイ基板の断面模式図であり、図４（ａ）は、ＴＦＴ部を示し、図４（ｂ）は、端子の周辺部を示し、図４（ｃ）は、アレイ基板の端面の周辺部を示す。
図４（ａ）に示すように、ＴＦＴ部には、ボトムゲート構造を有するＴＦＴ４９が設けられている。また、絶縁基板３０上のゲート電極３７と、ゲート電極３７を覆う無機絶縁層３１と、無機絶縁層３１上の無機絶縁層３２と、無機絶縁層３２上にゲート電極３７に重なるように島状に形成された半導体層３８と、半導体層３８及び無機絶縁層３２上の保護層３３と、保護層３３上のソース電極３９及びドレイン電極４０と、ソース電極３９及びドレイン電極４０上の無機絶縁層３４と、無機絶縁層３４上の有機絶縁層３５と、有機絶縁層３５上の透明導電層４１と、透明導電層４１上の無機絶縁層３６と、無機絶縁層３６上の透明導電層４２とが設けられている。アレイ基板１１の液晶層１３側の表面には、配向膜（図示せず）が形成されている。
ＴＦＴ４９は、ゲート電極３７、無機絶縁層３１、３２、半導体層３８、保護層３３、ソース電極３９及びドレイン電極４０から構成されている。ゲート電極３７は、ゲートバスラインに接続され、ソース電極３９は、ソースバスラインに接続されている。無機絶縁層３１、３２は、ＴＦＴ部において、ゲート絶縁膜として機能する。保護層３３は、ＴＦＴ部において、エッチングストッパー層（ＥＳ層）として機能し、半導体層３８のチャネル領域を覆っている。ソース電極３９及びドレイン電極４０は各々、保護層３３に形成された開口を通して半導体層３８に接続されている。
ドレイン電極４０上において、有機絶縁層３５、無機絶縁層３４及び３６にはそれぞれ、開口３５ａ、３４ａ及び３６ａが形成されており、これらの開口を通して透明導電層４２はドレイン電極４０に接続されている。開口３５ａは、開口３４ａ及び３６ａよりも大きく、開口３４ａ及び３６ａは、開口３５ａ内に形成されている。開口３４ａに隣接する無機絶縁層３４の側面は、開口３６ａに隣接する無機絶縁層３６の側面と面一になっている。透明導電層４２には、互いに平行なスリット（細長い開口、図示せず）が形成され、他方、透明導電層４１は、開口３５ａ以外の領域において、サブ画素領域全体を覆うように形成されている。
ゲートバスライン及びゲート電極３７には、ＩＣチップ５３から所定のタイミングで走査信号がパルス的に供給され、走査信号は、線順次方式により、各ＴＦＴ４９に印加される。ＴＦＴ４９は、走査信号の入力により一定期間だけオン状態になる。透明導電層４２は、いわゆる画素電極として機能する。ＴＦＴ４９がオン状態の間、透明導電層４２にはソースバスライン及びＴＦＴ４９を介してＩＣチップ５３から画像信号が供給される。他方、透明導電層４１には、全ての画素に共通して印加される信号である共通信号が供給される。そのため、透明導電層４２に画像信号が印加されると、透明導電層４２及び透明導電層４１の間に放物線状に電気力線が発生し、液晶層１３には画像信号に応じたフリンジ電界が発生する。そして、このフリンジ電界により液晶分子（通常は、正の誘電率異方性を有するネマチック液晶分子）の配向が制御され、その結果、各サブ画素の光透過率が制御される。このようにして多数のサブ画素が個々に独立して駆動され、表示部１５に画像が表示されることになる。透明導電層４１は、透明導電層４２と対になり、液晶層１３を駆動する対向電極として機能する。
また、透明導電層４２は、透明導電層４１に重なっており、これらの層の間には無機絶縁層３６が介在している。更に、透明導電層４１には共通信号が印可されている。したがって、透明導電層４２に画像信号が印加されると、これらの透明な部材によって保持容量が形成される。このように、透明導電層４１、４２は、保持容量用の電極としても機能する。また、無機絶縁層３６は、ＴＦＴ部を含む表示領域内において、透明導電層４１と透明導電層４２との間を絶縁する絶縁体として機能するとともに、保持容量を形成する誘電体としても機能する。
一般的に、無機絶縁膜は、有機絶縁膜に比べて、水分に対して、より優れたバリア性を有する。そして、本実施形態では、開口３５ａに隣接する有機絶縁層３５の側面３５ｂは、無機絶縁層３６に覆われている。したがって、側面３５ｂから有機絶縁層３５へ水分が侵入するのを抑制することができる。その結果、ＴＦＴ部において剥がれの発生を抑制することができる。
また、無機絶縁層３４の一部は、有機絶縁層３５からはみ出しており、このはみ出した部分の上面３４ｃには、無機絶縁層３６が接している。これにより、無機絶縁層３６によって有機絶縁層３５の側面３５ｂを確実に覆うことができる。
なお、アレイ基板１１上には液晶層１３が存在し、液晶層１３は、シール１４によってアレイ基板１１及びＣＦ基板１２の間に封止されているが、アレイ基板１１の製造段階においては、液晶層１３は存在せず、有機絶縁層３５へ水分が侵入する可能性がある。そのため、上述の構造をＴＦＴ部において採用することの技術的意義は大きい。
図４（ｂ）に示すように、周辺領域２５、なかでも端子２０の周辺部（例えば、図３中の破線の円で囲まれた部分）には、絶縁基板３０上に配線４３が設けられている。配線４３は、上述の無機絶縁層３１、３２及び保護層３３によって覆われている。保護層３３上には、上述の無機絶縁層３４及び有機絶縁層３５がこの順に積層されている。有機絶縁層３５上には、透明導電層４４が設けられている。透明導電層４４上には、上述の無機絶縁層３６が設けられている。端子２０の周辺部においても、無機絶縁層３４の側面は、無機絶縁層３６の側面と面一になっている。なお、配線４３及び透明導電層４４の各々の用途は特に限定されず、適宜選択することができ、例えば、配線４３は、上述の配線１９、又は、検査用の配線として利用されてもよい。また、配線４３及び／又は透明導電層４４は、設けられていなくてもよい。
そして、有機絶縁層３５の側面３５ｄは、無機絶縁層３６に覆われている。したがって、側面３５ｄから有機絶縁層３５へ水分が侵入するのを抑制することができる。その結果、端子２０の周辺部において剥がれの発生を抑制することができる。
また、無機絶縁層３４の一部は、有機絶縁層３５からはみ出しており、このはみ出した部分の上面３４ｅには、無機絶縁層３６が接している。これにより、無機絶縁層３６によって有機絶縁層３５の側面３５ｄを確実に覆うことができる。
上述した構造は、空気中に露出していてもよいし、異方性導電部材５７又は６０に覆われていてもよい。異方性導電部材５７又は６０に覆われている場合でも、ＩＣチップ５３及びＦＰＣ基板５０をアレイ基板１１上に実装するまでは、有機絶縁層３５へ水分が侵入する可能性がある。そのため、この場合でも上述の構造を採用することの技術的意義は大きい。
図４（ｃ）に示すように、周辺領域２５、なかでも、アレイ基板１１の端面１１ａの周辺部（例えば、図３中の一点鎖線の円で囲まれた領域内）には、絶縁基板３０上に、上述の無機絶縁層３１、３２及び保護層３３がこの順に積層されている。なお、端面１１ａの具体的な場所は特に限定されず、アレイ基板１１の４辺のどの辺に位置していてもよい。保護層３３上には、配線４５が設けられている。保護層３３及び配線４５上には、上述の無機絶縁層３４、有機絶縁層３５及び無機絶縁層３６がこの順に積層されている。アレイ基板１１の端面１１ａの周辺部においても、無機絶縁層３４の側面３４ｆは、無機絶縁層３６の側面と面一になっている。アレイ基板１１の端面１１ａは、絶縁基板３０、無機絶縁層３１、３２及び保護層３３の側面を含んでいる。なお、配線４５の用途は特に限定されず、適宜設定することができ、例えば、引き出し線として利用されてもよい。また、配線４５は、絶縁基板３０及び無機絶縁層３１の間に配置されていてもよい。更に、配線４５は、設けられていなくてもよい。
そして、有機絶縁層３５の側面３５ｆは、無機絶縁層３６に覆われている。したがって、側面３５ｆから有機絶縁層３５へ水分が侵入するのを抑制することができる。その結果、アレイ基板１１の端面１１ａの周辺部において剥がれの発生を抑制することができる。
また、無機絶縁層３４の一部は、有機絶縁層３５からはみ出しており、このはみ出した部分の上面３４ｇには、無機絶縁層３６が接している。これにより、無機絶縁層３６によって有機絶縁層３５の側面３５ｆを確実に覆うことができる。なお、有機絶縁層３５の側面３５ｆ及び無機絶縁層３４の側面３４ｆは、アレイ基板１１の端面１１ａと面一であってもよい。すなわち、端面１１ａは、側面３４ｆ、３５ｆを含んでいてもよい。
上述した構造は、空気中に露出していてもよいし、シール１４に覆われていてもよい。シール１４に覆われている場合でも、ＣＦ基板１２をアレイ基板１１に貼り合わせるまでは、有機絶縁層３５へ水分が侵入する可能性がある。そのため、この場合でも上述の構造を採用することの技術的意義は大きい。また、上述した構造は、異方性導電部材５７又は６０に覆われていてもよい。
アレイ基板１１の端面１１ａは、絶縁基板３０としてのガラス基板の側面と、無機絶縁層３１としてのＳｉＮｘ層の側面と、無機絶縁層３２としてのＳｉＯ２層の側面と、保護層３３としてのＳｉＯ２層の側面とを含んでいてもよく、無機絶縁膜３４としてのＳｉＯ２層の側面と、無機絶縁膜３６としてのＳｉＮｘ層の側面とを更に含んでいてもよい。
図４（ａ）～図４（ｃ）に示したように、各部分において、有機絶縁層３５の上面は、無機絶縁層３６によって覆われていることから、上面からの水分の侵入も抑制することができる。また、各部分において、有機絶縁層３５の側面は、絶縁基板３０に対して傾斜し、有機絶縁層３５は、順テーパ形状を有している。
以下、本実施形態の液晶ディスプレイの製造方法について説明する。
まず、絶縁性の表面を有する絶縁基板３０を準備する。絶縁基板３０としては、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板等、ディスプレイ用途に一般的に用いられている絶縁基板を使用することができる。上記プラスチック基板の材料としては、例えば、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリエーテルサルフォン樹脂、アクリル樹脂、ポリイミド樹脂等を挙げることができる。
図５（ａ）～図５（ｃ）は、実施形態１のアレイ基板の製造工程（ゲート層の形成工程）における各部材の断面模式図であり、図５（ａ）は、ＴＦＴ部を示し、図５（ｂ）は、端子の周辺部を示し、図５（ｃ）は、アレイ基板の端面の周辺部を示す。
次に、スパッタリング法により絶縁基板３０の全面に第１導電膜を成膜し、フォトリソグラフィー法により第１導電膜上に第１レジストを形成し、第１レジストをマスクとして第１導電膜をウェットエッチングし、そして、第１レジストを剥離する。この結果、図５（ａ）～図５（ｃ）に示すように、ゲート電極３７、配線４３、ゲートバスライン、コモンバスライン等を含む層（以下、ゲート層とも言う。）が形成される。ゲート電極３７は、ゲートバスラインと一体的に形成される。第１導電膜としては、例えば、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、タンタル（Ｔａ）、クロム（Ｃｒ）、又は、これらの合金若しくは窒化物を含む膜を用いることができる。第１導電膜は、複数種の膜が積層された積層膜でもよい。また、第１導電膜は、膜厚３０ｎｍのＴｉ膜上に膜厚２００ｎｍのＣｕ膜が積層された積層膜であってもよい。
図６（ａ）～図６（ｃ）は、実施形態１のアレイ基板の製造工程（第１及び第２絶縁膜の成膜工程）における各部材の断面模式図であり、図６（ａ）は、ＴＦＴ部を示し、図６（ｂ）は、端子の周辺部を示し、図６（ｃ）は、アレイ基板の端面の周辺部を示す。
次に、図６（ａ）～図６（ｃ）に示すように、ＣＶＤ法により、ゲート層が形成された基板の全面に無機絶縁層３１用の第１絶縁膜４６を成膜した後、続いて、第１絶縁膜４６の全面に無機絶縁層３２用の第２絶縁膜４７を成膜する。第１絶縁膜４６としては、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ）膜等を用いることができ、なかでも窒化シリコン（ＳｉＮｘ）膜が好適である。第２絶縁膜４７としては、例えば、酸化シリコン膜（例えばＳｉＯ２膜）、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）膜等を用いることができるが、半導体層３８が酸化物半導体を含む場合に酸素欠損を低減するという観点からは、第２絶縁膜４７は、酸化シリコン、特にＳｉＯ２を含むことが好ましい。ただし、酸化シリコン膜は、窒素を含有するシリコン膜（例えば窒化シリコン膜）に比べて、水分に対するバリア性（以下、水バリア性とも言う。）に劣るため、第２絶縁膜４７から形成される無機絶縁層３２は、水バリア性という点では不利な層である。他方、第１絶縁膜４６から形成される無機絶縁層３１は、水バリア性という点で有利な層である。第１絶縁膜４６は、膜厚４００ｎｍのＳｉＮｘ膜であってもよく、第２絶縁膜４７は、膜厚５０ｎｍのＳｉＯ２膜であってもよい。
次に、スパッタリング法、ＣＶＤ法等の方法により、第２絶縁膜４７が形成された基板の全面に半導体膜を成膜する。半導体膜の成膜後、アニールを行ってもよい。
半導体膜の材料としては、例えば、シリコン等の１４属元素の半導体、酸化物半導体等が挙げられるが、なかでも酸化物半導体が好適である。酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）及びカドミウム（Ｃｄ）からなる群より選ばれる少なくとも一種の元素と、酸素（Ｏ）とを含むことが好ましく、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含むことがより好ましい。酸化物半導体を用いた場合は、アモルファスシリコンを用いた場合に比べて、ＴＦＴ４９の移動度を高くすることができる。そのため、精細度が高くなったとしても、すなわち、サブ画素当たりのＴＦＴ４９のオン時間が短くなったとしても、液晶層１３に充分に電圧を印可することができる。また、酸化物半導体を用いた場合は、アモルファスシリコンを用いた場合に比べて、ＴＦＴ４９のオフ状態でのリーク電流を減少することができる。そのため、高精細度の場合もそうでない場合も、低周波駆動、停止期間を設ける駆動等の駆動を採用でき、その結果、消費電力を低減することができる。
また、酸化物半導体（特にインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）を用いて半導体層３８を形成し、酸化シリコン（例えばＳｉＯ２）を用いて無機絶縁層３４を形成した場合は、無機絶縁層３４と有機絶縁層３５との密着性が悪化しやすい。したがって、本実施形態は、半導体層３８が酸化物半導体を含む場合に好適であり、半導体層３８がインジウム（Ｉｎ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）及びカドミウム（Ｃｄ）からなる群より選ばれる少なくとも一種の元素と、酸素（Ｏ）とを含む場合により好適であり、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む場合に特に好適である。
酸化物半導体の具体例としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（酸化インジウムガリウム亜鉛）、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１－ｘＯ、ＣｄｘＺｎ１－ｘＯ、ＣｄＯ等が挙げられる。また、１族元素、１３族元素、１４族元素、１５族元素及び１７族元素からなる群より選ばれる少なくとも一種の元素（不純物元素）が添加された、非晶質状態、多結晶状態若しくは微結晶状態のＺｎＯ、又は、上記不純物元素が添加されていない、非晶質状態、多結晶状態若しくは微結晶状態のＺｎＯを使用してもよい。なお、微結晶状態とは、非晶質と多結晶が混在する状態を意味する。
図７（ａ）～図７（ｃ）は、実施形態１のアレイ基板の製造工程（半導体層の形成工程）における各部材の断面模式図であり、図７（ａ）は、ＴＦＴ部を示し、図７（ｂ）は、端子の周辺部を示し、図７（ｃ）は、アレイ基板の端面の周辺部を示す。
半導体膜のアニール後、フォトリソグラフィー法により半導体膜上に第２レジストを形成し、第２レジストをマスクとして半導体膜をウェットエッチングし、そして、第２レジストを剥離する。この結果、図７に示すように、半導体層３８が形成される。
図８（ａ）～図８（ｃ）は、実施形態１のアレイ基板の製造工程（無機絶縁層及び保護層の形成工程）における各部材の断面模式図であり、図８（ａ）は、ＴＦＴ部を示し、図８（ｂ）は、端子の周辺部を示し、図８（ｃ）は、アレイ基板の端面の周辺部を示す。
次に、ＣＶＤ法により、半導体層３８が形成された基板の全面に保護層３３用の第３絶縁膜を成膜した後、フォトリソグラフィー法により第３絶縁膜上に第３レジストを形成し、第３レジストをマスクとして第１～第３絶縁膜をドライエッチングし、そして、第３レジストを剥離する。この結果、図８に示すように、無機絶縁層３１、３２及び保護層３３が形成される。また、半導体層３８上において保護層３３には開口が形成される。更に、ゲート層上の所定の場所には、ソース層をゲート層に接続するために、無機絶縁層３１、３２及び保護層３３を貫通する開口（図示せず）が形成される。第３絶縁膜としては、例えば、酸化シリコン膜（例えばＳｉＯ２膜）、窒化シリコン（ＳｉＮｘ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）膜等を用いることができる。第３絶縁膜は、膜厚１００ｎｍのＳｉＯ２膜であってもよい。
なお、半導体層３８の材料によっては保護層３３を形成しなくてもよい。ただし、半導体層３８が酸化物半導体を含む場合は、保護層３３を形成することが好ましく、保護層３３は、酸化シリコン（より好ましくはＳｉＯ２）を含むことが好ましい。半導体層３８の酸素欠損を効果的に低減できるためである。ただし、上述のように、酸化シリコン膜の水バリア性は、優れているわけではないので、保護層３３は、水バリア性という点では不利な層である。
図９（ａ）～図９（ｃ）は、実施形態１のアレイ基板の製造工程（ソース層の形成工程）における各部材の断面模式図であり、図９（ａ）は、ＴＦＴ部を示し、図９（ｂ）は、端子の周辺部を示し、図９（ｃ）は、アレイ基板の端面の周辺部を示す。
次に、スパッタリング法により、保護層３３が形成された基板の全面に第２導電膜を成膜し、フォトリソグラフィー法により第２導電膜上に第４レジストを形成し、第４レジストをマスクとして第２導電膜をウェットエッチングし、そして、第４レジストを剥離する。この結果、図９に示すように、ソース電極３９、ドレイン電極４０、ソースバスライン、配線４５等を含む層（以下、ソース層とも言う。）が形成される。ソース電極３９は、ソースバスラインと一体的に形成される。第４導電膜としては、例えば、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、タンタル（Ｔａ）、クロム（Ｃｒ）、又は、これらの合金若しくは窒化物を含む膜を用いることができる。第１導電膜は、複数種の膜が積層された積層膜でもよい。また、第２導電膜は、膜厚３０ｎｍのＴｉ膜上に膜厚２００ｎｍのＣｕ膜が積層された積層膜であってもよい。第２導電膜のエッチング時に、保護層３３は、エッチングストッパー層（ＥＳ層）として機能し、半導体層３８のチャネル領域を保護する。
図１０（ａ）～図１０（ｃ）は、実施形態１のアレイ基板の製造工程（第４絶縁膜の成膜工程）における各部材の断面模式図であり、図１０（ａ）は、ＴＦＴ部を示し、図１０（ｂ）は、端子の周辺部を示し、図１０（ｃ）は、アレイ基板の端面の周辺部を示す。
次に、図１０に示すように、ＣＶＤ法により、ソース層が形成された基板の全面に無機絶縁層３４用の第４絶縁膜（パッシベーション膜）４８を成膜する。第４絶縁膜４８の成膜後、アニールを行ってもよい。
無機絶縁層３４（第４絶縁膜４８）の材料は、適宜選択することができ、例えば、酸化シリコン（例えばＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ）、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）等を用いることができる。しかしながら、上述したように、無機絶縁層３４が酸化シリコン（例えばＳｉＯ２）を含む場合、無機絶縁層３４と有機絶縁層３５との密着性が悪化しやすいため、剥がれを発生しやすいと考えられる。したがって、本実施形態は、無機絶縁層３４が酸化シリコン、特にＳｉＯ２を含む場合に好適である。これは、半導体層３８が酸化物半導体を含む場合に酸素欠損を低減するという観点からも好ましい。第４絶縁膜は、膜厚２００ｎｍのＳｉＯ２膜であってもよい。ただし、上述のように、酸化シリコン膜の水バリア性は、優れているわけではないので、無機絶縁層３４は、水バリア性という点では不利な層である。
無機絶縁層３４の膜厚は特に限定されず、適宜設定することができるが、５０ｎｍ～５００ｎｍであることが好ましく、１００ｎｍ～３００ｎｍであることがより好ましい。無機絶縁層３４が薄すぎると、水バリア性、チャネル領域の保護という点で問題が生じる可能性がある。反対に厚すぎると、密着性や、テーパ部のカバレッジ、生産性（成膜時間、エッチング時間）という点で問題が生じる可能性がある。
次に、スピンコート法、スリットコート法等の方法により、第４絶縁膜４８が形成された基板の全面に有機絶縁層３５の材料を塗布し、塗膜を乾燥させて、平坦な表面を有する有機絶縁膜を形成する。その後、有機絶縁膜をパターニングする。
有機絶縁膜としては、例えば、感光性又は非感光性の樹脂膜等を用いることができる。樹脂の具体例としては、例えば、アクリル樹脂、感光性ポリイミド等が挙げられる。有機絶縁膜は、膜厚３μｍのポジ型の感光性アクリル樹脂膜であってもよい。有機絶縁膜として感光性樹脂膜を用いた場合は、レジストを形成することなく、有機絶縁膜を露光及び現像することによって有機絶縁膜のパターニングが可能である。
図１１（ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（有機絶縁層の形成工程）における各部材の断面模式図であり、図１１（ａ）は、ＴＦＴ部を示し、図１１（ｂ）は、端子の周辺部を示し、図１１（ｃ）は、アレイ基板の端面の周辺部を示す。
有機絶縁膜のパターニング後、アニールを行ってパターニングされた有機絶縁膜を焼成する。その結果、図１１に示すように、有機絶縁層３５が形成される。また、有機絶縁層３５には開口３５ａ及び側面３５ｂ、３５ｄ、３５ｆが形成される。上記アニールによって、各側面３５ｂ、３５ｄ、３５ｆは、滑らかな曲面を有することになる。アニールは、例えば、２００℃で１時間行う。
有機絶縁層３５の膜厚は特に限定されず、適宜設定することができるが、１μｍ～５μｍであることが好ましく、２μｍ～４μｍであることがより好ましい。有機絶縁層３５が薄すぎると、平坦化の目的が充分に達成できない可能性があり、また、有機絶縁層３５の上層と下層の間の容量が増加してしまう。反対に厚すぎると、穴あけ等のプロセス上の問題（例えば、穴埋まり、露光量アップによる生産性低下）や、透過率低下の問題が生じる可能性がある。
図１２（ａ）～（ｃ）は、実施形態１のアレイ基板の製造工程（透明導電層の形成工程）における各部材の断面模式図であり、図１２（ａ）は、ＴＦＴ部を示し、図１２（ｂ）は、端子の周辺部を示し、図１２（ｃ）は、アレイ基板の端面の周辺部を示す。
次に、スパッタリング法により、有機絶縁層３５が形成された基板の全面に第１透明導電膜を成膜し、フォトリソグラフィー法により第１透明導電膜上に第５レジストを形成し、第５レジストをマスクとして第１透明導電膜をウェットエッチングし、そして、第５レジストを剥離する。第１透明導電膜のパターニング後、アニールを行って第１透明導電膜を多結晶化する。その結果、図１２に示すように、透明導電層４１、４４が形成される。
第１透明導電膜の材料としては、透光性を有する導電材料を用いることができ、具体的には、例えば、インジウム・錫酸化物（ＩＴＯ）、インジウム・亜鉛酸化物（ＩＺＯ）、酸化シリコンを含有するインジウム・錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン（ＴｉＮ）等を用いることができる。第１透明導電膜は、複数種の膜が積層された積層膜でもよい。第１透明導電膜は、膜厚１００ｎｍのＩＴＯ膜であってもよい。
図１３（ａ）～図１３（ｃ）は、実施形態１のアレイ基板の製造工程（無機絶縁層の形成工程）における各部材の断面模式図であり、図１３（ａ）は、ＴＦＴ部を示し、図１３（ｂ）は、端子の周辺部を示し、図１３（ｃ）は、アレイ基板の端面の周辺部を示す。
次に、ＣＶＤ法により、透明導電層４１、４４が形成された基板の全面に無機絶縁層３６用の第５絶縁膜（パッシベーション膜）を成膜した後、フォトリソグラフィー法により第５絶縁膜上に第６レジストを形成し、第６レジストをマスクとして第４、第５絶縁膜をドライエッチングし、そして、第６レジストを剥離する。この結果、図１３に示すように、無機絶縁層３４、３６が形成される。この段階で、有機絶縁層３５の側面は、無機絶縁層３６に覆われる。また、無機絶縁層３４及び３６には、それぞれ、開口３４ａ、３６ａが形成される。更に、第４、第５絶縁膜は、一括してエッチングされることから、無機絶縁層３４の側面と無機絶縁層３６の側面とは、面一となる。
無機絶縁層３６（第５絶縁膜）の材料、適宜選択することができ、例えば、酸化シリコン（例えばＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ）、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）等を用いることができるが、なかでも窒化シリコン（ＳｉＮｘ）が好適である。窒化シリコン膜は、酸化シリコン膜に比べて、樹脂膜との密着性に優れ、また、優れた水バリア性を有するためである。更に、無機絶縁層３６の誘電率を高くするという観点からも、窒化シリコンが好ましい。このように、無機絶縁層３６は、水バリア性という点で有利な層である。第５絶縁膜は、膜厚３００ｎｍのＳｉＮｘ膜であってもよい。
無機絶縁層３６の膜厚は特に限定されず、適宜設定することができるが、５０ｎｍ～５００ｎｍであることが好ましく、１００ｎｍ～３００ｎｍであることがより好ましい。無機絶縁層３６が薄すぎると、水バリア性、チャネル領域の保護という点で問題が生じる可能性がある。反対に厚すぎると、密着性や、テーパ部のカバレッジ、生産性（成膜時間、エッチング時間）という点で問題が生じる可能性がある。
次に、スパッタリング法により、無機絶縁層３６が形成された基板の全面に第２透明導電膜を成膜し、フォトリソグラフィー法により第２透明導電膜上に第７レジストを形成し、第７レジストをマスクとして第２透明導電膜をウェットエッチングし、そして、第７レジストを剥離する。第２透明導電膜の材料としては、透光性を有する導電材料を用いることができ、具体的には、例えば、インジウム・錫酸化物（ＩＴＯ）、インジウム・亜鉛酸化物（ＩＺＯ）、酸化シリコンを含有するインジウム・錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン（ＴｉＮ）等を用いることができる。第２透明導電膜は、複数種の膜が積層された積層膜でもよい。第２透明導電膜は、膜厚１００ｎｍのＩＴＯ膜であってもよい。第２透明導電膜のパターニング後、アニールを行って第２透明導電膜を多結晶化する。その結果、図４（ａ）に示したように、透明導電層４２が形成される。
以上の工程を経て、アレイ基板が完成する。ただし、この段階では、複数のパネル用の回路パターンが１枚の絶縁基板３０上に形成されている。
その後、セル組み立て工程において、アレイ基板と、別途作製したＣＦ基板との各表面上に、ポリイミド等の有機樹脂を含む配向膜を塗布形成する。そして、ラビング処理、光配向処理等の方法を用いて、液晶分子が所定の方向に配向するように各配向膜に配向処理を施す。
次に、アレイ基板及びＣＦ基板のいずれかの上に表示領域を囲むようにシール材を塗布し、アレイ基板及びＣＦ基板のいずれかの上に液晶材料を滴下した後、アレイ基板とＣＦ基板とを互いの配向膜が対向するように重ね合わせる。そして、シール材を硬化させて両基板を互いに貼り合わす。この結果、両基板の間に液晶層が形成される。
その後、パネルの分断工程と、偏光板及び位相板（任意）の貼り付け工程とを経て、液晶パネルが完成する。そして、液晶パネル上にＩＣチップ及びＦＰＣ基板を接続し、制御部及びバックライトユニットを取り付け、これらを筐体に収納すると、実施形態１の液晶ディスプレイが完成する。
（実施形態２）
本実施形態は、無機絶縁層の被覆構造と、アレイ基板の製造工程とが異なることを除いて、実施形態１と実質的に同じである。したがって、本実施形態では、本実施形態に特有の特徴について主に説明し、実施形態１と重複する内容については説明を省略する。また、本実施形態と実施形態１とにおいて、同一の、又は、同様の機能を有する、部材（その部分を含む。）には同一の符号を付し、本実施形態において、その部材の説明は省略する。
図３及び図１４を参照して、本実施形態における端子の周辺部の構造について説明する。図１４は、実施形態２のアレイ基板の断面模式図であり、端子の周辺部を示す。
図３及び図１４に示すように、周辺領域２５、なかでも端子２０の周辺部（例えば、図３中の破線の円で囲まれた部分）には、絶縁基板３０上に配線４３が設けられている。配線４３上には、無機絶縁層３１、３２及び保護層３３がこの順に積層されている。配線４３、無機絶縁層３１、３２及び保護層３３を覆うように無機絶縁層３４が設けられている。無機絶縁層３４上には有機絶縁層３５が設けられ、有機絶縁層３５上は透明導電層４４が設けられ、透明導電層４４上には無機絶縁層３６が設けられている。無機絶縁層３４は、有機絶縁層３５の側面３５ｄの下に側面３４ｄを有し、側面３４ｄは、側面３５ｄと面一になっている。なお、配線４３及び／又は透明導電層４４は、設けられていなくてもよい。
そして、有機絶縁層３５の側面３５ｄは、無機絶縁層３６に覆われている。したがって、側面３５ｄから有機絶縁層３５へ水分が侵入するのを抑制することができる。その結果、端子２０の周辺部において剥がれの発生を抑制することができる。
また、無機絶縁層３４の側面３４ｄは、有機絶縁層３５の側面３５ｄの下に配置され、無機絶縁層３６は、側面３５ｄのみならず側面３４ｄを覆っているので、水バリア性に不利な無機絶縁層３４の側面３４ｄが露出しないようにすることができる。更に、無機絶縁層３６は、絶縁基板３０に、特にその上面３０ｅに接しているので、水バリア性に不利な無機絶縁層３２及び保護層３３が露出しないようにすることができる。
他方、実施形態１では、水バリア性に不利な無機絶縁層３４の側面は、水バリア性に有利な無機絶縁層３６に覆われていない。また、図４（ｂ）に示したように、端子２０の周辺部において、保護層３３の一部は、無機絶縁層３６に覆われていない。更に、アレイ基板の端面には、水バリア性に不利な無機絶縁層３２の側面が露出している。
以上より、本実施形態では、実施形態１に比べて、有機絶縁層３５への水分の侵入をより効果的に抑制することができる。
なお、上述の被覆構造は、本実施形態のアレイ基板の端面の周辺部に設けられてもよい。この場合、本実施形態のアレイ基板の端面は、絶縁基板３０としてのガラス基板の側面を含んでいてもよく、無機絶縁膜３６としてのＳｉＯ２層の側面を更に含んでいてもよい。
また、本実施形態のアレイ基板のＴＦＴ部においても、無機絶縁層３４は、有機絶縁層３５の側面の下に側面を有していてもよく、これらの側面は、面一になっていてもよく、これらの側面は、無機絶縁層３６に覆われていてもよい。
以下、本実施形態のアレイ基板の製造方法について説明する。図１５～図２１は、実施形態２のアレイ基板の製造工程における各部材の断面模式図であり、端子の周辺部を示す。図１５は、ゲート層の形成工程を示し、図１６は、第１及び第２絶縁膜の成膜工程を示し、図１７は、無機絶縁層及び保護層の形成工程を示し、図１８は、第４絶縁膜の成膜工程を示し、図１９は、有機絶縁層の形成工程を示し、図２０は、透明導電層の形成工程を示し、図２１は、無機絶縁層の形成工程を示す。
実施形態１と同様にして、以下の工程を行う。まず、絶縁基板３０を準備し、図１５に示すように、配線４３を含むゲート層を形成する。次に、図１６に示すように、第１絶縁膜４６及び第２絶縁膜４７の成膜と、半導体層の形成と、第３絶縁膜の成膜とをこの順に行う。次に、第１～第３絶縁膜をパターニングして、図１７に示すように、無機絶縁層３１、３２及び保護層３３の形成を行う。次に、ソース層の形成を行う。次に、図１８に示すように、第４絶縁膜４８の成膜と、アニールとをこの順に行う。次に、有機絶縁膜のパターニングと、アニールとをこの順に行い、有機絶縁層３５を形成する。
次に、有機絶縁層３５をマスクとして第４絶縁膜４８をドライエッチングする。この結果、図１９に示すように、無機絶縁層３４が形成される。また、有機絶縁層３５の側面３５ｄと、無機絶縁層３４の側面３４ｄとは、面一になる。
次に、図２０に示されるように、実施形態１と同様にして、透明導電層４４を形成する。
次に、ＣＶＤ法により、透明導電層４４が形成された基板の全面に無機絶縁層３６用の第５絶縁膜（パッシベーション膜）を成膜した後、フォトリソグラフィー法により第５絶縁膜上に第６レジストを形成し、第６レジストをマスクとして第５絶縁膜をドライエッチングし、そして、第６レジストを剥離する。この結果、図２１に示されるように、無機絶縁層３６が形成される。
その後、実施形態１と同様にして、第２透明導電膜のパターニングと、アニールとをこの順に行うことによって、本実施形態のアレイ基板が完成する。
（実施形態３）
本実施形態は、無機絶縁層の被覆構造と、アレイ基板の製造工程とが異なることを除いて、実施形態１と実質的に同じである。したがって、本実施形態では、本実施形態に特有の特徴について主に説明し、実施形態１と重複する内容については説明を省略する。また、本実施形態と実施形態１とにおいて、同一の、又は、同様の機能を有する、部材（その部分を含む。）には同一の符号を付し、本実施形態において、その部材の説明は省略する。
図３及び図２２を参照して、本実施形態における端子の周辺部の構造について説明する。図２２は、実施形態３のアレイ基板の断面模式図であり、端子の周辺部を示す。
図３及び図２２に示すように、周辺領域２５、なかでも端子２０の周辺部（例えば、図３中の破線の円で囲まれた部分）には、絶縁基板３０上に配線４３が設けられている。配線４３は、無機絶縁層３１に覆われている。無機絶縁層３１上には、無機絶縁層３２及び保護層３３がこの順に積層されている。無機絶縁層３２及び保護層３３を覆うように無機絶縁層３４が設けられている。無機絶縁層３４上には有機絶縁層３５が設けられ、有機絶縁層３５上は透明導電層４４が設けられ、透明導電層４４上には無機絶縁層３６が設けられている。無機絶縁層３４は、有機絶縁層３５の側面３５ｄの下に側面３４ｄを有し、側面３４ｄは、側面３５ｄと面一になっている。なお、配線４３及び／又は透明導電層４４は、設けられていなくてもよい。
そして、有機絶縁層３５の側面３５ｄは、無機絶縁層３６に覆われている。したがって、側面３５ｄから有機絶縁層３５へ水分が侵入するのを抑制することができる。その結果、端子２０の周辺部において剥がれの発生を抑制することができる。
また、無機絶縁層３４の側面３４ｄは、有機絶縁層３５の側面３５ｄの下に配置され、無機絶縁層３６は、側面３５ｄのみならず側面３４ｄを覆っているので、水バリア性に不利な無機絶縁層３４の側面３４ｄが露出しないようにすることができる。更に、水バリア性に有利な無機絶縁層３１は、絶縁基板３０及び無機絶縁層３４の間に設けられ、無機絶縁層３１の一部は、無機絶縁層３４からはみ出しており、このはみ出した部分の上面３１ｅに無機絶縁層３６が接している。したがって、水バリア性に不利な無機絶縁層３２及び保護層３３が露出しないようにすることができる。
他方、実施形態１では、水バリア性に不利な無機絶縁層３４の側面は、水バリア性に有利な無機絶縁層３６に覆われていない。また、図４（ｂ）に示したように、端子２０の周辺部において、保護層３３の一部は、無機絶縁層３６に覆われていない。更に、アレイ基板の端面には、水バリア性に不利な無機絶縁層３２の側面が露出している。
以上より、本実施形態では、実施形態１に比べて、有機絶縁層３５への水分の侵入をより効果的に抑制することができる。
なお、上述の被覆構造は、本実施形態のアレイ基板の端面の周辺部に設けられてもよい。この場合、本実施形態のアレイ基板の端面は、絶縁基板３０としてのガラス基板の側面と、無機絶縁層３１としてのＳｉＮｘ層の側面とを含んでいてもよく、無機絶縁膜３６としてのＳｉＯ２層の側面を更に含んでいてもよい。
また、本実施形態のアレイ基板のＴＦＴ部においても、無機絶縁層３４は、有機絶縁層３５の側面の下に側面を有していてもよく、これらの側面は、面一になっていてもよく、これらの側面は、無機絶縁層３６に覆われていてもよい。
以下、本実施形態のアレイ基板の製造方法について説明する。図２３～図２９は、実施形態３のアレイ基板の製造工程における各部材の断面模式図であり、端子の周辺部を示す。図２３は、ゲート層の形成工程を示し、図２４は、第１及び第２絶縁膜の成膜工程を示し、図２５は、無機絶縁層及び保護層の形成工程を示し、図２６は、第４絶縁膜の成膜工程を示し、図２７は、有機絶縁層の形成工程を示し、図２８は、透明導電層の形成工程を示し、図２９は、無機絶縁層の形成工程を示す。
実施形態１と同様にして、以下の工程を行う。まず、絶縁基板３０の準備し、図２３に示すように、配線４３を含むゲート層を形成する。次に、図２４に示すように、第１絶縁膜４６及び第２絶縁膜４７の成膜を行う。次に、半導体層の形成と、第３絶縁膜の成膜とをこの順に行う。
次に、フォトリソグラフィー法により第３絶縁膜上にレジストを形成し、このレジストをマスクとして第２、第３絶縁膜を一緒にドライエッチングし、そして、レジストを剥離する。この結果、図２５に示すように、無機絶縁層３２及び保護層３３が形成される。この段階では、第１絶縁膜は、エッチングされていない。
次に、必要に応じて追加の絶縁膜を形成した後、レジストの作製と、第１絶縁膜（及び追加の絶縁膜）のドライエッチングと、レジストの剥離とを順次行う。この結果、無機絶縁層３１が形成される。なお、図２２に示したように、端子２０の周辺部においては、第１絶縁膜は除去されず、無機絶縁層３１が存在している。
次に、ソース層の形成を行う。次に、図２６に示すように、第４絶縁膜４８の成膜と、アニールとをこの順に行う。次に、有機絶縁膜のパターニングと、アニールとをこの順に行い、有機絶縁層３５を形成する。これらの工程は、実施形態１と同様に行うことができる。
次に、有機絶縁層３５をマスクとして第４絶縁膜４８をドライエッチングする。この結果、図２７に示すように、無機絶縁層３４が形成される。また、有機絶縁層３５の側面３５ｄと、無機絶縁層３４の側面３４ｄとは、面一になる。
次に、図２８に示されるように、実施形態１と同様にして、透明導電層４４を形成する。
次に、ＣＶＤ法により、透明導電層４４が形成された基板の全面に無機絶縁層３６用の第５絶縁膜（パッシベーション膜）を成膜した後、フォトリソグラフィー法により第５絶縁膜上にレジストを形成し、このレジストをマスクとして第５絶縁膜をドライエッチングし、そして、レジストを剥離する。この結果、図２９に示されるように、無機絶縁層３６が形成される。
その後、実施形態１と同様にして、第２透明導電膜のパターニングと、アニールとをこの順に行うことによって、本実施形態のアレイ基板が完成する。
以上、実施形態１～３においては、絶縁基板と半導体層の間にゲート電極が配置された、所謂ボトムゲート型のＴＦＴを前提とした構造について説明したが、各実施形態において、ＴＦＴのタイプは特に限定されず、適宜、設定することができる。例えば、絶縁基板とゲート電極の間に半導体層が配置され、ゲート電極上に層間絶縁膜を介してソース電極及びドレイン電極が配置された、所謂プレーナ型のＴＦＴを設けてもよい。
また、各実施形態の液晶ディスプレイは、モノクロ液晶ディスプレイであってもよく、その場合は、各画素を複数のサブ画素に分割する必要はない。
また、各実施形態では、液晶ディスプレイについて主に説明したが、本発明に係る表示装置の種類は液晶ディスプレイに特に限定されない。例えば、マイクロカプセル型電気泳動方式の電子ペーパや、有機又は無機ＥＬディスプレイ等であってもよい。
また、実施形態１～３では、ＦＦＳ方式の液晶ディスプレイについて説明したが、各実施形態において液晶表示ディスプレイの表示方式は特に限定されず、適宜、設定することができる。例えば、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）方式、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍｅｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）方式、櫛歯構造を各々有する共通電極及び画素電極を用いた面内スイッチング（ＩＰＳ：Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）方式、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ　Ｂｅｎｄ　Ａｌｉｇｎｍｅｎｔ）方式等の表示方式であってもよい。なお、ＴＢＡ方式においては、液晶層は、負の誘電率異方性を有するネマチック液晶分子を含み、該液晶分子は、電圧無印加時、垂直配向し、アレイ基板は、一対の電極（例えば、櫛歯構造を各々有する共通電極及び画素電極）を含み、該電極の間に発生する横電界によって液晶分子をベンド状に配向させる。なかでも、液晶ディスプレイの表示方式としては、アレイ基板が、透明な共通電極と、透明な画素電極と、両電極間の誘電体とを備え（以下、このような構造を透明Ｃｓ構造とも言う。）、これらの部材によって保持容量が形成される表示方式が好適であり、そのような表示方式としては、例えば、透明Ｃｓ構造を備えたＣＰＡ（Ｃｏｎｔｉｎｕｏｕｓ　Ｐｉｎｗｈｅｅｌ　Ａｌｉｇｎｍｅｎｔ）方式が挙げられる。なお、透明Ｃｓ構造を備えたＣＰＡ方式においては、液晶層は、負の誘電率異方性を有するネマチック液晶分子を含み、該液晶分子は、電圧無印加時、垂直配向し、アレイ基板は、透明な共通電極と、該共通電極上の層間絶縁膜と、該層間絶縁膜上の透明な画素電極とを備え、対向基板は、画素電極に対向する透明な対向電極と、該対向電極上に設けられた点状の突起（リベット）とを備え、該画素電極と該対向電極との間に発生する縦電界によって突起を中心に液晶分子を放射状に配向させる。なお、点状の突起（リベット）を形成する代わりに、対向電極に円形、十字型、多角形等の形状の開口を形成することによって、該開口を中心に液晶分子を放射状に配向させることもできる。
また、実施形態１～３では、透過型の液晶ディスプレイについて説明したが、各液晶ディスプレイの液晶パネルは、外光を反射することで表示を行う反射表示部を備えていてもよい。
更に、上述した実施形態は、本発明の要旨を逸脱しない範囲において、適宜組み合わされてもよい。また、各実施形態の変形例は、他の実施形態に組み合わされてもよい。
１：液晶ディスプレイ
１０：液晶パネル
１１：アレイ基板
１１ａ：端面
１２：カラーフィルタ基板（ＣＦ基板）
１３：液晶層
１４：シール
１５：表示部
１６：張出領域
１７～１９、５２：配線
２０～２３：端子
２４：表示領域
２５：周辺領域
２６：画素
３０：絶縁基板
３０ｅ、３１ｅ、３４ｃ、３４ｅ、３４ｇ：上面
３１、３２、３４、３６：無機絶縁層
３３：保護層
３４ｄ、３５ｂ、３５ｄ、３４ｆ、３５ｆ：側面
３４ａ、３５ａ、３６ａ：開口
３５：有機絶縁層
３７：ゲート電極
３８：半導体層
３９：ソース電極
４０：ドレイン電極
４１、４２、４４：透明導電層
４３、４５：配線
４６：第１絶縁膜
４７：第２絶縁膜
４８：第４絶縁膜
４９：ＴＦＴ
５０：フレキシブル配線基板（ＦＰＣ基板）
５１：絶縁性フィルム
５３：ＩＣチップ
５４：バンプ
５５、５８：熱硬化性樹脂
５６、５９：導電性粒子
５７、６０：異方性導電部材
　

Claims (15)

  1. 絶縁基板と、
    薄膜トランジスタと、
    第１無機絶縁層と、
    前記第１無機絶縁層上に積層された有機絶縁層と、
    前記有機絶縁層上に積層された第２無機絶縁層とを備え、
    前記有機絶縁層は、前記第２無機絶縁層に覆われた側面を有する薄膜トランジスタ基板。
  2. 複数の画素領域が配列された表示領域と、
    前記表示領域の周囲の周辺領域とを更に備え、
    前記有機絶縁層の前記側面は、前記周辺領域内に配置される請求項１記載の薄膜トランジスタ基板。
  3. 前記絶縁基板上に設けられた端子を更に備え、
    前記有機絶縁層の前記側面は、前記端子の周辺部に配置される請求項２記載の薄膜トランジスタ基板。
  4. 前記有機絶縁層の前記側面は、前記薄膜トランジスタ基板の端面の周辺部に配置される請求項２記載の薄膜トランジスタ基板。
  5. 前記第１無機絶縁層は、前記有機絶縁層の前記側面の下に側面を有し、
    前記第２無機絶縁層は、前記有機絶縁層の前記側面と、前記第１無機絶縁層の前記側面とを覆い、
    前記第２無機絶縁層は、前記絶縁基板に接する請求項２～４のいずれかに記載の薄膜トランジスタ基板。
  6. 前記第１無機絶縁層は、前記有機絶縁層の前記側面の下に側面を有し、
    前記第２無機絶縁層は、前記有機絶縁層の前記側面と、前記第１無機絶縁層の前記側面とを覆い、
    前記絶縁基板及び前記第１無機絶縁層の間に設けられた第３無機絶縁層を更に備え、
    前記第３無機絶縁層は、前記第１無機絶縁層からはみ出した部分を有し、
    前記第２無機絶縁層は、前記第１無機絶縁層からはみ出した前記部分の上面に接し、
    前記第３無機絶縁層は、窒化シリコンを含む請求項２～４のいずれかに記載の薄膜トランジスタ基板。
  7. 複数の画素領域が配列された表示領域を更に備え、
    前記有機絶縁層の前記側面は、前記表示領域内に配置される請求項１記載の薄膜トランジスタ基板。
  8. 第１透明導電層と、第２透明導電層とを更に備え、
    前記薄膜トランジスタは、ドレイン電極を有し、
    前記第１無機絶縁層は、前記ドレイン電極上に積層され、
    前記第１透明導電層は、前記有機絶縁層上に積層され、
    前記第２透明導電層は、前記第２無機絶縁層上に積層され、
    前記有機絶縁層には、開口が設けられ、
    前記有機絶縁層の前記側面は、前記開口を取り囲むように配置され、
    前記第１及び第２無機絶縁層には各々、前記有機絶縁層の前記開口内に開口が設けられ、
    前記第２透明導電層は、前記第１及び第２無機絶縁層の前記開口を通って前記ドレイン電極に接続される請求項７記載の薄膜トランジスタ基板。
  9. 前記第１無機絶縁層は、前記有機絶縁層の前記側面の下に側面を有し、
    前記第２無機絶縁層は、前記有機絶縁層の前記側面と、前記第１無機絶縁層の前記側面とを覆う請求項１～８のいずれかに記載の薄膜トランジスタ基板。
  10. 前記第１無機絶縁層は、前記有機絶縁層からはみ出した部分を有し、
    前記第２無機絶縁層は、前記有機絶縁層からはみ出した前記部分の上面に接する請求項１、２、３、４、７又は８記載の薄膜トランジスタ基板。
  11. 前記第１無機絶縁層は、酸化シリコンを含み、
    前記有機絶縁層は、感光性樹脂を含む請求項１～１０のいずれかに記載の薄膜トランジスタ基板。
  12. 前記第２無機絶縁層は、窒化シリコンを含む請求項１～１１のいずれかに記載の薄膜トランジスタ基板。
  13. 前記薄膜トランジスタは、金属酸化物を含む半導体層を有し、
    前記金属酸化物は、インジウム、ガリウム、アルミニウム、銅、亜鉛、マグネシウム及びカドミウムからなる群より選ばれる少なくとも一種の元素と、酸素とを含む請求項１～１２のいずれかに記載の薄膜トランジスタ基板。
  14. 前記金属酸化物は、インジウム、ガリウム、亜鉛及び酸素を含む請求項１３記載の薄膜トランジスタ基板。
  15. 請求項１～１４のいずれかに記載の薄膜トランジスタ基板を備える表示装置。
    　
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