KR100916607B1 - 테스트 패턴을 포함한 대면적 기판 제조방법과, 테스트패턴을 이용한 식각불량 판별방법 - Google Patents
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Abstract
본 발명은 액정표시장치용 어레이기판의 제조방법에 관한 것으로 특히, 습식식각을 통해 콘택홀을 형성하는 공정에서 완벽한 식각 상태를 얻기 위한 테스트 패턴의 구조 및 이를 이용한 테스트 방식에 관한 것이다.
본 발명에 따른 테스트 패턴은 다수의 액정패널이 정의되는 대면적 기판에, 상기 액정패널의 어레이셀(array cell)이 형성될 영역을 제외한 나머지 영역에 대응하여 부분적으로 액티브 패턴을 형성하되, 액티브 패턴의 면적은 0.5㎛*0.5㎛~10㎛*10㎛의 범위로 형성되며, 상기 식각홀 보다는 작은 면적으로 형성한다.
이때, 어레이셀 내부에서 콘택홀을 형성하는 공정 동안, 상기 액정패널 외곽의 테스트 패턴에 대응하여 식각홀이 형성되며, 상기 콘택홀을 식각하는 시간은 상기 식각홀 내부에 구성된 액티브 패턴의 하부의 절연막이 식각용액에 의해 과식각되어 상부의 액티브 패턴이 기판으로 부터 리프트 -오프(lift off)될 때 까지의 시간만큼 콘택홀 형성 공정이 진행되면 된다.
따라서, 광학 현미경을 통해 상기 테스트 패턴에 섬형상의 액티브 패턴의 관찰 유무를 통한 간단한 공정으로, 콘택홀 식각 불량의 유무를 판별할 수 있게된다.
Description
도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 도면이고,
도 2는 다결정 박막트랜지스터를 포함하는 액정표시장치용 어레이기판의 한 화소를 도시한 확대 평면도이고,
도 3a 내지 도 3e는 도 2의 Ⅰ-Ⅰ을 따라 절단하여 공전순서에 따라 도시한 공정 단면도이고,
도 4는 종래에 따른 대면적 기판의 구성을 개략적으로 도시한 평면도이고,
도 5는 도 4의 A를 확대한 확대 평면도이고,
도 6a와 도 6b는 도 5의 Ⅱ-Ⅱ,Ⅲ-Ⅲ를 따라 절단한 단면도이고,
도 7a 와 도 7b는 어레이셀 내부의 콘택홀 상태를 나타낸 것으로, 도 7a는 양호한 경우이고, 7b는 불량인 경우를 나타낸 사진이고,
도 8은 본 발명에 따른 대면적 기판의 구성을 개략적으로 도시한 평면도이고,
도 9는 도 8의 Ⅷ-Ⅷ을 따라 절단한 단면도이고,
도 10a 내지 도 10e와 도 11a 내지 도 11c는 본 발명에 따른 대면적 기판의 제조공정을 공정 순서에 따라 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 간단한 설명 >
100 : 대면적 기판 AL : 어레이셀
TP : 테스트 패턴 SL : 테스트 패턴을 구성하는 실리콘층
본 발명은 액정표시장치용 어레이기판의 제조방법에 관한 것으로 특히, 어레이기판에 형성하는 콘태홀의 식각불량을 판단하기 위한 테스트 패턴의 구성 및 이를 포함하는 대면적 글라스 기판의 제조방법과, 상기 테스트 패턴을 이용한 콘택홀 식각 불량 판별방법에 관한 것이다.
일반적으로, 액정표시장치를 제작하는 경우에는 컬러필터 기판과 어레이기판을 별도로 형성하여, 이들 두 기판을 합착하는 방식으로 액정표시장치가 완성된다.
상기 어레이기판을 제작할 경우, 대면적 글라스 기판에 다수의 어레이셀 또는 컬러필터 셀로 나누어 동시에 형성하고, 어레이 배선의 공정이 완료되면 이를 셀별로 절단하여 사용하게 된다.
이 와 같이 제작된 어레이기판을 포함하는 액정표시장치의 구성을 이하, 도 1을 참조하여 개략적으로 설명한다.
도 1은 일반적인 액정표시장치의 구성을 개략적으로 도시한 도면이다.
도시한 바와 같이, 일반적인 컬러 액정표시장치(11)는 서브 컬러필터(8)와 각 서브 컬러필터(8)사이에 구성된 블랙 매트릭스(6)를 포함하는 컬러필터(7)와 상기 컬러필터(7)의 상부에 증착된 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)이 정의되고 화소영역에는 화소전극(17)과 스위칭 소자(T)가 구성되며, 화소영역(P)의 주변으로 어레이배선이 형성된 하부기판(22)과, 상부기판(5)과 하부기판(22) 사이에는 액정(14)이 충진되어 있다.
상기 하부기판(22)은 어레이기판(array substrate)이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터(TFT)를 교차하여 지나가는 게이트배선(13)과 데이터배선(15)이 형성된다.
이때, 상기 화소 영역(P)은 상기 게이트배선(13)과 데이터배선(15)이 교차하여 정의되는 영역이며, 상기 화소 영역(P)상에는 전술한 바와 같이 투명한 화소 전극(17)이 형성된다.
상기 화소 전극(17)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성금속을 사용한다.
일반적으로, 박막트랜지스터는 액정표시장치 또는 유기전계 발광소자의 스위칭 또는 구동소자로 사용되며, 게이트 전극과 액티브층과 소스 전극과 드레인 전극으로 구성된다.
전술한 박막트랜지스터의 구성에서 상기 액티브층은 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly silicon)을 사용하며, 특히 다결정실리콘은 비정질 실리콘에 비하여 결정구조가 규칙적이고 결정립의 크기가 크기 때문에, 박막트랜지스터를 형성하면 100배 이상의 높은 전계 이동도를 가진다.
이러한 다결정 박막트랜지스터의 액티브층은 비정질 실리콘을 엑시머 레이저 방법 또는 고상결정화 방법, 금속을 증착하고 열처리하는 방법 등을 통하여 결정화할 수 있다.
이하, 도 2를 참조하여 다결정 박막트랜지스터를 포함하는 액정표시장치용 어레이기판의 구성을 설명한다.
도 2는 다결정 박막트랜지스터를 포함하는 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도이다.
도시한 바와 같이, 기판(30)상에 일 방향으로 연장된 게이트 배선(GL)과, 게이트 배선(GL)과는 수직한 방향으로 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)이 구성된다.
상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 다결정 실리콘층과, 다결정 실리콘층과 접촉하는 소스 및 드레인 전극(46,48)과, 상기 다결정 실리콘층의 상부에 이와는 절연막을 사이에 두고 구성된 게이트 전극(38)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(48)과 접촉하는 투명한 화소 전극(52)이 구성된다.
전술한 구성에서, 상기 다결정 박막트랜지스터(T)는 최초에 액티브층을 형성하고, 액티브층(34)의 상부에 게이트 절연막(미도시)과 층간 절연막(미도시)을 형성한 후 이를 패턴하여 콘택홀(42,44)을 형성하는 공정을 거치게 된다.
이때, 상기 콘택홀(42,44)내부의 식각상태가 정상적으로 진행되었는지를 판별하기 위해, 대면적 기판에 별도의 테스트 패턴(미도시)을 형성하고 테스트 패턴의 상태에 따라 상기 콘택홀의 식각 상태를 판독하는 방법을 사용한다.
이에 대해 이하, 도 3a 내지 도 3e의 공정과 도 4와 도 5를 참조하여 설명한다.
먼저, 도 3a 내지 도 3e를 참조하여, 다결정 박막트랜지스터를 포함하는 액정표시장치용 어레이기판의 제조방법을 설명한다.
도 3a에 도시한 바와 같이, 화소 영역(P)과 스위칭 영역(T)이 정의된 기판(30)의 전면에 버퍼층(32)을 형성하고, 버퍼층(32)의 상부에 다결정 실리콘층(34)을 형성한다.
상기 버퍼층(32)은 일반적으로 산화 실리콘(SiO2)또는 질화 실리콘(SiNX막)을 증착하여 형성한다.
상기 다결정 실리콘층(34)은, 비정질 선행막(미도시)을 기판(30)의 전면에 형성하고, 이를 결정화 한 후 패턴하여 형성한다.
이때, 상기 비정질 선행막(미도시)을 결정화하는 방법은 도가니를 이용하거 나 레이저(laser)를 이용하며 공정에 따라, 비정질 선행막을 완전히 녹인 후 이를 다시 결정화 하는 방법을 사용하거나, 비정질 선행막을 바로 결정화하는 방법 등을 사용할 수 있다.
상기 다결정 실리콘층(34)은 제 1 액티브 영역(V1)과, 제 1 액티브 영역(V1)양측의 제 2 액티브 영역(V2)으로 나누어진다.
도 3b에 도시한 바와 같이, 상기 다결정 실리콘층(34)이 형성된 기판(30)의 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(36)을 형성한다.
상기 게이트 절연막(36)이 형성된 기판의 전면에 알루미늄(Al), 알루미늄합금(AlNd), 몰리브덴(Mo), 크롬(Cr)등을 포함하는 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 제 1 액티브 영역(V1)에 대응하는 게이트 절연막의 상부에 게이트 전극(38)을 형성한다. 이때, 게이트 전극(38)과 연결되는 게이트 배선(미도시)을 형성한다.
연속하여, 상기 게이트 전극(38)을 상기 제 1 액티브 영역(V1)에 대한 도핑 방지막으로 하여, 상기 제 2 액티브 영역(V2)에 n+ 또는 p+불순물 도핑을 진행한다.
이와 같이 하면, 상기 제 2 액티브 영역(V2)은 이후 형성되는 소스 및 드레인 전극과의 접촉저항을 낮추는 오믹 콘택(ohmic contact)의 기능을 하게 된다.
도 3c에 도시한 바와 같이, 상기 게이트 전극(38)이 형성된 기판(30)의 전면 에 앞서 언급한 무기절연물질 그룹 중 선택된 하나를 증착하거나, 두 물질을 연속하여 증착하여 층간 절연막(40)을 형성한다.
다음으로, 상기 층간 절연막(40)과 하부의 게이트 절연막(32)을 식각하여, 상기 제 1 액티브 영역(A) 양측의 제 2 액티브 영역(V2)을 각각 노출하는 제 1 콘택홀(42)과 제 2 콘택홀(44)을 형성한다.
도 3d에 도시한 바와 같이, 상기 층간 절연막(40)이 형성된 기판(30)의 전면에 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 몰리텅스텐(MoW) 등을 포함하는 도전성 금속그룹 중 선택된 하나를 증착하고, 연속하여 알루미늄합금을 증착한 후 패턴하여, 상기 노출된 오믹 콘택영역(V2)과 각각 접촉하고 서로 이격된 소스 전극(46)과 드레인 전극(48)을 형성한다.
동시에, 상기 소스 전극(46)과 연결되는 데이터 배선(미도시)을 형성하다.
다음으로, 상기 소스 및 드레인 전극(46,48)이 형성된 기판(30)의 전면에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 투명한 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(50)을 형성한다.
다음으로, 상기 보호막(50)을 패턴하여, 상기 드레인 전극(48)의 일부를 노출하는 제 3 콘택홀(CH)을 형성한다.
도 3e에 도시한 바와 같이, 상기 보호막(50)이 형성된 기판(30)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(48)과 접촉하면서 화소영역(P)에 위치하는 화소 전극(52)을 형성한다.
전술한 공정 중, 앞서 언급한 바와 같이 상기 게이트 절연막(32)과 층간 절연막(40)을 식각하여 콘택홀(42,44)을 형성하는 공정에서, 콘택홀(42,44)의 식각 정도를 판단하기 위해 대면적 기판에 상기 다결정 실리콘층을 별도로 형성한 테스트 패턴(미도시)을 형성하게 된다.
상기 테스트 패턴이 형성된 대면적 기판의 형상을 이하, 도 4를 참조하여 설명한다.
도 4는 다수의 어레이셀과 테스트 패턴이 부분적으로 형성된 대면적 글라스기판을 개략적으로 도시한 평면도이다.
도시한 바와 같이, 액정표시 패널의 어레이기판(30)은 최초에 대면적 기판에 다수의 어레이 셀(AC)을 형성하고 이를 어레이셀 별로 절단함으로써 제작될 수 있다.
따라서, 대면적 기판(30)상에 다수의 어레이셀(AC)이 동시에 형성되며, 이때 다수의 셀(AC) 사이에 앞서 설명한 테스트 패턴(TP)을 형성하게 된다.
이러한 테스트 패턴(TP)을 형성하는 이유는, 상기 테스트 패턴(TP)에 형성하는 식각홀의 식각 상태 및 두께를 측정함으로써, 어레이셀 내부의 콘택홀(42,44)의 식각 상태를 판단하기 위함이다.
이하, 도 5와 도 6a 및 도 6b을 참조하여, 상기 테스트 패턴의 구성을 설명한다.
도 5는 도 4의 A를 확대한 종래에 따른 테스트 패턴의 구성을 도시한 확대 도면이고, 도 6a와 도 6b는 도 5의 Ⅱ-Ⅱ와 Ⅲ-Ⅲ를 절단한 단면도이다.
도시한 바와 같이, 테스트 패턴(TP)은 앞서 설명한 다결정 실리콘층을 형성하는 공정에서 섬형상의 반도체층(SL)과, 반도체층(SL) 상부의 게이트 절연막(36)과 층간 절연막(40)을 식각한 식각홀(EH)을 포함한다.
상기 식각홀(EH)이 형성되는 동안 앞서 설명한 어레이셀 내부의 제 1 및 제 2 콘택홀(도 4c의 42, 44)이 형성된다.
따라서, 식각 공정을 완료한 후 상기 테스트 패턴(TP)에서, 반도체층이 위치하는 식각홀(EH)의 깊이(d1)와, 반도체층(TP)이 존재하지 않는 식각홀의 깊이(d2)를 측정하여 공정검사가 이루어 진다.
이때, 두 깊이의 차이(d2-d1)가 상기 반도체층(TP)의 높이보다 큰 값이면 된다.
전술한 바와 같이 측정 수치로서 상기 콘택홀의 상태를 판단 할 수 있지만 이와 병행하여, 전자 현미경을 통해 어레이셀 내부에 형성된 식각홀의 상태를 육안으로 관찰함으로서 콘택홀의 상태를 측정할 수 있다.
이와 같은 방법은 식각 공정의 데이터 확보적 측면에서 상당히 유리하기는 하나 검사 공정의 시간적 손실이 크며 향후, 대면적 기판 균일도 검사측면에서 시간적 손실이 더구 클 것으로 예상된다.
이러한 방법과 병행하여, 광학 현미경을 이용하여 콘택홀의 상태를 관찰하기도 한다.
도 7a 와 도 7b는 광학 현미경으로 관찰한 어레이 셀 내부의 사진이다.
도 7a에 보이는 바와 같이, 콘택홀(CH1)이 정상적으로 형성되었을 경우, 콘 택홀(CH1) 부분이 밝게 표시되지만, 도 7b에 보이는 바와 같이, 콘택홀(CH2)의 상태가 불량일 경우에는 콘택홀(CH2) 부분이 어둡게 보인다
이와 같이, 광학 현미경을 이용하여 검사함으로써 부정확한 경혐적 현상으로 완성 유무를 판단하게 된다.
그러나, 이러한 방법은 콘택홀 내부가 정확하게 형성되었는지 확인하기가 어려운 단점이 있어 검사 정확도가 감소되어 불량 유출의 위험을 안고 있는 문제가 있다.
본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, 상기 테스트 패턴 형성시 수 ㎛의 크기를 가지는 반도체층을 형성하고, 이러한 반도체층에 대응하여형성되는 식각홀의 크기는 상기 반도체층의 크기 보다 크게 형성한다.
이와 같이 하여, 절연막을 습식식각하여 식각홀을 형성하는 공정에서 상기 식각액에 의해 반도체층 하부 버퍼층이 식각되어, 상기 반도체층이 떨어져 나간 상태로 콘택홀의 불량 유무를 판단하도록 한다.
즉, 반도체층이 제거된 경우에는 어레이셀 내에 형성한 콘택홀의 상태가 양호하다고 판단한다.
이와 같은 방법은 종래와는 달리, 현미경 검사만으로 콘택홀의 정확한 식각 여부를 판단할 수 있기 때문에, 기계를 사용하여 식각 깊이를 수치화 하여 계산하는 번거로움이 없이 공정 시간을 단축 할 수 있어 불량률을 현저히 낮출 수 있다.
따라서, 공정 수율을 개선할 수 있는 장점이 있다.
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 셀과, 테스트 패턴을 포함하는 대면적 기판 제조방법은 대면적 글라스 기판에, 화소 영역과 스위칭 영역을 포함하는 다수의 어레이셀 영역과, 어레이셀 영역 이외의 영역에 테스트 패턴 영역을 부분적으로 정의하는 단계와; 기판 상에 무기 절연물질을 증착하여 버퍼층을 형성하는 단계와; 상기 어레이셀 영역 내의 스위칭 영역과 테스트 패턴 영역에 섬형상의 실리콘층을 각각 형성하는 단계와; 상기 스위칭 영역과 테스트 패턴 영역에 다결정 실리콘층이 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와; 상기 스위칭 영역에 구성된 다결정 실리콘층의 일부에 대응하는 게이트 절연막의 상부에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판의 전면에 층간 절연막을 형성하는 단계와; 상기 게이트 전극을 도핑 방지막으로 하여, 상기 다결정 실리콘층의 표면에 불순물 이온을 도핑하는 단계와; 상기 층간 절연막과 하부의 게이트 절연막을 식각하여, 상기 게이트전극을 중심으로 양측에 위치하는 동시에 상기 불순물이 도핑된 층간절연막을 노출하는 제 1 콘택홀과 제 2 콘택홀과, 상기 테스트 패턴 영역이 다결정 실리콘층에 대응하는 식각홀을 형성하는 단계에 있어서, 상기 제 1 및 제 2 콘택홀을 통해 하부의 다결정 실리콘층은 노출되고, 상기 식각홀을 하부의 다결정 실리콘층은 제거되는 단계와; 상기 노출된 다결정 실리콘층과 각각 접촉하고 서로 이격된 소스 전극과 드레 인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극이 형성된 기판의 전면에 오버 코팅막을 형성한 후 패턴하여, 상기 드레인 전극을 노출하는 드레인 콘택홀을 형성하는 단계와; 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함한다.
상기 게이트 전극과 동시에 게이트 배선이 더욱 형성되고, 상기 소스 및 드레인 전극과 동시에 데이터 배선이 더욱 형성된 액정표시장치용 어레이 셀과, 테스트 패턴을 포함한다.
상기 다결정 실리콘층에 도핑되는 불순물 이온은 n+ 또는 p+ 불순물 이온이인 액정표시장치용 어레이 셀과, 테스트 패턴을 포함한다.
상기 테스트 패턴 영역에 형성되는 제 2 패턴의 면적은 상기 식각홀 보다 작은 수 0.5㎛*0.5㎛~10㎛*10㎛의 면적으로 형성된 것을 특징으로 한다.
상기 제 1 콘택홀 및 제 2 콘택홀과 식각홀은 습식식각을 통해 형성된다.
본 발명에 따른 액정표시장치용 어레이셀의 제조공정에서, 기판 상에 기능성 층과, 기능성 층의 상부에 위치하는 절연막을 식각하여, 상기 기능성층을 노출하는 콘택홀을 형성하는 공정에서, 상기 콘택홀의 불량 유무를 알아보는 콘택홀의 식각 불량 판별 방법은, 상기 기능성 층과 동일한 물질로 동시에 테스트 패턴을 형성하는 단계와; 상기 테스트 패턴의 상부에 절연막을 형성하는 단계와; 상기 절연막을 패턴하여, 상기 콘택홀과 동시에 상기 테스트 패턴에 대응하여 이보다 넓은 면적의 식각홀을 형성하는 공정에서, 상기 절연막과 동일한 물질로 구성된 테스트 패턴의 하부층을 제거함으로서 상기 테스트 패턴을 기판으로부터 제거하는 단계와; 상기 테스트 패턴을 현미경으로 관찰하고, 상기 테스트 패턴이 제거된 상태를 확인 한 후, 콘택홀이 양호하다고 판단하는 단계를 포함한다.
이때, 상기 식각홀은 습식식각을 통해 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다.
-- 실시예 --
이하, 도 8은 본 발명에 따른 테스트 패턴을 포함하는 대면적 글라스 기판을 도시한 확대 평면도이다.
도시한 바와 같이 대면적 글라스 기판(100)에 다수의 어레이셀(AL)이 구성되고, 어레이셀(AC)이 구성되지 않은 기판(100)에 부분적으로 테스트 패턴(TP)이 구성된다.
상기 테스트 패턴(TP)은 어레이 셀 내부의 구성되는 다결정 박막트랜지스터의 액티브층(다결정 실리콘층)을 형성하는 공정에서 동시에 형성된 섬형상의 실리콘층(SL)과, 상기 실리콘층(SL)의 상부에 구성된 식각홀(EH)을 포함한다.
상기 실리콘층(SL)의 크기는 대략 0.5㎛*0.5㎛ ~ 10㎛*10㎛의 크기로 구성한다. 이때, 식각홀(EH)은 이보다 큰 면적으로 형성해야 한다.
이하, 도 9는 도 8의 Ⅷ-Ⅷ을 따라 절단한 단면도이다.
도시한 바와 같이, 테스트 패턴인 포함되는 섬형상의 실리콘층(SL)의 상부에 적층된 게이트 절연막(136)과 층간 절연막(140)을 식각하여 식각홀(EH)을 형성하는 공정에서, 식각홀(EH)은 실리콘층(니)보다 큰 면적으로 구성하여, 상기 실리콘층(SL)과 하부의 버퍼층(132)이 노출되도록 한다.
이와 같이 구성하고, 식각홀(EH)을 형성하는 공정에서 습식식각을 통해 상기 게이트 절연막(136)과 층간 절연막(140)에 습식식각을 시행하는 과정에서, 상기 식각액이 실리콘층(SL) 주변부로 노출된 하부의 버퍼층(136)을 과식각하여, 상기 실리콘층SL)이 버퍼층(136)으로부터 박리(lift off)될 때까지 식각을 진행한다.
이와 같은 경우에, 어레이 셀 내부에서 상기 식각홀(EH)과 동시에 형성되는 콘택홀(미도시)은 내부에 절연막의 잔사가 남지 않는 양호한 상태로 콘택홀이 형성된다.
이때, 상기 게이트 절연막과 층간 절연막을 식각하는 식각 용액은 반도체층에 아무런 영향을 미치지 않는다.
그러므로, 오버 에칭(over etching)이 되더라도 상기 어레이 셀 내부의 반도체층에 대응하여 식각되는 부분은, 오버 에칭 공정에 의해 절연막의 잔사가 완전히 제거되어 반도체층을 노출하는 양호한 상태의 콘택홀이 형성될 수 있다.
따라서, 어레이 셀 내부에 콘택홀을 형성하는 공정 중 상기 테스트 패턴을 관찰하였을 경우, 실리콘층이 제거되었다면 어레이 셀 내부의 콘택홀이 양호하게 형성되었다고 판단한다.
이하, 도 10a 내지 도 10e와 도 11a 내지 도 11c를 참조하여, 본 발명에 따른 테스트 패턴과 어레이 셀의 제조방법을 설명한다.
도 8에 도시한 바와 같이, 대면적 글라스 기판(200)에 다수의 어레이셀과 테 스트 패턴 영역을 정의한다. (이하, 설명은 다수의 어레이셀 중 하나의 어레이 셀 내부에 구성되는 한 화소에 대응하는 부분을 예를 들어 설명한 것이다.)
도 10와 도 11a에 도시한 바와 같이, 대면적 글라스 기판(200)의 각 어레이셀 영역을 정의하고, 어레이셀 외부에 부분적로 테스트 패턴 영역(TPA)을 정의한다.
다음으로, 상기 기판(200)의 전면에 버퍼층(202)을 형성하고, 버퍼층(202)의 상부에 다결정 실리콘층(204)을 형성한다.
상기 버퍼층(202)은 일반적으로 산화 실리콘(SiO2)또는 질화 실리콘(SiNX막)을 증착하여 형성한다.
상기 다결정 실리콘층(204)은, 비정질 선행막(미도시)을 기판(200)의 전면에 형성하고, 이를 결정화 한 후 상기 어레이셀 내부의 임의의 영역과 상기 테스트 패턴 영역(TPA)에 각각 패턴하여 형성한다.
이때, 상기 비정질 선행막(미도시)을 결정화하는 방법은 도가니를 이용하거나 레이저(laser)를 이용하며 공정에 따라, 비정질 선행막을 완전히 녹인 후 이를 다시 결정화 하는 방법을 사용하거나, 비정질 선행막을 바로 결정화하는 방법 등을 사용할 수 있다.
상기 패턴된 다결정 실리콘층은 어레시 셀 내부에 구성되는 액티브 패턴(204)과 테스트 패턴 영역(TPA)에 구성되는 섬형상의 실리콘층(SL)으로 구성되며, 상기 액티브 패턴(204)은 제 1 액티브 영역(V1)과, 제 2 액티브 영역 양측의 제 2 액티브 영역(V2)으로 나누어진다.
이때, 상기 실리콘층(SL)은 바람직하게는 0.5㎛*0.5㎛~10㎛*10㎛의 면적으로 구성한다.
도 10b와 도 11b에 도시한 바와 같이, 상기 다결정 실리콘층(204)이 형성된 기판(200)의 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(206)을 형성한다.
상기 게이트 절연막(206)이 형성된 기판의 전면에 알루미늄(Al), 알루미늄합금(AlNd), 몰리브덴(Mo), 크롬(Cr)등을 포함하는 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 제 1 액티브 영역(V1)에 대응하는 게이트 절연막의 상부에 게이트 전극(208)을 형성한다. 이때, 게이트 전극(208)과 연결되는 게이트 배선(미도시)을 형성한다.
연속하여, 상기 게이트 전극(208)을 상기 제 1 액티브 영역(A)에 대한 도핑 방지막으로 하여, 상기 제 2 액티브 영역(V2)에 n+ 또는 p+불순물 도핑을 진행한다.
이와 같이 하면, 상기 제 2 액티브 영역(V2)은 이후 형성되는 소스 및 드레인 전극과의 접촉저항을 낮추는 오믹 콘택(ohmic contact)의 기능을 하게 된다.
도 10c와 도 11c에 도시한 바와 같이, 상기 게이트 전극(208)이 형성된 기판(100)의 전면에 앞서 언급한 무기절연물질 그룹 중 선택된 하나를 증착하거나, 두 물질을 연속하여 증착하여 층간 절연막(210)을 형성한다.
다음으로, 상기 층간 절연막(210)과 하부의 게이트 절연막(202)을 습식식각하여, 상기 제 1 액티브 영역(V1) 양측의 제 2 액티브 영역(V2)을 각각 노출하는 제 1 콘택홀(212)과 제 2 콘택홀(214)을 형성하고, 상기 테스트 패턴 영역(TPA)에 구성된 실리콘층(SL)에 대응하여 식각홀(EH)을 형성하게 된다.
이때, 상기 식각홀(EH)은 상기 실리콘층(SL)의 면적보다 큰 면적으로 형성한다.
이때, 식각 시간은 상기 실리콘층(SL)의 주변과 그 하부의 버퍼층(202)이 식각액에 의해 제거되어 상기 실리콘층(SL)이 버퍼층(202)으로부터 제거(떨어져 나감)될 때 까지로 한다.
즉, 테스트 패턴을 현미경으로 관찰하였을 때, 상기 실리콘층(SL)이 관찰되지 않을 경우, 상기 제 1 및 제 2 콘택홀(212,214)은 절연막의 잔사 없이 양호한 상태로 형성되었다고 판단한다.
도 10d에 도시한 바와 같이, 상기 층간 절연막(110)이 형성된 기판(100)의 전면에 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 몰리텅스텐(MoW) 등을 포함하는 도전성 금속그룹 중 선택된 하나를 증착하고, 연속하여 알루미늄합금을 증착한 후 패턴하여, 상기 노출된 오믹 콘택영역(B)과 각각 접촉하고 서로 이격된 소스 전극(216)과 드레인 전극(218)을 형성한다.
동시에, 상기 소스 전극(216)과 연결되는 데이터 배선(미도시)을 형성하다.
도 10e에 도시한 바와 같이, 상기 소스 및 드레인 전극(116,118)이 형성된 기판(100)의 전면에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함 하는 투명한 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(222)을 형성한다.
다음으로, 상기 보호막(222)을 패턴하여, 상기 드레인 전극(118)의 일부를 노출하는 제 3 콘택홀(224)을 형성한다.
다음으로, 상기 보호막(222)이 형성된 기판(200)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(220)과 접촉하면서 화소 영역(P)에 위치하는 화소 전극(226)을 형성한다.
전술한 바와 같은 공정을 통해, 본 발명에 따른 다결정 박막트랜지스터를 포함하는 액정표시장치용 어레이기판을 제작할 수 있다.
전술한 테스트 패턴을 이용한 식각 불량 유무 판별방법은 모든 습식식각 공정에서 유용하다.
따라서, 본 발명에 따른 테스트 패턴을 이용하면, 복잡한 수치측정 방법이나 광학 현미경을 통해 보이는 컬러의 차이를 이용하여 식별하는 불안정한 식별 방법을 사용하지 않고, 테스트 패턴의 존재 유무만으로 콘택홀의 불량 유무를 판단할 수 있기 때문에, 측정 장비를 이용한 콘택홀 불량 유무 판별방법에 비해 공정 시간을 줄이 수 있고 판별을 정확히 할 수 있으므로 불량 패널이 유출될 염려도 없다.
따라서, 공정 수율을 개선하는 효과가 있다.
Claims (7)
- 대면적 글라스 기판에, 화소 영역과 스위칭 영역을 포함하는 다수의 어레이셀 영역과, 어레이셀 영역 이외의 영역에 테스트 패턴 영역을 부분적으로 정의하는 단계와;기판 상에 무기 절연물질을 증착하여 버퍼층을 형성하는 단계와;상기 어레이셀 영역 내의 스위칭 영역과 테스트 패턴 영역에 섬형상의 실리콘층을 각각 형성하는 단계와;상기 스위칭 영역과 테스트 패턴 영역에 다결정 실리콘층이 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와;상기 스위칭 영역에 구성된 다결정 실리콘층의 일부에 대응하는 게이트 절연막의 상부에 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 기판의 전면에 층간 절연막을 형성하는 단계와;상기 게이트 전극을 도핑 방지막으로 하여, 상기 다결정 실리콘층의 표면에 불순물 이온을 도핑하는 단계와;상기 층간 절연막과 하부의 게이트 절연막을 식각하여, 상기 게이트전극을 중심으로 양측에 위치하는 동시에 상기 불순물이 도핑된 층간절연막을 노출하는 제 1 콘택홀과 제 2 콘택홀과, 상기 테스트 패턴 영역이 다결정 실리콘층에 대응하는 식각홀을 형성하는 단계에 있어서,상기 제 1 및 제 2 콘택홀을 통해 하부의 다결정 실리콘층은 노출되고, 상기 식각홀을 하부의 다결정 실리콘층은 제거되는 단계와;상기 노출된 다결정 실리콘층과 각각 접촉하고 서로 이격된 소스 전극과 드레인 전극을 형성하는 단계와;상기 소스 및 드레인 전극이 형성된 기판의 전면에 오버 코팅막을 형성한 후 패턴하여, 상기 드레인 전극을 노출하는 드레인 콘택홀을 형성하는 단계와;상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 셀과, 테스트 패턴을 포함하는 대면적 기판 제조방법.
- 제 1 항에 있어서,상기 게이트 전극과 동시에 게이트 배선이 더욱 형성되고, 상기 소스 및 드레인 전극과 동시에 데이터 배선이 더욱 형성된 액정표시장치용 어레이 셀과, 테스트 패턴을 포함하는 대면적 기판 제조방법.
- 제 1 항에 있어서,상기 다결정 실리콘층에 도핑되는 불순물 이온은 n+ 또는 p+ 불순물 이온이인 액정표시장치용 어레이 셀과, 테스트 패턴을 포함하는 대면적 기판 제조방법.
- 제 1 항에 있어서,상기 테스트 패턴 영역에 형성되는 제 2 패턴의 면적은 상기 식각홀 보다 작은 수 0.5㎛*0.5㎛~10㎛*10㎛의 면적으로 형성된 것을 특징으로 하는 액정표시장치용 어레이셀과, 테스트 패턴을 포함하는 대면적 기판 제조방법.
- 제 1 항에 있어서,상기 제 1 콘택홀 및 제 2 콘택홀과 식각홀은 습식식각을 통해 형성되는 액정표시장치용 어레이셀과, 테스트 패턴을 포함하는 대면적 기판 제조방법.
- 기판 상에 기능성 층과, 기능성 층의 상부에 위치하는 절연막을 식각하여, 상기 기능성층을 노출하는 콘택홀을 형성하는 공정에서, 상기 콘택홀의 불량 유무를 알아보는 콘택홀의 식각 불량 판별 방법은,상기 기능성 층과 동일한 물질로 동시에 테스트 패턴을 형성하는 단계와;상기 테스트 패턴의 상부에 절연막을 형성하는 단계와;상기 절연막을 패턴하여, 상기 콘택홀과 동시에 상기 테스트 패턴에 대응하여 이보다 넓은 면적의 식각홀을 형성하는 공정에서, 상기 절연막과 동일한 물질로 구성된 테스트 패턴의 하부층을 제거함으로서 상기 테스트 패턴을 기판으로부터 제 거하는 단계와;상기 테스트 패턴을 현미경으로 관찰하고, 상기 테스트 패턴이 제거된 상태를 확인 한 후, 콘택홀이 양호하다고 판단하는 단계를포함하는 콘택홀의 식각 상태 판별 방법.
- 제 6 항에 있어서,상기 콘택홀과 식각홀은 습식식각 방식을 통해 형성되는 콘택홀의 식각 상태 판별 방법.
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