JPH07199227A - 薄膜トランジスタからなるマトリクスを製造するための方法 - Google Patents
薄膜トランジスタからなるマトリクスを製造するための方法Info
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- JPH07199227A JPH07199227A JP31003294A JP31003294A JPH07199227A JP H07199227 A JPH07199227 A JP H07199227A JP 31003294 A JP31003294 A JP 31003294A JP 31003294 A JP31003294 A JP 31003294A JP H07199227 A JPH07199227 A JP H07199227A
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Abstract
(57)【要約】 （修正有）
【目的】 確実で欠陥のない液晶デイスプレイの製造方
法を提供する。 【構成】 第１マスキング工程において薄膜トランジス
タマトリクスの行として、トランジスタ１９のゲート接
点Ｇ、及び蓄積容量２１の電極、が構造化され、第２マ
スキング工程において薄膜トランジスタマトリクスの列
と薄膜トランジスタ１９のドレイン・ソース接点Ｄ，Ｓ
と蓄積容量２１の対向電極２５とのために、第２導電膜
が被着されかつ構造化され、第３マスキング工程におい
てアンドープ半導体膜が構造化され、第４マスキング工
程において透明導電膜１８が画素電極２０として、及び
列の第２メタライジングとして、かつ薄膜トランジスタ
１９のドレイン接点Ｄを蓄積容量２１の対向電極と導電
接続するために被着されかつ構造化され、透明パツシベ
ーシヨン膜２２が被着される。
法を提供する。 【構成】 第１マスキング工程において薄膜トランジス
タマトリクスの行として、トランジスタ１９のゲート接
点Ｇ、及び蓄積容量２１の電極、が構造化され、第２マ
スキング工程において薄膜トランジスタマトリクスの列
と薄膜トランジスタ１９のドレイン・ソース接点Ｄ，Ｓ
と蓄積容量２１の対向電極２５とのために、第２導電膜
が被着されかつ構造化され、第３マスキング工程におい
てアンドープ半導体膜が構造化され、第４マスキング工
程において透明導電膜１８が画素電極２０として、及び
列の第２メタライジングとして、かつ薄膜トランジスタ
１９のドレイン接点Ｄを蓄積容量２１の対向電極と導電
接続するために被着されかつ構造化され、透明パツシベ
ーシヨン膜２２が被着される。
Description
【０００１】
【産業上の利用分野】本発明は、特に液晶デイスプレイ
のための蓄積容量を備えた薄膜トランジスタからなるマ
トリクスを製造するための方法に関する。
のための蓄積容量を備えた薄膜トランジスタからなるマ
トリクスを製造するための方法に関する。
【０００２】
【従来の技術】蓄積容量を備えたａ−Ｓｉ：Ｈ薄膜トラ
ンジスタからなるマトリクスを製造するために、ドイツ
連邦共和国特許出願第４３１０６４０号明細書により単
に３つのホトリソグラフイマスクで間に合い、かつ高い
移動度のトランジスタを達成することのできる方法が既
に公知である。公知の製造法では、絶縁膜とアンドープ
半導体としてのａ−Ｓｉ：Ｈとドープ半導体とからなる
層系列及び導電膜が途中で個々の膜を構造化することな
く、順次被着され、引き続き２つのマスキング工程にお
いて構造化される。その際、まず導電膜が構造化され、
この膜が引き続きドープ半導体膜及びアンドープ半導体
膜のエツチングのためのマスクとして役立つ。半導体膜
のエツチング操作の終点はエツチングプラズマの光放出
を点検することによつて点検することができる。しかし
その際、ドープ半導体は後の半導体チヤネルの範囲での
み、つまりエツチングプラズマにさらされる基板総面積
の０．５％未満の面がエツチングされる。この僅かな面
によつてエツチングプラズマ中に発生される光信号は、
ドープ半導体膜のエツチング操作の終点を監視するため
の評価が大きな困難にぶつかるほどに、その強度が小さ
い。このことからしばしばオーバエツチングが生じ、殊
にドープ半導体膜の下にある真性半導体膜がドープ膜よ
りも早くエツチングされる。
ンジスタからなるマトリクスを製造するために、ドイツ
連邦共和国特許出願第４３１０６４０号明細書により単
に３つのホトリソグラフイマスクで間に合い、かつ高い
移動度のトランジスタを達成することのできる方法が既
に公知である。公知の製造法では、絶縁膜とアンドープ
半導体としてのａ−Ｓｉ：Ｈとドープ半導体とからなる
層系列及び導電膜が途中で個々の膜を構造化することな
く、順次被着され、引き続き２つのマスキング工程にお
いて構造化される。その際、まず導電膜が構造化され、
この膜が引き続きドープ半導体膜及びアンドープ半導体
膜のエツチングのためのマスクとして役立つ。半導体膜
のエツチング操作の終点はエツチングプラズマの光放出
を点検することによつて点検することができる。しかし
その際、ドープ半導体は後の半導体チヤネルの範囲での
み、つまりエツチングプラズマにさらされる基板総面積
の０．５％未満の面がエツチングされる。この僅かな面
によつてエツチングプラズマ中に発生される光信号は、
ドープ半導体膜のエツチング操作の終点を監視するため
の評価が大きな困難にぶつかるほどに、その強度が小さ
い。このことからしばしばオーバエツチングが生じ、殊
にドープ半導体膜の下にある真性半導体膜がドープ膜よ
りも早くエツチングされる。
【０００３】
【発明が解決しようとする課題】それ故に、本発明の課
題は特に液晶デイスプレイのための蓄積容量を備えた薄
膜トランジスタからなるマトリクスを製造するための確
実な方法を提供することである。
題は特に液晶デイスプレイのための蓄積容量を備えた薄
膜トランジスタからなるマトリクスを製造するための確
実な方法を提供することである。
【０００４】
【課題を解決するための手段】この課題は本発明によ
り、 Ａ．第１マスキング工程において第１導電膜が基板上に
被着され、かつ薄膜トランジスタマトリクスの行として
トランジスタのゲート接点として及び蓄積容量の基本電
極として構造化され、 Ｂ．薄膜トランジスタのためのゲート絶縁膜が被着さ
れ、 Ｃ．特にａ−Ｓｉ：Ｈの半導体が被着され、 Ｄ．ｐ又はｎドープ半導体が薄膜トランジスタのドレイ
ン・ソース接点として被着され、 Ｅ、第２マスキング工程において薄膜トランジスタマト
リクスの列と薄膜トランジスタのドレイン・ソース接点
とのために及び蓄積容量の対向電極のために、第２導電
膜が被着されかつ構造化され、 Ｆ．マスクとして第２導電膜を備えたドープ半導体膜が
プラズマエツチングされ、エツチングプラズマの光放出
を観察することによつてエツチング過程の終点が確認さ
れ、 Ｇ．第３マスキング工程においてアンドープ半導体膜が
構造化され、 Ｈ．第４マスキング工程において、画素電極として及び
列の第２メタライジングとして、かつ薄膜トランジスタ
のドレイン接点を蓄積容量の対向電極と導電接続するた
めに、透明導電膜が被着されかつ構造化され、 Ｉ．透明パツシベーシヨン膜が被着される諸工程を特徴
とする、最初に述べられた種類の方法によつて解決され
る。
り、 Ａ．第１マスキング工程において第１導電膜が基板上に
被着され、かつ薄膜トランジスタマトリクスの行として
トランジスタのゲート接点として及び蓄積容量の基本電
極として構造化され、 Ｂ．薄膜トランジスタのためのゲート絶縁膜が被着さ
れ、 Ｃ．特にａ−Ｓｉ：Ｈの半導体が被着され、 Ｄ．ｐ又はｎドープ半導体が薄膜トランジスタのドレイ
ン・ソース接点として被着され、 Ｅ、第２マスキング工程において薄膜トランジスタマト
リクスの列と薄膜トランジスタのドレイン・ソース接点
とのために及び蓄積容量の対向電極のために、第２導電
膜が被着されかつ構造化され、 Ｆ．マスクとして第２導電膜を備えたドープ半導体膜が
プラズマエツチングされ、エツチングプラズマの光放出
を観察することによつてエツチング過程の終点が確認さ
れ、 Ｇ．第３マスキング工程においてアンドープ半導体膜が
構造化され、 Ｈ．第４マスキング工程において、画素電極として及び
列の第２メタライジングとして、かつ薄膜トランジスタ
のドレイン接点を蓄積容量の対向電極と導電接続するた
めに、透明導電膜が被着されかつ構造化され、 Ｉ．透明パツシベーシヨン膜が被着される諸工程を特徴
とする、最初に述べられた種類の方法によつて解決され
る。
【０００５】本発明によるこの方法は、従来の４回のホ
トリソグラフイマスキング工程を必要とする。ドイツ連
邦共和国特許出願第４３１０６４０号明細書の３回マス
キングプロセスとは異なり、まずマスクとして第２構造
化導電膜を備えたドープ半導体膜のみがエツチングされ
る。その際、アンドープ半導体膜が後続の工程において
はじめて構造化されるので、ドープ半導体膜は全面が基
板上に載る。この大きな面によつて、いまやプラズマ光
放出の強度変化も、エツチング操作の終点を点検するた
めの評価が問題なく可能となるほどに大きい。これによ
りオーバエツチングを確実に防止することができ、又プ
ロセスの歩留りを著しく高めることができる。この利点
は３回マスキングプロセスに比べて付加的マスキング工
程のための超過出費を埋め合わせて余りある。
トリソグラフイマスキング工程を必要とする。ドイツ連
邦共和国特許出願第４３１０６４０号明細書の３回マス
キングプロセスとは異なり、まずマスクとして第２構造
化導電膜を備えたドープ半導体膜のみがエツチングされ
る。その際、アンドープ半導体膜が後続の工程において
はじめて構造化されるので、ドープ半導体膜は全面が基
板上に載る。この大きな面によつて、いまやプラズマ光
放出の強度変化も、エツチング操作の終点を点検するた
めの評価が問題なく可能となるほどに大きい。これによ
りオーバエツチングを確実に防止することができ、又プ
ロセスの歩留りを著しく高めることができる。この利点
は３回マスキングプロセスに比べて付加的マスキング工
程のための超過出費を埋め合わせて余りある。
【０００６】画素電極として透明導電膜を被着しかつ構
造化し、引き続き透明パツシベーシヨン膜を被着する代
わりに、まず第４マスキング工程において透明絶縁膜が
被着されかつ構造化され、マトリクスの接続個所と薄膜
トランジスタのドレイン接点と蓄積容量の対向電極とか
ら絶縁膜が除去され、引き続き第５マスキング操作にお
いて透明導電膜が被着されかつ構造化される方法も前記
課題を解決する。画素電極のための透明導電膜としてイ
ンジウム・スズ酸化物を使用すると、この方法は前記３
回マスキング操作及び４回マスキング操作において画素
電極を構造化するためのリフトオフ工程を省き、その代
わりにエツチング操作も可能とする。３回マスキング操
作及び４回マスキング操作では、例えばアルミニウムか
ら構成することのできる第２導電膜にインジウム・スズ
酸化物が部分的に載置される。インジウム・スズ酸化物
のためのすべてのエツチング剤が第２導電膜をも浸食し
て、ここではインジウム・スズ酸化物の隔離エツチング
が不可能となろう。前記５回マスキング操作では、イン
ジウム・スズ酸化物膜の被着前に、まずインジウム・ス
ズ酸化物にとつての腐食性物質に対して抵抗力のある透
明酸化物が被着される。従つて５回マスキング操作では
エツチング法を利用してすベての構造化を行うことがで
きる。つまりリフトオフ技術のための付加的設備はこの
方法の場合必要でない。従つてこの操作は、付加的にマ
スキング工程が必要であるにもかかわらず、有利には純
エツチング操作で処理される既設の生産ラインにおいて
利用することができｃ。ドープ半導体膜の構造化のとき
にエツチングプラズマの光放出を良好に評価することが
でき、有利なことに放出強度を２４０．４ｎｍの波長に
おいて測定することができるという利点は、この方法で
も同様に維持される。液晶デイスプレイの透明率を向上
するために、第４マスキング工程において透明絶縁膜は
液晶デイスプレイの画素電極の範囲でも除去することが
できる。更に５回マスキング操作では、薄膜トランジス
タのドレイン接点と列と蓄積容量の対向電極とに対して
直接的導電接続が成立するように、透明導電膜を構造化
することができ、こうしてマトリクスのボンデイングが
容易となる。更に透明導電膜は列と行との接続個所を覆
うことができ、これによりデイスプレイを付属の外部駆
動装置とボンデイングするときに確実な電気的接続が保
証されており、この接続は列の第２メタライジングを実
現することができる。列配線の第２メタライジングは冗
長性を実現し、遮断された列配線を修理するのに利用す
ることができる。
造化し、引き続き透明パツシベーシヨン膜を被着する代
わりに、まず第４マスキング工程において透明絶縁膜が
被着されかつ構造化され、マトリクスの接続個所と薄膜
トランジスタのドレイン接点と蓄積容量の対向電極とか
ら絶縁膜が除去され、引き続き第５マスキング操作にお
いて透明導電膜が被着されかつ構造化される方法も前記
課題を解決する。画素電極のための透明導電膜としてイ
ンジウム・スズ酸化物を使用すると、この方法は前記３
回マスキング操作及び４回マスキング操作において画素
電極を構造化するためのリフトオフ工程を省き、その代
わりにエツチング操作も可能とする。３回マスキング操
作及び４回マスキング操作では、例えばアルミニウムか
ら構成することのできる第２導電膜にインジウム・スズ
酸化物が部分的に載置される。インジウム・スズ酸化物
のためのすべてのエツチング剤が第２導電膜をも浸食し
て、ここではインジウム・スズ酸化物の隔離エツチング
が不可能となろう。前記５回マスキング操作では、イン
ジウム・スズ酸化物膜の被着前に、まずインジウム・ス
ズ酸化物にとつての腐食性物質に対して抵抗力のある透
明酸化物が被着される。従つて５回マスキング操作では
エツチング法を利用してすベての構造化を行うことがで
きる。つまりリフトオフ技術のための付加的設備はこの
方法の場合必要でない。従つてこの操作は、付加的にマ
スキング工程が必要であるにもかかわらず、有利には純
エツチング操作で処理される既設の生産ラインにおいて
利用することができｃ。ドープ半導体膜の構造化のとき
にエツチングプラズマの光放出を良好に評価することが
でき、有利なことに放出強度を２４０．４ｎｍの波長に
おいて測定することができるという利点は、この方法で
も同様に維持される。液晶デイスプレイの透明率を向上
するために、第４マスキング工程において透明絶縁膜は
液晶デイスプレイの画素電極の範囲でも除去することが
できる。更に５回マスキング操作では、薄膜トランジス
タのドレイン接点と列と蓄積容量の対向電極とに対して
直接的導電接続が成立するように、透明導電膜を構造化
することができ、こうしてマトリクスのボンデイングが
容易となる。更に透明導電膜は列と行との接続個所を覆
うことができ、これによりデイスプレイを付属の外部駆
動装置とボンデイングするときに確実な電気的接続が保
証されており、この接続は列の第２メタライジングを実
現することができる。列配線の第２メタライジングは冗
長性を実現し、遮断された列配線を修理するのに利用す
ることができる。
【０００７】本発明による２つの操作では、行配線と列
配線との交差部の絶縁材は第２導電膜によつてマスキン
グすることができ、こうしていずれのエツチング工程に
おいても保護しておくことができる。こうして配線交差
部での短絡に関して高い信頼性と低欠陥性が達成され
る。更にこれにより、アンドープ半導体と一緒にゲート
絶縁膜も構造化することができる。
配線との交差部の絶縁材は第２導電膜によつてマスキン
グすることができ、こうしていずれのエツチング工程に
おいても保護しておくことができる。こうして配線交差
部での短絡に関して高い信頼性と低欠陥性が達成され
る。更にこれにより、アンドープ半導体と一緒にゲート
絶縁膜も構造化することができる。
【０００８】ゲート絶縁膜として、例えばＳｉＮｘ、Ｓ
ｉＯ２、Ｔａ２Ｏ５又はこれらの物質の組合せを使用す
ることができる。列配線とドレイン・ソース接点との第
１メタライジングにはクロム、チタン、タンタル又はク
ロム、アルミニウム及び類似の材料をスパツタ又は蒸着
することができる。列の第２メタライジングのための膜
は、例えばスパツタ又は蒸着し、引き続きエツチング法
又はリフトオフ法で構造化することができる。パツシベ
ーシヨン膜も、ＣＶＤ（化学気相成長）法又はスパツタ
リング法のいずれかで被着し、引き続きウエツト又はド
ライエツチングすることができる。有利な膜系列として
は、マトリクスの行とトランジスタのゲート接点と蓄積
容量の基本電極とのために、２００ｎｍのクロム膜を有
する基板上にゲート絶縁膜としてＳｉＮｘ４００ｎｍ
と、半導体としてａ−Ｓｉ：Ｈ１３０ｎｍと、ドレイン
・ソース接点としてｎ＋ａ−Ｓｉ：Ｈ５０ｎｍを、順次
析出することができる。真空を中断することなくゲート
絶縁膜と真性半導体とドープ半導体とを被着することに
よつて、高い移動度と高い電気的及び熱的安定性とを有
する薄膜トランジスタを達成することができる。ゲート
絶縁膜と半導体とドレイン・ソース電極との遮断は、Ｐ
ＥＣＶＤ（プラズマ励起化学気相成長）装置内の真空中
で行うことができる。
ｉＯ２、Ｔａ２Ｏ５又はこれらの物質の組合せを使用す
ることができる。列配線とドレイン・ソース接点との第
１メタライジングにはクロム、チタン、タンタル又はク
ロム、アルミニウム及び類似の材料をスパツタ又は蒸着
することができる。列の第２メタライジングのための膜
は、例えばスパツタ又は蒸着し、引き続きエツチング法
又はリフトオフ法で構造化することができる。パツシベ
ーシヨン膜も、ＣＶＤ（化学気相成長）法又はスパツタ
リング法のいずれかで被着し、引き続きウエツト又はド
ライエツチングすることができる。有利な膜系列として
は、マトリクスの行とトランジスタのゲート接点と蓄積
容量の基本電極とのために、２００ｎｍのクロム膜を有
する基板上にゲート絶縁膜としてＳｉＮｘ４００ｎｍ
と、半導体としてａ−Ｓｉ：Ｈ１３０ｎｍと、ドレイン
・ソース接点としてｎ＋ａ−Ｓｉ：Ｈ５０ｎｍを、順次
析出することができる。真空を中断することなくゲート
絶縁膜と真性半導体とドープ半導体とを被着することに
よつて、高い移動度と高い電気的及び熱的安定性とを有
する薄膜トランジスタを達成することができる。ゲート
絶縁膜と半導体とドレイン・ソース電極との遮断は、Ｐ
ＥＣＶＤ（プラズマ励起化学気相成長）装置内の真空中
で行うことができる。
【０００９】
【実施例】以下図面に基づいて本発明による方法を詳し
く説明する。
く説明する。
【００１０】図１は基板１０上にスパツタされかつ構造
化された２つのクロム面１１，１２を示す。上側面１１
は画素の薄膜トランジスタ１９（図８）のための行配線
とゲート接点Ｇとを形成する。下側面１２は蓄積容量２
１（図８）の基本電極を形成する。クロムの代わりにＡ
ｌ，Ｍｏ，Ｔａ又はこれらの物質の組合せも使用するこ
とができる．クロム面１１，１２の構造化のために、従
来のホトリソグラフイ及びエツチング技術が利用され
る。次に基板１０は図２の断面図からも明らかなよう
に、ＰＥＣＶＤ（＝プラズマ励起化学気相成長）法を利
用して、ゲート絶縁膜としての窒化ケイ素１３と半導体
としてのアンドープ非晶質ケイ素１４とドレイン／ソー
スボンデイングとしてのリン添加非晶質又は微晶質ケイ
素１５とからなる３重膜が備えられる。この３重膜１３
〜１５上に導電性材料、この場合Ｃｒ／Ａｌ／Ｃｒ１６
のスパツタリング又は蒸着が行われる。引き続き第２マ
スキング工程において第２導電膜１６が構造化される
（図３と図４）。このためにも、従来のホトリソグラフ
イ及びエツチング技術が利用される。この第２導電膜は
列配線２３とドレイン・ソースメタライジングと蓄積コ
ンデンサ２１の被覆電極とを形成する（図７と図８）。
引き続きプラズマエツチング法によつてリン添加非晶質
又は微晶質ケイ素膜１５のドライエツチングが行われ
る。この場合、特に図４から明らかなように、第２導電
膜１６の構造がエツチングマスクとして役立つ。プラズ
マエツチング中にドープケイ素とアンドープケイ素との
間に選択性が存在しないので、つまりアンドープケイ素
からなる膜１４の前でエツチング操作が自然に停止する
のではないので、しかし同時にアンドープケイ素１４が
エツチング除去されてはならないので、エツチング操作
は終点点検装置で監視されねばならない。終点点検装置
がエツチングプラズマの光放出を検出する。プロセス監
視のために、エツチングプラズマの光放出の図９に示さ
れた強度の時間的変化が２４０．４ｎｍで測定される。
この強度は図９の線３０の通過部ではつきり認めること
ができるように、ドープケイ素のエツチング終了後に著
しく変化する。つまりこの通過部はドープ半導体膜のエ
ツチング過程の終了を確実に表す。図５、図６に示され
たように、引き続き第３マスキング工程においてアンド
ープ非晶質ケイ素膜１４がホトリソグラフイ法及びプラ
ズマエツチング技術で構造化される。半導体膜１４が残
される個所１７が図５に図示されている。この工程は個
々の画素要素の薄膜トランジスタを相互に絶縁するのに
役立つ。インジウム・スズ酸化物１８等の導電性透明酸
化物のスパツタリング又は蒸着と、従来のホトリソグラ
フイ法及びリフトオフ工程による構造化が図７と図８に
示されている。インジウム・スズ酸化物は、この場合画
素２０の本来の電極と中断された列を同時に修理するた
めの列配線２３の冗長性とを形成し、薄膜トランジスタ
１９のドレイン端子Ｄと蓄積コンデンサ２１の被覆電極
２５との導電接続を実現する。別の工程において環境の
影響から保護するために、窒化ケイ素、酸化ケイ素又は
オキシ窒化ケイ素からなる膜２２がパツシベーシヨン膜
として析出される。
化された２つのクロム面１１，１２を示す。上側面１１
は画素の薄膜トランジスタ１９（図８）のための行配線
とゲート接点Ｇとを形成する。下側面１２は蓄積容量２
１（図８）の基本電極を形成する。クロムの代わりにＡ
ｌ，Ｍｏ，Ｔａ又はこれらの物質の組合せも使用するこ
とができる．クロム面１１，１２の構造化のために、従
来のホトリソグラフイ及びエツチング技術が利用され
る。次に基板１０は図２の断面図からも明らかなよう
に、ＰＥＣＶＤ（＝プラズマ励起化学気相成長）法を利
用して、ゲート絶縁膜としての窒化ケイ素１３と半導体
としてのアンドープ非晶質ケイ素１４とドレイン／ソー
スボンデイングとしてのリン添加非晶質又は微晶質ケイ
素１５とからなる３重膜が備えられる。この３重膜１３
〜１５上に導電性材料、この場合Ｃｒ／Ａｌ／Ｃｒ１６
のスパツタリング又は蒸着が行われる。引き続き第２マ
スキング工程において第２導電膜１６が構造化される
（図３と図４）。このためにも、従来のホトリソグラフ
イ及びエツチング技術が利用される。この第２導電膜は
列配線２３とドレイン・ソースメタライジングと蓄積コ
ンデンサ２１の被覆電極とを形成する（図７と図８）。
引き続きプラズマエツチング法によつてリン添加非晶質
又は微晶質ケイ素膜１５のドライエツチングが行われ
る。この場合、特に図４から明らかなように、第２導電
膜１６の構造がエツチングマスクとして役立つ。プラズ
マエツチング中にドープケイ素とアンドープケイ素との
間に選択性が存在しないので、つまりアンドープケイ素
からなる膜１４の前でエツチング操作が自然に停止する
のではないので、しかし同時にアンドープケイ素１４が
エツチング除去されてはならないので、エツチング操作
は終点点検装置で監視されねばならない。終点点検装置
がエツチングプラズマの光放出を検出する。プロセス監
視のために、エツチングプラズマの光放出の図９に示さ
れた強度の時間的変化が２４０．４ｎｍで測定される。
この強度は図９の線３０の通過部ではつきり認めること
ができるように、ドープケイ素のエツチング終了後に著
しく変化する。つまりこの通過部はドープ半導体膜のエ
ツチング過程の終了を確実に表す。図５、図６に示され
たように、引き続き第３マスキング工程においてアンド
ープ非晶質ケイ素膜１４がホトリソグラフイ法及びプラ
ズマエツチング技術で構造化される。半導体膜１４が残
される個所１７が図５に図示されている。この工程は個
々の画素要素の薄膜トランジスタを相互に絶縁するのに
役立つ。インジウム・スズ酸化物１８等の導電性透明酸
化物のスパツタリング又は蒸着と、従来のホトリソグラ
フイ法及びリフトオフ工程による構造化が図７と図８に
示されている。インジウム・スズ酸化物は、この場合画
素２０の本来の電極と中断された列を同時に修理するた
めの列配線２３の冗長性とを形成し、薄膜トランジスタ
１９のドレイン端子Ｄと蓄積コンデンサ２１の被覆電極
２５との導電接続を実現する。別の工程において環境の
影響から保護するために、窒化ケイ素、酸化ケイ素又は
オキシ窒化ケイ素からなる膜２２がパツシベーシヨン膜
として析出される。
【００１１】図１０〜図１９は５回マスキング操作によ
る液晶デイスプレイの画素の製造プロセスを示す。図１
０〜図１５に示された工程は４回マスキング操作の図１
〜図６の工程に対応する。それ故に、説明に関しては図
１〜図６についての説明を参照するように指示される。
しかし図１６と図１７で述べられた操作段階以降、４回
マスキング操作と５回マスキング操作とでは経過が異な
る。図１６と図１７に示されたように、５回マスキング
操作ではアンドープ半導体膜１４′（図１４，図１５）
の構造化後、窒化ケイ素、酸化ケイ素又はオキシ窒化ケ
イ素等の絶縁膜４０がＣＶＤ法又はＰＥＣＶＤ法によつ
て被着される。引き続き絶縁膜４０は従来のホトリソグ
ラフイ法とプラズマエツチング工程又はウエツト化学エ
ツチング法とによつて構造化される。この場合、図１６
に図示された範囲４１でマトリクスの外側範囲において
列配線及び行配線の接続個所で、列配線２３′上の接触
孔４２内ｒドレイン端子Ｄの範囲で、及び蓄積コンデン
サ２１′の被覆電極４３の範囲で、絶縁膜４０が取り除
かれる。更に透明率を高めるために、後の画素電極４４
の範囲で絶縁膜がエツチング除去される。５回マスキン
グ操作の最終工程、つまりインジウム・スズ酸化物等の
透明導電膜４５のスパツタリング又は蒸着と、プラズマ
エツチング操作又はウエツト化学エツチング操作による
従来のホトリソグラフイ法による構造化が図１８と図１
９に示されている。透明導電膜４５は本来の画素電極４
４と、中断された列を同時に修理するための列配線２
３′の冗長性とを形成し、薄膜トランジスタ１９′のド
レイン端子Ｄと蓄積コンデンサ２１′の被覆電極４３と
の間の導電接続を実現する。更に第２導電膜４５は列配
線２３′及び行配線の接続個所を覆い、こうしてデイス
プレイと付属の外部駆動装置とのボンデイングのときに
確実な電気的接続を保証する。
る液晶デイスプレイの画素の製造プロセスを示す。図１
０〜図１５に示された工程は４回マスキング操作の図１
〜図６の工程に対応する。それ故に、説明に関しては図
１〜図６についての説明を参照するように指示される。
しかし図１６と図１７で述べられた操作段階以降、４回
マスキング操作と５回マスキング操作とでは経過が異な
る。図１６と図１７に示されたように、５回マスキング
操作ではアンドープ半導体膜１４′（図１４，図１５）
の構造化後、窒化ケイ素、酸化ケイ素又はオキシ窒化ケ
イ素等の絶縁膜４０がＣＶＤ法又はＰＥＣＶＤ法によつ
て被着される。引き続き絶縁膜４０は従来のホトリソグ
ラフイ法とプラズマエツチング工程又はウエツト化学エ
ツチング法とによつて構造化される。この場合、図１６
に図示された範囲４１でマトリクスの外側範囲において
列配線及び行配線の接続個所で、列配線２３′上の接触
孔４２内ｒドレイン端子Ｄの範囲で、及び蓄積コンデン
サ２１′の被覆電極４３の範囲で、絶縁膜４０が取り除
かれる。更に透明率を高めるために、後の画素電極４４
の範囲で絶縁膜がエツチング除去される。５回マスキン
グ操作の最終工程、つまりインジウム・スズ酸化物等の
透明導電膜４５のスパツタリング又は蒸着と、プラズマ
エツチング操作又はウエツト化学エツチング操作による
従来のホトリソグラフイ法による構造化が図１８と図１
９に示されている。透明導電膜４５は本来の画素電極４
４と、中断された列を同時に修理するための列配線２
３′の冗長性とを形成し、薄膜トランジスタ１９′のド
レイン端子Ｄと蓄積コンデンサ２１′の被覆電極４３と
の間の導電接続を実現する。更に第２導電膜４５は列配
線２３′及び行配線の接続個所を覆い、こうしてデイス
プレイと付属の外部駆動装置とのボンデイングのときに
確実な電気的接続を保証する。
【図１】４回マスキング操作の第１製造段階における薄
膜トランジスタと蓄積容量とを備えた液晶デイスプレイ
の１画素の平面図である。
膜トランジスタと蓄積容量とを備えた液晶デイスプレイ
の１画素の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿つた画素の横断面図で
ある。
ある。
【図３】第２製造段階における図１の画素の平面図であ
る。
る。
【図４】図３のＩＶ一ＩＶ線に沿つた画素の横断面図で
ある。
ある。
【図５】第３製造段階における図１の画素の平面図であ
る。
る。
【図６】図５のＶＩ一ＶＩ線に沿つた画素の横断面図で
ある。
ある。
【図７】製造法の最後における図１の画素の平面図であ
る。
る。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿つた画素の横
断面図である。
断面図である。
【図９】半導体のエツチング中におけるエツチングプラ
ズマのスペクトル線の強度勾配を示す。
ズマのスペクトル線の強度勾配を示す。
【図１０】５回マスキング操作の第１製造段階における
薄膜トランジスタと蓄積容量とを備えた液晶デイスプレ
イの１画素の平面図である。
薄膜トランジスタと蓄積容量とを備えた液晶デイスプレ
イの１画素の平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿つた画素の横断面
図である。
図である。
【図１２】第２製造段階における図１０の画素の平面図
である。
である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿つた画素
の横断面図である。
の横断面図である。
【図１４】第３製造段階における図１０の画素の平面図
である。
である。
【図１５】図１４のＸＶ−ＸＶ線に沿つた画素の横断面
図である。
図である。
【図１６】第４製造段階における図１０の画素の平面図
である。
である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿つた画素
の横断面図である。
の横断面図である。
【図１８】製造方法の最後における図１０の画素の平面
図である。
図である。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿つた画素の横
断面図である。
断面図である。
１０ 基板 １１ 行 １２ 電極 １４ アンドープ半導体膜 １５ 半導体 １６ 第２導電膜 １８ 透明導電膜 １９ 薄膜トランジスタ ２０ 画素電極 ２１ 蓄積容量 ２２ 透明パツシベーシヨン膜 ２３ 列 ２５ 対向電極 Ｄ，Ｓ ドレイン・ソース接点
Claims (11)
- 【請求項１】 特に液晶デイスプレイのための、蓄積容
量を備えた薄膜トランジスタからなるマトリクスを製造
するための方法において、 Ａ．第１マスキング工程において第１導電膜が基板（１
０）上に被着され、かつ薄膜トランジスタマトリクスの
行（１１）として、トランジスタ（１９）のゲート接点
（Ｇ）として及び畜積容量（２１）の電極（１２）とし
て構造化され、 Ｂ．薄膜トランジスタ（１９）のためのゲート絶縁膜
（１３）が被着され、 Ｃ．持にａ−Ｓｉ：Ｈの半導体（１５）が被着され、 Ｄ．ｐ又はｎドープ半導体（１５）が薄膜トランジスタ
（１９）のドレイン・ソース接点（Ｄ，Ｓ）として被着
され、 Ｅ．第２マスキング工程において薄膜トランジスタマト
リクスの列（２３）と薄膜トランジスタ（１９）のドレ
イン・ソース接点（Ｄ，Ｓ）と蓄積容量（２１）の対向
電極（２５）とのために、第２導電膜（１６）が被着さ
れかつ構造化され、Ｆ．マスクとして第２導電膜（１
６）を備えたドープ半導体膜（１５）がプラズマエツチ
ングされ、エツチングプラズマの光放出を観察すること
によつてエツチング過程の終点が確認され、 Ｇ．第３マスキング工程においてアンドープ半導体膜
（１４）が構造化され、 Ｈ．第４マスキング工程において透明導電膜（１８）が
画素電極（２０）として、及び列（２３）の第２メタラ
イジングとして、かつ薄膜トランジスタ（１９）のドレ
イン接点（Ｄ）を蓄積容量（２１）の対向電極と導電接
続するために被着されかつ構造化され、 Ｉ．透明パツシベーシヨン膜（２２）が被着される諸工
程を特徴とする方法。 - 【請求項２】 特に液晶デイスプレイのための蓄積容量
を備えた薄膜トランジスタからなるマトリクスを製造す
るための方法において、 Ａ．第１マスキング工程において第１導電膜が基板（１
０′）上に被着され、かつ薄膜トランジスタマトリクス
の行（１１′）として、トランジスタ（１９′）のゲー
ト接点（Ｇ）として、及び蓄積容量（２１′）の電極
（１２′）として、構造化され、 Ｂ．薄膜トランジスタ（１９′）のためのゲート絶縁膜
（１３′）が被着され、 Ｃ．特にａ−Ｓｉ：Ｈの半導体（１４′）が被着され、 Ｄ．ｐ又はｎドープ半導体（１５′）が薄膜トランジス
タ（１９′）のドレイン・ソース接点（Ｄ，Ｓ）として
被着され、 Ｅ．第２マスキング工程において薄膜トランジスタマト
リクスの列（２３′）と薄膜トランジスタ（１９′）の
ドレイン・ソース接点（Ｄ，Ｓ）とのために、及び蓄積
容量（２１′）の対向電極のために、第２導電膜（１
６′）が被着されかつ構造化され、 Ｆ．マスクとして第２導電膜（１６′）を備えたドープ
半導体膜（１５′）がプラズマエツチングされ、エツチ
ングプラズマの光放出を観察することによつてエツチン
グ過程の終点が確認され、 Ｇ．第３マスキング工程においてアンドープ半導体膜
（１４′）が構造化され、 Ｈ．第４マスキング工程において透明絶縁膜（４０）が
被着されかつ構造化され、マトリクスの接続個所と薄膜
トランジスタ（１９′）のドレイン接点（Ｄ）と蓄積容
量（２１′）の対向電極（２５′）とから絶縁膜（４
０）が除去され、 Ｉ．第５マスキング工程において透明導電膜（４５）が
被着されかつ構造化される諸工程を特徴とする方法。 - 【請求項３】 ドープ半導体（１５，１５′）のエツチ
ングの終点を監視するために、エツチングプラズマの光
放出強度が２４０．４ｎｍで測定されることを特徴とす
る、請求項１又は２に記載の方法。 - 【請求項４】 第４マスキング工程において透明絶縁膜
（４０）が液晶デイスプレイの画素電極（４４）の範囲
でも除去されることを特徴とする、請求項２又は３に記
載の方法。 - 【請求項５】 薄膜トランジスタ（１９′）のドレイン
接点（Ｄ）と列（２３′）と蓄積容量（２１′）の対向
電極（２５′）とに対して直接的導電接続が成立するよ
ぅに、透明導電膜（４５）が構造化されることを特徴と
する、請求項２ないし４の１つに記載の方法． - 【請求項６】 透明導電膜（４５）が列（２３′）及び
行（１１′）の接続個所を覆い、かつ列（２３′）の第
２メタライジングとなることを特徴とする、請求項２な
いし５の１つに記載の方法。 - 【請求項７】 アンドープ半導体（１４，１４′）と一
緒に、ゲート絶縁膜（１３，１３′）も構造化されるこ
とを特徴とする、請求項１ないし６の１つに記載の方
法。 - 【請求項８】 第１導電膜がクロム、アルミニウム、モ
リブデン、タンタル又はこれらの金属の組合せからなる
ことを特徴とする、請求項１ないし７の１つに記載の方
法。 - 【請求項９】 マトリクスの行（１１，１１′）とトラ
ンジスタ（１９，１９′）のゲート接点（Ｇ）と蓄積容
量（２１，２１′）の基本電極（１２，１２′）とのた
めに、２００ｎｍのクロム膜を備えた基板（１０，１
０′）上に、ゲート絶縁膜（１３，１３′）としてＳｉ
Ｎｘ４００ｎｍ、半導体（１４，１４′）としてａ−Ｓ
ｉ：Ｈ１３０ｎｍ、及びドレイン・ソース接点（Ｄ，
Ｓ）としてｎ＋ａ−Ｓｉ：Ｈ５０ｎｍが順次析出される
ことを特徴とする、請求項１ないし８の１つに記載の方
法。 - 【請求項１０】 ゴラズマ励起化学気相成長装置（ＰＥ
ＣＶＤ）において真空を中断することなくドレイン・ソ
ース接点（Ｄ，Ｓ）のためにゲート絶縁膜（１３，１
３′）、半導体（１４，１４′）及びドープ半導体（１
５，１５′）の析出が行われることを特徴とする、請求
項１ないし９の１つに記載の方法。 - 【請求項１１】 行（１１，１１′）及び列（２３，２
３′）の交差個所で絶縁膜（１３，１３′）が、すべて
のエツチング行程のときに第２導電膜（１６，１６′）
によつて保護されていることを特徴とする、請求項１な
いし１０の１つに記載の方法。
Applications Claiming Priority (2)
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348995B1 (ko) * | 1999-09-08 | 2002-08-17 | 엘지.필립스 엘시디 주식회사 | 4 마스크를 이용한 액정표시소자의 제조방법 및 그에 따른 액정표시소자 |
| KR100463410B1 (ko) * | 1999-12-28 | 2004-12-23 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액티브매트릭스기판 및 그 제조방법 |
| KR100482471B1 (ko) * | 2001-05-07 | 2005-04-14 | 비오이 하이디스 테크놀로지 주식회사 | 액티브 매트릭스형 액정표시소자의 제조방법 |
| KR100654158B1 (ko) * | 1999-10-25 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 |
| KR100653466B1 (ko) * | 1997-12-08 | 2007-02-05 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의제조방법 |
| KR100705616B1 (ko) * | 2000-12-30 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| JP2014170942A (ja) * | 2008-05-16 | 2014-09-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8908138B2 (en) | 1997-03-27 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648663A (en) * | 1985-08-05 | 1997-07-15 | Canon Kabushiki Kaisha | Semiconductor structure having transistor and other elements on a common substrate and process for producing the same |
| JP2755376B2 (ja) * | 1994-06-03 | 1998-05-20 | 株式会社フロンテック | 電気光学素子の製造方法 |
| KR100303134B1 (ko) * | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
| FR2734404B1 (fr) * | 1995-05-16 | 1997-06-27 | Thomson Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
| US6563192B1 (en) | 1995-12-22 | 2003-05-13 | Micron Technology, Inc. | Semiconductor die with integral decoupling capacitor |
| KR100223153B1 (ko) * | 1996-05-23 | 1999-10-15 | 구자홍 | 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치 |
| US5658808A (en) * | 1996-08-14 | 1997-08-19 | Industrial Technology Research Institute | Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors |
| KR100229613B1 (ko) * | 1996-12-30 | 1999-11-15 | 구자홍 | 액정 표시 장치 및 제조 방법 |
| KR100238795B1 (ko) * | 1997-03-03 | 2000-01-15 | 구본준 | 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법 |
| KR100244447B1 (ko) * | 1997-04-03 | 2000-02-01 | 구본준 | 액정 표시 장치 및 그 액정 표시 장치의 제조 방법 |
| US6140162A (en) * | 1998-06-19 | 2000-10-31 | Lg Electronics Inc. | Reduction of masking and doping steps in a method of fabricating a liquid crystal display |
| US7256766B2 (en) * | 1998-08-27 | 2007-08-14 | E Ink Corporation | Electrophoretic display comprising optical biasing element |
| KR20000037842A (ko) * | 1998-12-02 | 2000-07-05 | 윤종용 | 박막트랜지스터 제조방법 |
| US7030412B1 (en) * | 1999-05-05 | 2006-04-18 | E Ink Corporation | Minimally-patterned semiconductor devices for display applications |
| KR100697370B1 (ko) * | 2000-12-12 | 2007-03-20 | 비오이 하이디스 테크놀로지 주식회사 | 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법 |
| KR100422808B1 (ko) * | 2000-12-30 | 2004-03-12 | 한국전자통신연구원 | 매우 얇은 활성층을 가지는 박막 트랜지스터의 제조방법 |
| US7300617B2 (en) * | 2004-05-13 | 2007-11-27 | David Gerling | Method of making fusion cast articles |
| KR101086477B1 (ko) * | 2004-05-27 | 2011-11-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 제조 방법 |
| KR101086478B1 (ko) * | 2004-05-27 | 2011-11-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101121620B1 (ko) * | 2004-06-05 | 2012-02-28 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101024651B1 (ko) * | 2004-06-05 | 2011-03-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 모기판 및 그 제조 방법 |
| KR101057779B1 (ko) * | 2004-06-05 | 2011-08-19 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101043675B1 (ko) * | 2004-06-05 | 2011-06-22 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101076426B1 (ko) * | 2004-06-05 | 2011-10-25 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101116816B1 (ko) * | 2004-06-05 | 2012-02-28 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101002347B1 (ko) * | 2004-06-24 | 2010-12-21 | 엘지디스플레이 주식회사 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101116817B1 (ko) * | 2004-06-30 | 2012-02-28 | 엘지디스플레이 주식회사 | 유기 절연막을 포함하는 액정 패널 및 그 제조 방법 |
| US7399668B2 (en) * | 2004-09-30 | 2008-07-15 | 3M Innovative Properties Company | Method for making electronic devices having a dielectric layer surface treatment |
| KR100651656B1 (ko) * | 2004-11-29 | 2006-12-01 | 한국과학기술연구원 | 투명전도성 산화물 전극 접촉 재료를 갖는 상변화 메모리 셀 |
| KR101139522B1 (ko) * | 2004-12-04 | 2012-05-07 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101147261B1 (ko) | 2004-12-04 | 2012-05-18 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101085137B1 (ko) * | 2004-12-23 | 2011-11-21 | 엘지디스플레이 주식회사 | 액정 표시 패널 및 그 제조방법 |
| KR101107239B1 (ko) * | 2004-12-23 | 2012-01-25 | 엘지디스플레이 주식회사 | 액정 표시 패널 및 그 제조방법 |
| KR101125248B1 (ko) | 2004-12-23 | 2012-03-21 | 엘지디스플레이 주식회사 | 반투과형 컬러필터 기판 및 그 제조방법 |
| KR101066492B1 (ko) * | 2004-12-24 | 2011-09-21 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101085132B1 (ko) * | 2004-12-24 | 2011-11-18 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101107245B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101107246B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101085138B1 (ko) * | 2004-12-24 | 2011-11-21 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판의 제조 방법 |
| KR101107682B1 (ko) * | 2004-12-31 | 2012-01-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101107267B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한액정 패널 및 그 제조 방법 |
| KR101107269B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법 |
| KR101107265B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법 |
| KR101125254B1 (ko) * | 2004-12-31 | 2012-03-21 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법과, 그를 이용한 액정 패널 및 그 제조 방법 |
| KR101107270B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한액정 패널 및 그 제조 방법 |
| KR101201017B1 (ko) * | 2005-06-27 | 2012-11-13 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR101167312B1 (ko) * | 2005-06-30 | 2012-07-19 | 엘지디스플레이 주식회사 | 미세 패턴 형성 방법과 그를 이용한 액정 표시 장치 및 그제조 방법 |
| KR101225440B1 (ko) * | 2005-06-30 | 2013-01-25 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR101182570B1 (ko) * | 2005-06-30 | 2012-09-12 | 엘지디스플레이 주식회사 | 쇼트 불량 리페어 방법 및 그를 이용한 액정 표시 장치의제조 방법 |
| JP2007178808A (ja) * | 2005-12-28 | 2007-07-12 | Lg Philips Lcd Co Ltd | 液晶表示装置 |
| US7667808B2 (en) * | 2005-12-28 | 2010-02-23 | Lg Display Co., Ltd. | Liquid crystal display device and method of driving the same |
| US7667809B2 (en) * | 2005-12-28 | 2010-02-23 | Lg. Display Co., Ltd. | FFS mode liquid crystal display device and method of fabricating the same |
| US8233124B2 (en) * | 2005-12-28 | 2012-07-31 | Lg Display Co., Ltd. | Liquid crystal display device |
| JP5452834B2 (ja) * | 2005-12-28 | 2014-03-26 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置 |
| JP5095941B2 (ja) * | 2005-12-28 | 2012-12-12 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置 |
| JP5044120B2 (ja) * | 2005-12-28 | 2012-10-10 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置 |
| US7696096B2 (en) * | 2006-10-10 | 2010-04-13 | Palo Alto Research Center Incorporated | Self-aligned masks using multi-temperature phase-change materials |
| KR101446226B1 (ko) * | 2006-11-27 | 2014-10-01 | 엘지디스플레이 주식회사 | 플렉서블 표시장치 및 그 제조 방법 |
| TWM317990U (en) * | 2007-03-13 | 2007-09-01 | Dosun Solar Technology Co Ltd | Structure of bicycle pedal having function of illumination |
| TWI757857B (zh) * | 2020-09-01 | 2022-03-11 | 華邦電子股份有限公司 | 半導體結構及其製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4933296A (en) * | 1985-08-02 | 1990-06-12 | General Electric Company | N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays |
| JPH01217325A (ja) * | 1988-02-25 | 1989-08-30 | Sharp Corp | 液晶表示装置 |
| JP2771820B2 (ja) * | 1988-07-08 | 1998-07-02 | 株式会社日立製作所 | アクティブマトリクスパネル及びその製造方法 |
| JPH0816756B2 (ja) * | 1988-08-10 | 1996-02-21 | シャープ株式会社 | 透過型アクティブマトリクス液晶表示装置 |
| US5153690A (en) * | 1989-10-18 | 1992-10-06 | Hitachi, Ltd. | Thin-film device |
| JPH0456168A (ja) * | 1990-06-21 | 1992-02-24 | Stanley Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH05188396A (ja) * | 1992-01-14 | 1993-07-30 | Oki Electric Ind Co Ltd | アモルファスシリコン薄膜トランジスタアレイの製造方法 |
| DE4310640C1 (de) * | 1993-03-31 | 1994-05-11 | Lueder Ernst | Verfahren zur Herstellung einer Matrix aus a-Si:H-Dünnschichttransistoren |
| US5346833A (en) * | 1993-04-05 | 1994-09-13 | Industrial Technology Research Institute | Simplified method of making active matrix liquid crystal display |
-
1993
- 1993-11-22 DE DE4339721A patent/DE4339721C1/de not_active Expired - Lifetime
-
1994
- 1994-11-03 EP EP94117311A patent/EP0654817B1/de not_active Expired - Lifetime
- 1994-11-03 CA CA002134995A patent/CA2134995A1/en not_active Abandoned
- 1994-11-09 JP JP31003294A patent/JP3541856B2/ja not_active Expired - Lifetime
- 1994-11-21 KR KR1019940030819A patent/KR100348943B1/ko not_active IP Right Cessation
- 1994-11-22 US US08/343,108 patent/US5462887A/en not_active Expired - Lifetime
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9217901B2 (en) | 1997-03-27 | 2015-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure |
| US8908138B2 (en) | 1997-03-27 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Contact structure |
| KR100653466B1 (ko) * | 1997-12-08 | 2007-02-05 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의제조방법 |
| US7242022B2 (en) | 1999-09-08 | 2007-07-10 | Lg.Philips Lcd Co., Ltd. | Array substrate for liquid crystal display device having two storage capacitor structures and the fabrication method of the same |
| US6599786B1 (en) | 1999-09-08 | 2003-07-29 | Lg.Philips Lcd Co., Ltd. | Array substrate for liquid crystal display and the fabrication method of the same |
| KR100348995B1 (ko) * | 1999-09-08 | 2002-08-17 | 엘지.필립스 엘시디 주식회사 | 4 마스크를 이용한 액정표시소자의 제조방법 및 그에 따른 액정표시소자 |
| US7381988B2 (en) | 1999-09-08 | 2008-06-03 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device and the fabrication method of the same |
| KR100654158B1 (ko) * | 1999-10-25 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 |
| US6890783B2 (en) | 1999-12-28 | 2005-05-10 | Nec Lcd Technologies, Ltd. | Active matrix substrate plate and manufacturing method therefor |
| KR100463410B1 (ko) * | 1999-12-28 | 2004-12-23 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액티브매트릭스기판 및 그 제조방법 |
| KR100705616B1 (ko) * | 2000-12-30 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| KR100482471B1 (ko) * | 2001-05-07 | 2005-04-14 | 비오이 하이디스 테크놀로지 주식회사 | 액티브 매트릭스형 액정표시소자의 제조방법 |
| JP2014170942A (ja) * | 2008-05-16 | 2014-09-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9041202B2 (en) | 2008-05-16 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US9397255B2 (en) | 2008-05-16 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US10580797B2 (en) | 2008-05-16 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11133332B2 (en) | 2008-05-16 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11646322B2 (en) | 2008-05-16 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having conductive oxide electrode layers in direct contact with oxide semiconductor layer |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2134995A1 (en) | 1995-05-23 |
| JP3541856B2 (ja) | 2004-07-14 |
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| DE4339721C1 (de) | 1995-02-02 |
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