JPH1048666A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- JPH1048666A JPH1048666A JP20073596A JP20073596A JPH1048666A JP H1048666 A JPH1048666 A JP H1048666A JP 20073596 A JP20073596 A JP 20073596A JP 20073596 A JP20073596 A JP 20073596A JP H1048666 A JPH1048666 A JP H1048666A
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- insulating layer
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Abstract
(57)【要約】
【課題】液晶表示装置における信号配線と画素電極との
短絡、信号配線と信号配線との短絡及び信号配線の断線
を防止する。 【解決手段】ガラス基板１０上にゲート絶縁膜１２を形
成し、画素電極１７を形成する領域とドレイン電極１５
を形成する領域の下層のゲート絶縁膜１２をハーフエッ
チングし、画素電極１７及びドレイン電極１５のまわり
のゲート絶縁膜１２の凸部１を形成する。その後、ドレ
イン電極１５及び画素電極１７を形成し、ＴＦＴ保護膜
１８を形成する。
短絡、信号配線と信号配線との短絡及び信号配線の断線
を防止する。 【解決手段】ガラス基板１０上にゲート絶縁膜１２を形
成し、画素電極１７を形成する領域とドレイン電極１５
を形成する領域の下層のゲート絶縁膜１２をハーフエッ
チングし、画素電極１７及びドレイン電極１５のまわり
のゲート絶縁膜１２の凸部１を形成する。その後、ドレ
イン電極１５及び画素電極１７を形成し、ＴＦＴ保護膜
１８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置及び
その製造方法に関し、特にアクティブマトリクス型液晶
表示装置及びその製造方法に関する。
その製造方法に関し、特にアクティブマトリクス型液晶
表示装置及びその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置
は、各画素に対してスイッチング素子としての薄膜トラ
ンジスタ（ＴＦＴ）を有しており、この薄膜トランジス
タがアモルファスシリコン（ａ−Ｓｉ）により構成でき
るので、安価かつ大面積の表示装置を実現できる。図４
を参照して従来のアクティブマトリクス型液晶表示装置
を説明する。図４（Ａ）は平面図、図４（Ｂ）は図４
（Ａ）のａ−ａ′線断面図、図４（ｃ）は図４（Ａ）の
ＴＦＴ部分の断面図である。図４（Ａ）に示すように、
ＴＦＴ１９は透明画素電極１７に接続されたソース電極
１６とドレイン電極１５との間に形成され、ゲート電極
１１の電位によってスイッチングされる。図４（Ｂ）及
び図４（Ｃ）を参照して以下に詳細を説明する。
は、各画素に対してスイッチング素子としての薄膜トラ
ンジスタ（ＴＦＴ）を有しており、この薄膜トランジス
タがアモルファスシリコン（ａ−Ｓｉ）により構成でき
るので、安価かつ大面積の表示装置を実現できる。図４
を参照して従来のアクティブマトリクス型液晶表示装置
を説明する。図４（Ａ）は平面図、図４（Ｂ）は図４
（Ａ）のａ−ａ′線断面図、図４（ｃ）は図４（Ａ）の
ＴＦＴ部分の断面図である。図４（Ａ）に示すように、
ＴＦＴ１９は透明画素電極１７に接続されたソース電極
１６とドレイン電極１５との間に形成され、ゲート電極
１１の電位によってスイッチングされる。図４（Ｂ）及
び図４（Ｃ）を参照して以下に詳細を説明する。
【０００３】まず、ガラス基板１０上にスパッタ法によ
りＣｒを成膜し、フォトリソグラフィによりゲート電極
１１を形成する。次にプラズマ化学気相堆積（Ｐ−ＣＶ
Ｄ）法によりＳｉＮ，アモルファスシリコン，Ｎ+ 型ア
モルファスシリコンを順次堆積してゲート絶縁層１２，
Ｉ型アモルファスシリコン層１３，Ｎ+ 型アモルファス
シリコン層１４を積層する。次に、ドライエッチングに
よりＮ+ 型アモルファスシリコン層１４の所定パターン
を除去し、さらに同一パターンのＩ型アモルファスシリ
コン層１３を必要部分だけ残して除去する。さらに、そ
の後、ドライエッチングにより周辺端子部等でゲート電
極１１、ドレイン電極１５との導通のために所定パター
ン（図示せず）でゲート絶縁層１２をドライエッチング
で除去する。このとき、電極形成領域とドレイン電極形
成領域との間のゲート絶縁層１２をも同時にエッチング
除去して凹部２を形成する。
りＣｒを成膜し、フォトリソグラフィによりゲート電極
１１を形成する。次にプラズマ化学気相堆積（Ｐ−ＣＶ
Ｄ）法によりＳｉＮ，アモルファスシリコン，Ｎ+ 型ア
モルファスシリコンを順次堆積してゲート絶縁層１２，
Ｉ型アモルファスシリコン層１３，Ｎ+ 型アモルファス
シリコン層１４を積層する。次に、ドライエッチングに
よりＮ+ 型アモルファスシリコン層１４の所定パターン
を除去し、さらに同一パターンのＩ型アモルファスシリ
コン層１３を必要部分だけ残して除去する。さらに、そ
の後、ドライエッチングにより周辺端子部等でゲート電
極１１、ドレイン電極１５との導通のために所定パター
ン（図示せず）でゲート絶縁層１２をドライエッチング
で除去する。このとき、電極形成領域とドレイン電極形
成領域との間のゲート絶縁層１２をも同時にエッチング
除去して凹部２を形成する。
【０００４】次に、Ｃｒ，Ｍｏ−Ｔａ，ＡｌあるいはＡ
ｌ／Ｔａ等の単層あるいは多層構造を成膜し、パターニ
ングしてソース電極１６及びドレイン電極１５を形成す
る。次いで、スパッタ法によりＩＴＯを堆積し、パター
ニングして透明画素電極１７を形成する。さらに、ドラ
イエッチングによりＮ+ 型アモルファスシリコン層１４
及びＩ型アモルファスシリコン層１３のチャネル堀込み
を行い、その上にＴＦＴ保護膜１８を形成する。これに
より、アクティブマトリクス型液晶表示装置が完成する
（例えば、特開平７−１９９２２３号参照）。
ｌ／Ｔａ等の単層あるいは多層構造を成膜し、パターニ
ングしてソース電極１６及びドレイン電極１５を形成す
る。次いで、スパッタ法によりＩＴＯを堆積し、パター
ニングして透明画素電極１７を形成する。さらに、ドラ
イエッチングによりＮ+ 型アモルファスシリコン層１４
及びＩ型アモルファスシリコン層１３のチャネル堀込み
を行い、その上にＴＦＴ保護膜１８を形成する。これに
より、アクティブマトリクス型液晶表示装置が完成する
（例えば、特開平７−１９９２２３号参照）。
【０００５】このように従来の技術では、ゲート絶縁層
１２にコンタクトをドライエッチングにより形成する際
に、これと同時にドレイン電極１５と画素電極１７の間
の所定パターン部のゲート絶縁層１２をエッチング除去
することで、前工程でのアモルファスシリコン層のパタ
ーニング不良によるアモルファスシリコン残りが、ドレ
イン電極１５と画素電極１７との間もしくは近接する画
素電極１７の間にあっても、工程を増加することなく、
これをエッチング除去することができる。
１２にコンタクトをドライエッチングにより形成する際
に、これと同時にドレイン電極１５と画素電極１７の間
の所定パターン部のゲート絶縁層１２をエッチング除去
することで、前工程でのアモルファスシリコン層のパタ
ーニング不良によるアモルファスシリコン残りが、ドレ
イン電極１５と画素電極１７との間もしくは近接する画
素電極１７の間にあっても、工程を増加することなく、
これをエッチング除去することができる。
【０００６】
【発明が解決しようとする課題】このように従来の技術
においては、ドレイン電極１５と画素電極１７の間のゲ
ート絶縁層１２をドライエッチングで除去して凹部を形
成している。しかるに、この凹部は、後工程のドレイン
電極１５及びソース電極１６の形成工程、画素電極１７
の形成工程においてゴミたまり及び液だまりが発生しや
すくなり、それにより各膜の残りが発生し、短絡を引き
起こすという問題がある。
においては、ドレイン電極１５と画素電極１７の間のゲ
ート絶縁層１２をドライエッチングで除去して凹部を形
成している。しかるに、この凹部は、後工程のドレイン
電極１５及びソース電極１６の形成工程、画素電極１７
の形成工程においてゴミたまり及び液だまりが発生しや
すくなり、それにより各膜の残りが発生し、短絡を引き
起こすという問題がある。
【０００７】本発明の目的は、信号配線（ドレイン電極
配線）と画素電極との短絡及び信号配線と信号配線との
短絡を防止するができる液晶表示装置および製造方法を
提供することである。
配線）と画素電極との短絡及び信号配線と信号配線との
短絡を防止するができる液晶表示装置および製造方法を
提供することである。
【０００８】
【課題を解決するための手段】本発明は、ガラス基板上
にゲート絶縁層を形成する工程と、信号配線領域のゲー
ト絶縁層上に信号配線を形成する工程と、画素電極形成
領域のゲート絶縁層上に画素電極を形成する工程と、信
号配線及び画素電極層を保護する絶縁保護層を形成する
工程とを具備する液晶表示装置の製造方法において、画
素電極形成領域及び信号配線領域の下層のゲート絶縁層
の部分をハーフエッチングし、画素電極形成領域及び信
号配線領域のまわりのゲート絶縁層に画素電極形成領域
及び信号配線領域より高い段差を形成する工程を有する
ことを特徴とする。
にゲート絶縁層を形成する工程と、信号配線領域のゲー
ト絶縁層上に信号配線を形成する工程と、画素電極形成
領域のゲート絶縁層上に画素電極を形成する工程と、信
号配線及び画素電極層を保護する絶縁保護層を形成する
工程とを具備する液晶表示装置の製造方法において、画
素電極形成領域及び信号配線領域の下層のゲート絶縁層
の部分をハーフエッチングし、画素電極形成領域及び信
号配線領域のまわりのゲート絶縁層に画素電極形成領域
及び信号配線領域より高い段差を形成する工程を有する
ことを特徴とする。
【０００９】また、本発明によれば、画素電極および信
号配線のまわりのゲート絶縁層に画素電極および信号配
線より高い段差を形成した液晶表示装置が得られる。
号配線のまわりのゲート絶縁層に画素電極および信号配
線より高い段差を形成した液晶表示装置が得られる。
【００１０】上述の本発明によれば、信号配線と画素電
極との間もしくは近接する画素電極間のゲート絶縁層上
にアモルファスシリコンのエッチング残りが存在する場
合でも、このエッチング残りも同時にエッチング除去さ
れ、かつ信号配線のエッチング残り及び画素電極のエッ
チング残りの場合では、ゲート絶縁層の段差によりエッ
チング性が向上し、信号配線と画素電極との短絡を防止
することができる。
極との間もしくは近接する画素電極間のゲート絶縁層上
にアモルファスシリコンのエッチング残りが存在する場
合でも、このエッチング残りも同時にエッチング除去さ
れ、かつ信号配線のエッチング残り及び画素電極のエッ
チング残りの場合では、ゲート絶縁層の段差によりエッ
チング性が向上し、信号配線と画素電極との短絡を防止
することができる。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１は本発明の一実施の形態を示
す図で、図１（Ａ）は平面図、図１（Ｂ）は図１（Ａ）
のａ−ａ′線断面図、図１（ｃ）は図１（Ａ）のｂ−
ｂ′線断面図である。また、図２（Ａ）〜（Ｇ）は、図
１（Ａ）のｃ−ｃ′線断面を製造工程に従い図示したも
のである。
して詳細に説明する。図１は本発明の一実施の形態を示
す図で、図１（Ａ）は平面図、図１（Ｂ）は図１（Ａ）
のａ−ａ′線断面図、図１（ｃ）は図１（Ａ）のｂ−
ｂ′線断面図である。また、図２（Ａ）〜（Ｇ）は、図
１（Ａ）のｃ−ｃ′線断面を製造工程に従い図示したも
のである。
【００１２】以下、その製造方法を図２（Ａ）〜（Ｇ）
を参照し詳細に説明する。まず、厚さ１．１ｍｍの透明
なガラス基板１０上にスパッタ法により、厚さ２０００
オングストロームのＣｒ膜を成膜する。このＣｒ膜はゲ
ート電極となるので、抵抗値を小さくするには厚さ１０
００オングストローム以上であることが必要である。次
にフォトリソグラフィにより所定の寸法にパターニング
し、ゲート電極１１を形成する（図２（Ａ））。
を参照し詳細に説明する。まず、厚さ１．１ｍｍの透明
なガラス基板１０上にスパッタ法により、厚さ２０００
オングストロームのＣｒ膜を成膜する。このＣｒ膜はゲ
ート電極となるので、抵抗値を小さくするには厚さ１０
００オングストローム以上であることが必要である。次
にフォトリソグラフィにより所定の寸法にパターニング
し、ゲート電極１１を形成する（図２（Ａ））。
【００１３】次に、プラズマ化学気相堆積（Ｐ−ＣＶ
Ｄ）法により厚さ５０００オングストロームのＳｉＮ，
厚さ４０００オングストロームのアモルファスシリコ
ン，厚さ１０００オングストロームのＮ+ 型アモルファ
スシリコンを順次堆積し、ゲート絶縁層１２、Ｉ型アモ
ルファスシリコン１３およびＮ+ 型アモルファスシリコ
ン１４を積層する。その後、フォトリソグラフィ及びド
ライエッチングによりＮ+型アモルファスシリコン１
４，Ｉ型アモルファスシリコン１３を所定の寸法にパタ
ーニングし、半導体層を形成する（図２（Ｂ））。
Ｄ）法により厚さ５０００オングストロームのＳｉＮ，
厚さ４０００オングストロームのアモルファスシリコ
ン，厚さ１０００オングストロームのＮ+ 型アモルファ
スシリコンを順次堆積し、ゲート絶縁層１２、Ｉ型アモ
ルファスシリコン１３およびＮ+ 型アモルファスシリコ
ン１４を積層する。その後、フォトリソグラフィ及びド
ライエッチングによりＮ+型アモルファスシリコン１
４，Ｉ型アモルファスシリコン１３を所定の寸法にパタ
ーニングし、半導体層を形成する（図２（Ｂ））。
【００１４】次に、周辺端子部等で後述のドレイン電極
１５，ソース電極１６との導通のためにフォトリソグラ
フィ及びドライエッチングにより所定寸法のゲート絶縁
層１２をエッチングして除去する（図示せず）。次に、
後述のドレイン電極形成領域と画素電極形成領域の下層
のゲート絶縁層１２をフォトリソグラフィ及びドライエ
ッチングにより所定の寸法にパターニングし、凸部１を
形成する。その際、ゲート絶縁層１２の凸部１形成時の
ドライエッチングによる段差は、Ｉ型アモルファスシリ
コン１３の段差より小さくする為に３０００オングスト
ロームとする（図２（Ｃ））。
１５，ソース電極１６との導通のためにフォトリソグラ
フィ及びドライエッチングにより所定寸法のゲート絶縁
層１２をエッチングして除去する（図示せず）。次に、
後述のドレイン電極形成領域と画素電極形成領域の下層
のゲート絶縁層１２をフォトリソグラフィ及びドライエ
ッチングにより所定の寸法にパターニングし、凸部１を
形成する。その際、ゲート絶縁層１２の凸部１形成時の
ドライエッチングによる段差は、Ｉ型アモルファスシリ
コン１３の段差より小さくする為に３０００オングスト
ロームとする（図２（Ｃ））。
【００１５】次に、スパッタ法により厚さ２０００オン
グストロームのＣｒ膜を成膜し、フォトリソグラフィに
より所定の寸法にパターニングし、ドレイン電極１５及
びソース電極１６を形成する（図２（Ｄ））。ドレイン
電極１５及びソース電極１６の膜厚は、ゲート電極１１
の膜厚と同様の理由による。次にスパッタ法により、厚
さ５００オングストロームのＩＴＯ膜を成膜し、フォト
リソグラフィにより所定の寸法にパターニングし、透明
画素電極１７を形成する（図２（Ｅ））。次に、ドライ
エッチングにより、Ｎ+ 型アモルファスシリコン１４及
びＩ型アモルファスシリコン１３のチャネル堀込みを行
う。チャネル堀込み量は、Ｉ型アモルファスシリコンの
残膜を考慮し、２０００オングストロームとする（図２
（Ｆ））。
グストロームのＣｒ膜を成膜し、フォトリソグラフィに
より所定の寸法にパターニングし、ドレイン電極１５及
びソース電極１６を形成する（図２（Ｄ））。ドレイン
電極１５及びソース電極１６の膜厚は、ゲート電極１１
の膜厚と同様の理由による。次にスパッタ法により、厚
さ５００オングストロームのＩＴＯ膜を成膜し、フォト
リソグラフィにより所定の寸法にパターニングし、透明
画素電極１７を形成する（図２（Ｅ））。次に、ドライ
エッチングにより、Ｎ+ 型アモルファスシリコン１４及
びＩ型アモルファスシリコン１３のチャネル堀込みを行
う。チャネル堀込み量は、Ｉ型アモルファスシリコンの
残膜を考慮し、２０００オングストロームとする（図２
（Ｆ））。
【００１６】次にプラズマ化学気相堆積（Ｐ−ＣＶＤ）
法により厚さ２０００オングストロームのＳｉＮを成膜
する。その後フォトリソグラフィにより所定の寸法にパ
ターニングし、ＴＦＴ保護層１８を形成する（図２
（Ｇ））。これにより本発明のアクティブマトリクス型
液晶表示装置が完成する。
法により厚さ２０００オングストロームのＳｉＮを成膜
する。その後フォトリソグラフィにより所定の寸法にパ
ターニングし、ＴＦＴ保護層１８を形成する（図２
（Ｇ））。これにより本発明のアクティブマトリクス型
液晶表示装置が完成する。
【００１７】次に、本発明の実施の形態の液晶表示装置
の作用について図３を参照して詳細に説明する。まず、
ガラス基板１０上に成膜されたゲート絶縁層１２を図３
（Ａ）の様にドライエッチングにより凸状に形成する。
ここでゲート絶縁膜１２を凸状にパターニングするの
は、例えば、アモルファスシリコン残りが存在する場
合、ドライエッチングにより同時にアモルファスシリコ
ン残りも除去するためである。また、例えば凸部の形成
後のＣｒ残り、ＩＴＯ残り２０が図３（Ｂ）に示す様に
存在する場合、凸部コーナ部は上層膜が薄く成膜される
という性質があるため、図３（Ｃ），（Ｄ）の様に膜の
薄い所からＣｒ残り、ＩＴＯ残りがセルフエッチングさ
れ、除去されるためである。
の作用について図３を参照して詳細に説明する。まず、
ガラス基板１０上に成膜されたゲート絶縁層１２を図３
（Ａ）の様にドライエッチングにより凸状に形成する。
ここでゲート絶縁膜１２を凸状にパターニングするの
は、例えば、アモルファスシリコン残りが存在する場
合、ドライエッチングにより同時にアモルファスシリコ
ン残りも除去するためである。また、例えば凸部の形成
後のＣｒ残り、ＩＴＯ残り２０が図３（Ｂ）に示す様に
存在する場合、凸部コーナ部は上層膜が薄く成膜される
という性質があるため、図３（Ｃ），（Ｄ）の様に膜の
薄い所からＣｒ残り、ＩＴＯ残りがセルフエッチングさ
れ、除去されるためである。
【００１８】なお、上記実施の形態では、ゲート電極，
ドレイン電極及びソース電極をＣｒで形成したが、Ｃｒ
だけでなくＡｌ，Ｍｏ−Ｔａ，Ａｌ／Ｔａ等の単層ある
いは多層構造とすることも可能であり、またゲート絶縁
膜をＳｉＮだけでなく、ＳｉＯ，ＳｉＯ／ＳｉＮ等の単
層あるいは多層構造とすることも可能である。
ドレイン電極及びソース電極をＣｒで形成したが、Ｃｒ
だけでなくＡｌ，Ｍｏ−Ｔａ，Ａｌ／Ｔａ等の単層ある
いは多層構造とすることも可能であり、またゲート絶縁
膜をＳｉＮだけでなく、ＳｉＯ，ＳｉＯ／ＳｉＮ等の単
層あるいは多層構造とすることも可能である。
【００１９】
【発明の効果】以上説明したように、本発明では、ドレ
イン電極１５と画素電極１７の下層のゲート絶縁層１２
をハーフエッチングし、ドレイン電極１５と画素電極１
７のまわりのゲート絶縁層１２を残し凸部１を形成した
ので、エッチング性が向上し、アモルファスシリコン，
Ｃａ，ＩＴＯ残りによる短絡を防止することができる。
イン電極１５と画素電極１７の下層のゲート絶縁層１２
をハーフエッチングし、ドレイン電極１５と画素電極１
７のまわりのゲート絶縁層１２を残し凸部１を形成した
ので、エッチング性が向上し、アモルファスシリコン，
Ｃａ，ＩＴＯ残りによる短絡を防止することができる。
【００２０】その理由は、アモルファスシリコン残り
は、ゲート絶縁層１２の凸部１の形成時に除去され、Ｃ
ｒ，ＩＴＯ残りは、凸部１の各コーナでは膜厚が薄くな
る効果により、優先的にエッチングされ、ドレイン電極
１５と画素電極１７の間の膜残りによる短絡を防止する
ことができるからである。
は、ゲート絶縁層１２の凸部１の形成時に除去され、Ｃ
ｒ，ＩＴＯ残りは、凸部１の各コーナでは膜厚が薄くな
る効果により、優先的にエッチングされ、ドレイン電極
１５と画素電極１７の間の膜残りによる短絡を防止する
ことができるからである。
【図１】（Ａ）〜（Ｃ）は本発明の一実施の形態の平面
図と断面図である。
図と断面図である。
【図２】（Ａ）〜（Ｇ）は本発明の製造工程を示す断面
図である。
図である。
【図３】（Ａ）〜（Ｄ）は本発明の作用を説明する為の
断面図である。
断面図である。
【図４】（Ａ）〜（Ｃ）は従来例を示す平面図と断面図
である。
である。
１ 凸部 ２ 凹部 １０ ガラス基板 １１ ゲート電極 １２ ゲート絶縁層 １３ Ｉ型アモルファスシリコン １４ Ｎ+ 型アモルファスシリコン １５ ドレイン電極 １６ ソース電極 １７ 透明画素電極 １８ ＴＦＴ保護層 ２０ 上層膜
Claims (2)
- 【請求項１】 ガラス基板上にゲート絶縁層を形成する
工程と、画素電極形成領域及び信号配線領域の下層のゲ
ート絶縁層の部分をエッチング除去し、画素電極形成領
域及び信号配線領域のまわりのゲート絶縁層に段差を形
成する工程と、前記信号配線領域のゲート絶縁層に囲ま
れた領域に信号配線を形成する工程と、前記画素電極形
成領域のゲート絶縁層に囲まれた領域に画素電極層を形
成する工程とを有することを特徴とする液晶表示装置の
製造方法。 - 【請求項２】 ガラス基板上にゲート絶縁層を有し、こ
のゲート絶縁層の上層に画素電極及び信号配線を有する
液晶表示装置において、前記画素電極及び信号配線のま
わりのゲート絶縁層に画素電極及び信号配線より高く段
差を形成したことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20073596A JP2919369B2 (ja) | 1996-07-30 | 1996-07-30 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20073596A JP2919369B2 (ja) | 1996-07-30 | 1996-07-30 | 液晶表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1048666A true JPH1048666A (ja) | 1998-02-20 |
| JP2919369B2 JP2919369B2 (ja) | 1999-07-12 |
Family
ID=16429311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20073596A Expired - Fee Related JP2919369B2 (ja) | 1996-07-30 | 1996-07-30 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919369B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4652318A (en) * | 1982-09-07 | 1987-03-24 | Ngk Spark Plug Co., Ltd. | Method of making an electric field device |
| JP2010237485A (ja) * | 2009-03-31 | 2010-10-21 | Dainippon Printing Co Ltd | 薄膜トランジスタアレイの製造方法及び表示装置 |
-
1996
- 1996-07-30 JP JP20073596A patent/JP2919369B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4652318A (en) * | 1982-09-07 | 1987-03-24 | Ngk Spark Plug Co., Ltd. | Method of making an electric field device |
| JP2010237485A (ja) * | 2009-03-31 | 2010-10-21 | Dainippon Printing Co Ltd | 薄膜トランジスタアレイの製造方法及び表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2919369B2 (ja) | 1999-07-12 |
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