DE4310640C1 - Verfahren zur Herstellung einer Matrix aus a-Si:H-Dünnschichttransistoren - Google Patents
Verfahren zur Herstellung einer Matrix aus a-Si:H-DünnschichttransistorenInfo
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer
Matrix aus a-Si : H-Dünnschichttransistoren mit Speicherkapazitäten,
insbesondere für Flüssigkristallbildschirme, nach dem Oberbegriff
des Anspruchs 1. Ein derartiges Verfahren ist zum Beispiel aus
der US-PS 51 53 690 bekannt.
Zur Herstellung einer a-Si : H-Dünnschichttransistor-Matrix für
Flüssigkristallbildschirme mit einem großen Öffnungsverhältnis
und geringen, durch die Gate-Source-Kapazität der Transistoren
verursachten kapazitiven Störungen, ist die Fertigung von
Transistoren mit einer geringen Kanalbreite und einer hohen
Beweglichkeit der Ladungsträger erforderlich. Außerdem sollten für einen kostengünstigen
Herstellungsprozeß mit einer hohen Ausbeute die Anzahl
der benötigten photolitographischen Masken und die Anzahl
der Prozeßschritte gering sein. Solche Prozesse zur Herstellung
von a-Si : H-Dünnschichttransistor-Matrizen mit einer geringen
Anzahl von Masken sind beispielsweise aus F. Richou et
al: The "2S" TFT Process for Low-Cost AMLCD Manufacturing, SID
′92 Digest, S. 619-622; Y. Kuo: A Self-aligned, Trilayer, a-Si : H Thin
Film Transistor Prepared from Two Photomasks, Journal of Electrochemical
Society, Vol. 139, No. 4, April 1992, S. 1199-1204; Y. Miyata et
al: Two-Mask Step-Inverted Staggered a-Si TFT-Addressed LCDs,
SID ′89, S. 155-158, bekannt. Bei den bekannten Prozessen
mit wenigen Masken und Prozeßschritten ist jedoch die gleichzeitige
Herstellung von Dünnschichttransistoren und Speicherkondensatoren
nicht möglich.
Der Erfindung liegt die Aufgabe zugrunde, einen eingangs genannten Herstellungsprozeß für eine Matrix von a-Si : H-Dünnschichttransistoren mit
Speicherkondensatoren zu schaffen, der nur wenige Masken und
Prozeßschritte benötigt.
Die Aufgabe wird mit einem Verfahren der eingangs genannten
Art gelöst, das erfindungsgemäß gekennzeichnet ist durch die
Schritte:
- - Naß- oder Trockenätzen der intrinsischen und dotierten Halbleiterschichten mit der Metallisierung als Maske,
- - Aufbringen und Strukturieren von Indium-Zinn-Oxid oder einer anderen transparenten leitfähigen Schicht als Bildpunkt-Elektrode und zweite Metallisierung der Spalten der Matrix (dritter Maskenschritt),
- - Naßätzen der Metallisierung mit der Indium-Zinn-Oxid-Schicht als Maske,
- - Naß- oder Trockenätzen der n⁺-a-Si : H-Schicht oder p⁺-a-Si : H-Schicht mit Indium-Zinn-Oxid als Maske,
- - Aufbringen und Strukturieren einer transparenten Passivierung.
Vorteilhafte Ausgestaltungen des Verfahrens sind den Unteransprüchen zu
entnehmen.
Als Gate-Isolator können beispielsweise SiNx, SiO₂, Ta₂O₅ oder
Kombinationen dieser Stoffe eingesetzt werden. Für die erste
Metallisierung der Spaltenleitungen und der Drain- und Source-Kontakte
können Chrom, Titan, Tantal oder Chrom und Aluminium
sowie verwandte Materialien aufgesputtert oder aufgedampft
werden. Die Schicht für die zweite Metallisierung läßt sich
beispielsweise Aufsputtern oder Aufdampfen und anschließend in
einem Ätz- oder lift-off-Verfahren strukturieren. Auch die
Passivierung kann entweder in einem CVD (chemical vapour deposition)-
oder Sputterverfahren aufgebracht und anschließend
naß- oder trockengeätzt werden.
Das erfindungsgemäße Verfahren erlaubt die Herstellung der
gesamten aktiven Matrix eines Flüssigkristallbildschirms mit
Gate-Bus-Leitung, Drain-Bus-Leitung, Indium-Zinn-Oxid-Elektroden
der Bildpunkte, Halbleiter und Speicherkondensatoren mit
nur drei photolitographischen Masken. Die Datenleitungen bestehen
aus i-a-Si : H, n⁺-a-Si : bzw. p⁺-a-Si : H, Indium-Zinnoxid
sowie vorzugsweise aus Chrom/Aluminium, um den Widerstand
zu reduzieren. Durch die doppelte Metallisierung entsteht
Redundanz, d. h. Unterbrechungen der Datenleitungen sind nahezu
ausgeschlossen. Der empfindliche Kanal der Dünnfilmtransistoren
ist während des gesamten Prozesses geschützt und wird
erst im letzten Schritt vor der Passivierung beim Ätzen der
dotierten Halbleiter-Schicht geöffnet. Die vorzugsweise aus
Chrom und Aluminium bestehende Schicht für die Drain/Source-Metallisierung
wird sofort nach Abscheiden des Halbleiters
aufgesputtert, um gute Kontakte und eine gute Haftung zu gewährleisten.
Darüber hinaus sind sämtliche Überkreuzungen von
Zeilen- und Spalten-Leitungen der Matrix während aller Ätzschritte
durch die Datenleitungsmetallisierung geschützt, um
die Gefahr von Kurzschlüssen zu reduzieren.
Als vorteilhafte Schichtfolge können nacheinander 400 nm SiNx
als Gate-Isolator, 130 nm a-Si : H als Halbleiter und 50 nm
n⁺-a-Si : H als Drain- und Source-Kontakte auf das Substrat mit
200 nm Chrom-Schicht für die Zeilen der Matrix, die Gate-Kontakte
der Transistoren und für die Elektroden der Speicherkapazitäten
abgeschieden werden. Durch das Aufbringen des
Gate-Isolators, das intrinsischen und des dotierten Halbleiters
ohne eine Unterbrechung des Vakuums lassen sich Dünnschichttransistoren
mit einer hohen Beweglichkeit der Ladungsträger von mehr als
1,2 cm²/Vs und weiteren ausgezeichneten Eigenschaften wie
einem Sperrstrom kleiner als 10-12A, einem kleinen Sperrbereich
ΔV von 0,7 V, einer geringen Schwellspannung von weniger als
1 V und hoher elektrischer und thermischer Stabilität erzielen.
Dabei kann die Abscheidung des Gate-Isolators, des Halbleiters
und der Drain- und Source-Elektroden in einem Vakuum
in einem horizontalen oder vertikalen PECVD (plasma enhanced
chemical vapour deposition)-System erfolgen. Weitere Vorteile
ergeben sich, wenn das Ätzen des Halbleiters und der Drain-
und Source-Kontakte jeweils in einem Plasma-Ätzprozeß erfolgen,
wobei die Spaltenmetallisierung als Ätzmaske dient. Fotolack-Masken,
bei denen häufig Probleme mit dem Entfernen des
Fotolacks und durch die Bildung von Polymeren auftreten, werden
hierbei vermieden. Stattdessen dient die Spalten-Metallisierung
gleichzeitig als Ätzmaske, wodurch eine höhere Selektivität
und Prozeßbreite erzielt werden können. Dabei kann das
Plasmaätzen des Halbleiters und der Drain- und Source-Kontakte
mit einer CF₄/O₂-Mischung als Ätzmittel durchgeführt werden.
Damit kann eine Gleichmäßigkeit beim Plasmaätzen von mehr als
+/- 4% bei einem Substrat von 14″×14″ erreicht werden. Als
besonders günstige Bedingungen für das Ätzen von a-Si : H und
n⁺-a-Si : H als Halbleiter gegenüber SiNx als Gate-Isolator haben
sich eine Mischung von 150 sccm CF₄ und 2 sccm O₂ bei einem
Druck von 420 mT und einer Leistung von 300 W erwiesen. Die
Selektivität des Ätzprozesses von a-Si : H gegenüber SiNx kann
durch eine Steigerung des Prozeßdruckes und eine Verringerung
der Leistung und der O₂-Konzentration erhöht werden. Um ein
Überätzen zu vermeiden, kann das Ende der Plasma-Ätzprozesse
durch Beobachtung der Intensität einer Spektrallinie der CF-Radikale
kontrolliert werden. Diese optische Endpunkt-Kontrolle
ist sehr zuverlässig und kann beispielsweise mit der Spektrallinie
der CF-Radikale bei 240 nm durchgeführt werden.
Nachfolgend wird ein Ausführungsbeispiel des erfindungsgemäßen Verfahren anhand der
Zeichnung näher erläutert.
Im einzelnen zeigt
Fig. 1 eine Draufsicht auf einem Bildpunkt eines
Flüssigkristallbildschirms mit einem Dünnschichttransistor
und einem Speicherkondensator
nach dem ersten Verfahrensschritt;
Fig. 2 einen Querschnitt durch den Bildpunkt nach
Fig. 1 mit weiteren Schichtfolgen entlang
der Linie II-II;
Fig. 3 eine Draufsicht auf den Bildpunkt nach
Fig. 1 in einem zweiten Herstellungsstadium;
Fig. 4 einen Querschnitt durch den Bildpunkt nach
Fig. 3 entlang der Linie IV-IV;
Fig. 5 eine Draufsicht auf den Bildpunkt nach
Fig. 1 in einem dritten Herstellungsstadium;
Fig. 6 einen Querschnitt durch den Bildpunkt nach
Fig. 5 entlang der Linie VI-VI;
Fig. 7 eine Draufsicht auf den Bildpunkt nach
Fig. 1 in einem vierten Herstellungsstadium;
Fig. 8 einen Querschnitt durch den Bildpunkt nach
Fig. 7 entlang der Linie VIII-VIII;
Fig. 9 Intensitätsverlauf einer CF-Spektrallinie
während des Plasmaätzens von a-Si : H und
n⁺-a-Si : H gegenüber SiNx;
Fig. 10 Intensitätsverlauf einer CF-Spektrallinie
beim Ätzen von n⁺-a-Si : H.
Fig. 1 zeigt zwei aufgesputterte und strukturierte Chrom-Flächen
11 und 12 auf einem Substrat 10. Die obere Fläche 11
bildet die Zeilenleitung sowie den Gate-Kontakt für den Dünnschichttransistor
19 des Bildpunktes. Die untere Fläche 12
bildet die Grundelektrode einer Speicherkapazität 21 (Fig. 8).
Im Schnittbild nach Fig. 2 sind auf die Chrom-Flächen 11 und
12 bereits drei weitere Schichten abgeschieden worden. Zunächst
wurde eine Schicht 13 von 400 nm SiNx als Gate-Isolator,
darauf eine 130 nm dicke Schicht a-Si : H 14 als Halbleiter und
anschließend eine 50 nm dicke Schicht n⁺-a-Si : H 15 als Drain- und
Source-Kontakte ganzflächig auf den Bildpunkt nach Fig. 1 aufgebracht.
Das Abscheiden dieser Schichtenfolge kann dabei in
einem einzigen Vakuum in einem PECVD-System erfolgen.
In denFig. 3 und 4 ist ein weiteres Herstellungsstadium der
Struktur dargestellt, nach dem eine Schicht 16 aus Chrom und
Aluminium mit Hilfe einer photolithographischen Maske auf die
n⁺-a-Si : H-Schicht 15 aufgebracht worden ist und anschließend
die Halbleiterschicht 14 mit dem Chrom und Aluminium als Maske
im Plasma geätzt worden ist, um eine erste Metallisierung
einer Spaltenleitung 17 sowie eine Deckelektrode 18 der Speicherkapazität
21 (Fig. 8) zu strukturieren. Anschließend wird,
wie in den Fig. 5 und 6 dargestellt ist, eine Indium-Zinn-Oxid-Schicht
22 aufgepuffert und photolithographisch strukturiert,
wobei das Indium-Zinn-Oxid eine zweite Metallisierung
der Spalte 17 und der Deckelektrode 18 der Speicherkapazität
21 sowie eine Elektrode 23 des eigentlichen Bildpunktes 20
bildet. Anschließend findet ein Naßätzen der Chrom- und Aluminium-Schicht
16 und daraufhin ein Plasmaätzen der n⁺-a-Si : H-Schicht
15 mit Hilfe der Indium-Zinn-Oxid-Schicht 22 als Maske
statt (Fig. 7 und 8), um die Drain- und Source-Kontakte D und
S des Dünnschichttransistors 19 zu strukturieren. In einem
abschließenden Schritt erfolgt eine Passivierung der gesamten
Anordnung mit einer Schicht 24 aus 500 nm SiNx.
Fig. 9 zeigt den Kurvenverlauf 30 der Intensität einer CF-Spektrallinie
mit 240 nm Wellenlänge über der Zeit während des
Plasmaätzprozesses von a-Si : H und n⁺-a-Si : H als Halbleiterschichten
gegenüber dem Gate-Isolator SiNx. Die Linien 31 und
32 markieren die Endpunkt-Kriterien für das Ätzen von
n⁺-a-Si : H bzw. von a-Si : H. In beiden Fällen erleidet hier die
Intensität der Spektrallinie einen charakteristischen Einbruch,
der ein zuverlässiges Kriterium für das Stoppen des
Ätzprozesses ergibt. Fig. 10 zeigt den Intensitätsverlauf 33
der Spektrallinie in zweiten Plasmaätzschritt von n⁺-a-Si : H.
Auch hier definiert ein Einbruch der Intensität einen Abschaltzeitpunkt,
der durch die Linie 34 charakterisiert ist.
Claims (8)
1. Verfahren zur Herstellung einer Matrix aus a-Si : H-Dünnschichttransistoren
mit Speicherkondensatoren, insbesondere
für Flüssigkristallbildschirme, mit
folgenden Schritten:
- - Aufbringen von Chrom oder eines anderen Metalls auf ein Substrat (10) und Strukturieren als Zeilen (11) der Dünnschichttransistor-Matrix, als Gate-Kontakte der Transistoren (19) und als Elektroden (12) der Speicherkondensatoren (erster Maskenschritt),
- - Aufbringen eines Gate-Isolators (13) für die Dünnschichttransistoren (19),
- - Aufbringen von a-Si : H (14) als intrinsischer Halbleiter,
- - Aufbringen von n⁺-a-Si : H (15) oder p⁺-a-Si : H als Drain- und Source-Kontakte (D, S) der Dünnschichttransistoren (19),
- - Aufbringen und Strukturieren einer ersten Metallisierung (16) der Spalten (17) der Dünnschichttransistor-Matrix sowie der Drain- und Source-Kontakte (D, S) der Dünnschichttransistoren (19) und als Schutzschicht für die Halbleiterkanäle der Transistoren (19) (zweiter Maskenschritt);
gekennzeichnet durch die weiteren Schritte:
- - Naß- oder Trockenätzen der intrinsischen und dotierten Halbleiterschichten (14, 15) mit der Metallisierung (16) als Maske,
- - Aufbringen und Strukturieren von Indium-Zinn-Oxid (22) oder einer anderen transparenten leitfähigen Schicht als Bildpunkt-Elektrode und zweite Metallisierung der Spalten (17) der Matrix (dritter Maskenschritt),
- - Naßätzen der Metallisierung (16) mit der Indium-Zinn-Oxid-Schicht (22) als Maske,
- - Naß- oder Trockenätzen der n⁺-a-Si : H-Schicht (15) oder p⁺-a-Si : H-Schicht mit Indium-Zinn-Oxid (22) als Maske,
- - Aufbringen und Strukturieren einer transparenten Passivierung (24).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
nacheinander 400 nm SiNx (13) als Gate-Isolator, 130 nm
a-Si : H (14) als intrinsischer als Halbleiter und 50 nm n⁺-a-Si : H (15) als
Drain- und Source-Kontakte (D, S) auf das Substrat (10)
mit 200 nm Chrom-Schicht für die Zeilen (11) der Matrix,
der Gate-Kontakte der Transistoren (19) und für die Elektroden
(12) der Speicherkondensatoren (21) abgeschieden werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die
Abscheidung des Gate-Isolators (13), des Halbleiters (14)
und der Drain- und Source-Elektroden (D, S) in einem Vakuum
in einem PECVD-System erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß das Ätzen der Halbleiterschichten (14,
15) und der Drain- und Source-Kontakte (D, S) jeweils in
einem Plasma-Ätzprozeß erfolgt, wobei die Spaltenmetallisierung
als Ätzmaske dient.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das
Plasmaätzen des Halbleiters (14) und der Drain- und Source-Kontakte
(D, S) mit einer CF₄/O₂-Mischung als Ätzmittel
durchgeführt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das
Ende der Plasma-Ätzprozesse durch Beobachtung der Intensität
einer Spektrallinie der CF-Radikale kontrolliert wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
daß das endgültige Strukturieren der Spaltenleitungen
(17) und Öffnen des Halbleiterkanals der
Dünnschichttransistoren (19) mit der transparenten leitfähigen
Schicht (22) als Ätzmaske durchgeführt wird.
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