JPH05188396A - アモルファスシリコン薄膜トランジスタアレイの製造方法 - Google Patents
アモルファスシリコン薄膜トランジスタアレイの製造方法Info
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- JPH05188396A JPH05188396A JP455592A JP455592A JPH05188396A JP H05188396 A JPH05188396 A JP H05188396A JP 455592 A JP455592 A JP 455592A JP 455592 A JP455592 A JP 455592A JP H05188396 A JPH05188396 A JP H05188396A
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- Japan
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- amorphous silicon
- etching
- film
- contact hole
- insulating film
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Abstract
(57)【要約】
【目的】 コンタクト穴を開ける中間絶縁膜下の一部分
に、エッチング終点検出をするアモルファスシリコン膜
を設けておくことにより、エッチングの終了を容易に、
しかも確実に行うようにする。 【構成】 基板上に形成されるアモルファスシリコン薄
膜トランジスタアレイの製造方法において、ガラスの絶
縁基板１１上にゲード電極１２、ゲート絶縁膜１３、ア
モルファスシリコン膜１５，１６を順次形成し、該アモ
ルファスシリコン膜上にそれより幅寸法の短いソース電
極１７を形成し、その上に中間絶縁膜１９を形成し、該
中間絶縁膜にコンタクト穴２０を形成するに際して、ソ
ース電極１７とアモルファスシリコン膜１５，１６の両
方にかかる部位にコンタクト穴２０を形成し、アモルフ
ァスシリコン膜１５，１６がエッチングされることをも
ってコンタクト穴２０のエッチング終点検出を行う。
に、エッチング終点検出をするアモルファスシリコン膜
を設けておくことにより、エッチングの終了を容易に、
しかも確実に行うようにする。 【構成】 基板上に形成されるアモルファスシリコン薄
膜トランジスタアレイの製造方法において、ガラスの絶
縁基板１１上にゲード電極１２、ゲート絶縁膜１３、ア
モルファスシリコン膜１５，１６を順次形成し、該アモ
ルファスシリコン膜上にそれより幅寸法の短いソース電
極１７を形成し、その上に中間絶縁膜１９を形成し、該
中間絶縁膜にコンタクト穴２０を形成するに際して、ソ
ース電極１７とアモルファスシリコン膜１５，１６の両
方にかかる部位にコンタクト穴２０を形成し、アモルフ
ァスシリコン膜１５，１６がエッチングされることをも
ってコンタクト穴２０のエッチング終点検出を行う。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス形液晶ディスプレイに用いられるアモルファスシリコ
ン薄膜トランジスタアレイの製造方法に関するものであ
る。
ス形液晶ディスプレイに用いられるアモルファスシリコ
ン薄膜トランジスタアレイの製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、アモルファスシリコン（ａ−Ｓ
ｉ）半導体を用いたアモルファスシリコン薄膜トランジ
スタ（以下、ａ−ＳｉＴＦＴという）は、高いスイッチ
ング比を有し、しかも低温プロセスによって、大面積の
ガラス基板上に形成できる等の優れた特徴を備えてい
る。そのような理由から、このａ−ＳｉＴＦＴをアレイ
状に設けたａ−ＳｉＴＦＴアレイは、液晶ディスプレイ
及びイメージセンサ等の駆動素子として利用されると共
に、特に微細な画素を有し、かつ大面積が要望されるア
クティブマトリックス形の液晶ディスプレイに適したト
ランジスタとして期待されている。
ｉ）半導体を用いたアモルファスシリコン薄膜トランジ
スタ（以下、ａ−ＳｉＴＦＴという）は、高いスイッチ
ング比を有し、しかも低温プロセスによって、大面積の
ガラス基板上に形成できる等の優れた特徴を備えてい
る。そのような理由から、このａ−ＳｉＴＦＴをアレイ
状に設けたａ−ＳｉＴＦＴアレイは、液晶ディスプレイ
及びイメージセンサ等の駆動素子として利用されると共
に、特に微細な画素を有し、かつ大面積が要望されるア
クティブマトリックス形の液晶ディスプレイに適したト
ランジスタとして期待されている。
【０００３】以下、その構成を図を用いて説明する。図
３はかかる従来のａ−ＳｉＴＦＴアレイの部分断面図
（図４のＢ−Ｂ線断面図）、図４はそのａ−ＳｉＴＦＴ
アレイの部分平面図である。このａ−ＳｉＴＦＴは、ガ
ラス等の絶縁性基板１上に形成された膜厚１００〜２０
０ｎｍ程度のゲート電極２を有している。ゲート電極２
は、スパッタリング法により、タンタル（Ｔａ）を被着
した後、ホトリソ・エッチング技術により、パターニン
グを施して形成されたものである。そのエッチングは、
四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）を用いたプラズ
マエッチング法等を用いる。
３はかかる従来のａ−ＳｉＴＦＴアレイの部分断面図
（図４のＢ−Ｂ線断面図）、図４はそのａ−ＳｉＴＦＴ
アレイの部分平面図である。このａ−ＳｉＴＦＴは、ガ
ラス等の絶縁性基板１上に形成された膜厚１００〜２０
０ｎｍ程度のゲート電極２を有している。ゲート電極２
は、スパッタリング法により、タンタル（Ｔａ）を被着
した後、ホトリソ・エッチング技術により、パターニン
グを施して形成されたものである。そのエッチングは、
四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）を用いたプラズ
マエッチング法等を用いる。
【０００４】次に、前記レジストパターンを除去した
後、ゲート電極２上の周囲には、前記Ｔａが酸化されて
成る五酸化タンタル（Ｔａ2 Ｏ5 ）の第１ゲート絶縁膜
３が、膜厚２００〜３００ｎｍ程度で形成されている。
第１ゲート絶縁膜３上の周囲には膜厚が２００ｎｍを超
え３００ｎｍ程度以下のシリコン窒化膜（ＳｉＮｘ膜）
から成る第２ゲート絶縁膜４が、グロー放電法によって
形成されている。この第２ゲート絶縁膜４上には膜厚２
０〜２００ｎｍ程度のａ−Ｓｉから成る活性層５が被着
形成され、その活性層５上にはｎ+ −ａ−Ｓｉから成る
オーミック層６が被着形成され、オーミック層６上には
アルミニウムが被着形成される。その後、形成されるべ
きソース電極７及びドレイン電極８の形状にホトリソ・
エッチングを行ない、ソース電極７及びドレイン電極８
を形成する。
後、ゲート電極２上の周囲には、前記Ｔａが酸化されて
成る五酸化タンタル（Ｔａ2 Ｏ5 ）の第１ゲート絶縁膜
３が、膜厚２００〜３００ｎｍ程度で形成されている。
第１ゲート絶縁膜３上の周囲には膜厚が２００ｎｍを超
え３００ｎｍ程度以下のシリコン窒化膜（ＳｉＮｘ膜）
から成る第２ゲート絶縁膜４が、グロー放電法によって
形成されている。この第２ゲート絶縁膜４上には膜厚２
０〜２００ｎｍ程度のａ−Ｓｉから成る活性層５が被着
形成され、その活性層５上にはｎ+ −ａ−Ｓｉから成る
オーミック層６が被着形成され、オーミック層６上には
アルミニウムが被着形成される。その後、形成されるべ
きソース電極７及びドレイン電極８の形状にホトリソ・
エッチングを行ない、ソース電極７及びドレイン電極８
を形成する。
【０００５】次に、ａ−ＳｉＴＦＴ素子をマトリックス
状のパターンに素子分離するために、レジストパターン
を形成し、ａ−ＳｉＴＦＴ素子を構成しない部分の活性
層５のみをエッチングにより除去する。更に、ソース電
極とドレイン電極間のチャネルを形成する部分のオーミ
ック層をエッチングにより除去する。
状のパターンに素子分離するために、レジストパターン
を形成し、ａ−ＳｉＴＦＴ素子を構成しない部分の活性
層５のみをエッチングにより除去する。更に、ソース電
極とドレイン電極間のチャネルを形成する部分のオーミ
ック層をエッチングにより除去する。
【０００６】次に、前記ソース電極７とドレイン電極８
を含む素子表面がＳｉＮｘの保護膜（中間絶縁膜）９で
被覆されることによって、所定の逆スタガー構造を有す
るａ−ＳｉＴＦＴが構成される。更に、前記ソース電極
７上の保護膜９にエッチングにより、コンタクト穴１０
を開け、画素電極１１を形成し、ソース電極７と画素電
極１１が接続された構成と成っている。
を含む素子表面がＳｉＮｘの保護膜（中間絶縁膜）９で
被覆されることによって、所定の逆スタガー構造を有す
るａ−ＳｉＴＦＴが構成される。更に、前記ソース電極
７上の保護膜９にエッチングにより、コンタクト穴１０
を開け、画素電極１１を形成し、ソース電極７と画素電
極１１が接続された構成と成っている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
たａ−ＳｉＴＦＴによれば、ソース電極７上の保護膜９
にエッチングにより、コンタクト穴１０を開ける際、エ
ッチングのエンドポイントが明確に判定できず、エッチ
ングの不足により、ソース電極７と画素電極１１が、接
続不良となる場合がある。
たａ−ＳｉＴＦＴによれば、ソース電極７上の保護膜９
にエッチングにより、コンタクト穴１０を開ける際、エ
ッチングのエンドポイントが明確に判定できず、エッチ
ングの不足により、ソース電極７と画素電極１１が、接
続不良となる場合がある。
【０００８】このため、ディスプレイの表示欠陥が生じ
るという問題があった。したがって、電子機器、特にア
クティブマトリックス形の液晶ディスプレイに応用する
に際し、表示品質低下の原因となっている。本発明は、
上記したように、従来技術が持っていたコンタクト穴の
エッチングのエンドポイントが明確に判断できず、この
ためエッチング不足が生じ、ソース電極と画素電極が接
続不良になるという問題点を除去するために、コンタク
ト穴を開ける部分の保護膜の下の一部分に、容易にエッ
チングされたことの分かるアモルファスシリコン膜を設
け、エッチングの終了を容易に確認できるようにするこ
とにより、完全なコンタクト穴の形成ができ、ソース電
極と画素電極の接続不良が生じることのない表示品質の
高いａ−ＳｉＴＦＴアレイの製造方法を提供することを
目的とする。
るという問題があった。したがって、電子機器、特にア
クティブマトリックス形の液晶ディスプレイに応用する
に際し、表示品質低下の原因となっている。本発明は、
上記したように、従来技術が持っていたコンタクト穴の
エッチングのエンドポイントが明確に判断できず、この
ためエッチング不足が生じ、ソース電極と画素電極が接
続不良になるという問題点を除去するために、コンタク
ト穴を開ける部分の保護膜の下の一部分に、容易にエッ
チングされたことの分かるアモルファスシリコン膜を設
け、エッチングの終了を容易に確認できるようにするこ
とにより、完全なコンタクト穴の形成ができ、ソース電
極と画素電極の接続不良が生じることのない表示品質の
高いａ−ＳｉＴＦＴアレイの製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、基板上に形成されるアモルファスシリコ
ン薄膜トランジスタアレイの製造方法において、透光性
絶縁基板上にゲード電極、ゲート絶縁膜、アモルファス
シリコン膜を順次形成し、該アモルファスシリコン膜上
に該アモルファスシリコン膜より幅寸法の短いトランジ
スタの電極を形成し、その上に中間絶縁膜を形成し、該
中間絶縁膜にコンタクト穴を形成するに際して、前記ト
ランジスタの電極と前記アモルファスシリコン膜の両方
にかかる部位にコンタクト穴を形成し、前記アモルファ
スシリコン膜がエッチングされることをもってコンタク
ト穴のエッチング終点検出を行うようにしたものであ
る。
成するために、基板上に形成されるアモルファスシリコ
ン薄膜トランジスタアレイの製造方法において、透光性
絶縁基板上にゲード電極、ゲート絶縁膜、アモルファス
シリコン膜を順次形成し、該アモルファスシリコン膜上
に該アモルファスシリコン膜より幅寸法の短いトランジ
スタの電極を形成し、その上に中間絶縁膜を形成し、該
中間絶縁膜にコンタクト穴を形成するに際して、前記ト
ランジスタの電極と前記アモルファスシリコン膜の両方
にかかる部位にコンタクト穴を形成し、前記アモルファ
スシリコン膜がエッチングされることをもってコンタク
ト穴のエッチング終点検出を行うようにしたものであ
る。
【００１０】
【作用】本発明によれば、上記のように、コンタクト穴
を開ける部分の中間保護膜の下の一部分に、コンタクト
穴のエッチング終点検出を行う得るアモルファスシリコ
ン膜を形成するようにしているので、コンタクト穴のエ
ッチングが完了したことが、明確に判断でき、エッチン
グの終了を確実に確認することができる。
を開ける部分の中間保護膜の下の一部分に、コンタクト
穴のエッチング終点検出を行う得るアモルファスシリコ
ン膜を形成するようにしているので、コンタクト穴のエ
ッチングが完了したことが、明確に判断でき、エッチン
グの終了を確実に確認することができる。
【００１１】また、アモルファスシリコン膜はトランジ
スタ部分の活性層と同時に形成できるため、工程数が増
えることもない。したがって、正確なコンタクト穴の形
成が可能となり、ソース電極と画素電極の接続不良が生
じないため、表示品質の高いａ−ＳｉＴＦＴアレイの形
成が可能となる。
スタ部分の活性層と同時に形成できるため、工程数が増
えることもない。したがって、正確なコンタクト穴の形
成が可能となり、ソース電極と画素電極の接続不良が生
じないため、表示品質の高いａ−ＳｉＴＦＴアレイの形
成が可能となる。
【００１２】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示すａ−
ＳｉＴＦＴアレイの部分の断面図（図２のＡ−Ａ線断面
図）、図２は本発明の実施例を示すａ−ＳｉＴＦＴアレ
イの部分平面図である。
がら詳細に説明する。図１は本発明の実施例を示すａ−
ＳｉＴＦＴアレイの部分の断面図（図２のＡ−Ａ線断面
図）、図２は本発明の実施例を示すａ−ＳｉＴＦＴアレ
イの部分平面図である。
【００１３】このａ−ＳｉＴＦＴは、例えばアクティブ
マトリックス形の液晶ディスプレイに用いられるもので
ある。まず、このａ−ＳｉＴＦＴは、ガラス等の絶縁性
基板１１上に形成された膜厚１００〜２００ｎｍ程度の
ゲート電極１２を有している。ゲート電極１２は、スパ
ッタリング法により、Ｔａを被着した後、ホトリソ・エ
ッチング技術により、パターニングを施して形成する。
そのエッチングは、四フッ化炭素（ＣＦ4 ）と酸素（Ｏ
2 ）を用いたプラズマエッチング法等を用いる。
マトリックス形の液晶ディスプレイに用いられるもので
ある。まず、このａ−ＳｉＴＦＴは、ガラス等の絶縁性
基板１１上に形成された膜厚１００〜２００ｎｍ程度の
ゲート電極１２を有している。ゲート電極１２は、スパ
ッタリング法により、Ｔａを被着した後、ホトリソ・エ
ッチング技術により、パターニングを施して形成する。
そのエッチングは、四フッ化炭素（ＣＦ4 ）と酸素（Ｏ
2 ）を用いたプラズマエッチング法等を用いる。
【００１４】次いで、前記レジストパターンを除去した
後、ゲート電極１２上の周囲には前記Ｔａが酸化されて
成る五酸化タンタル（Ｔａ2 Ｏ5 ）の第１ゲート絶縁膜
１３が、膜厚２００〜３００ｎｍ程度で形成されてい
る。第１ゲート絶縁膜１３上の周囲には膜厚が２００ｎ
ｍを超え３００ｎｍ程度以下のシリコン窒化膜（ＳｉＮ
ｘ膜）から成る第２ゲート絶縁膜１４が、グロー放電法
によって形成されている。この第２ゲート絶縁膜１４上
には膜厚２０〜２００ｎｍ程度のａ−Ｓｉから成る活性
層１５が被着形成され、その活性層１５上にはｎ+ −ａ
−Ｓｉから成るオーミック層１６が被着形成される。
後、ゲート電極１２上の周囲には前記Ｔａが酸化されて
成る五酸化タンタル（Ｔａ2 Ｏ5 ）の第１ゲート絶縁膜
１３が、膜厚２００〜３００ｎｍ程度で形成されてい
る。第１ゲート絶縁膜１３上の周囲には膜厚が２００ｎ
ｍを超え３００ｎｍ程度以下のシリコン窒化膜（ＳｉＮ
ｘ膜）から成る第２ゲート絶縁膜１４が、グロー放電法
によって形成されている。この第２ゲート絶縁膜１４上
には膜厚２０〜２００ｎｍ程度のａ−Ｓｉから成る活性
層１５が被着形成され、その活性層１５上にはｎ+ −ａ
−Ｓｉから成るオーミック層１６が被着形成される。
【００１５】次いで、オーミック層１６上にはアルミニ
ウムが被着形成される。その後、形成されるべきソース
電極及びドレイン電極の形状にホトリソ・エッチングを
行ないソース電極１７及びドレイン電極１８を形成す
る。ここで、この実施例においては、ａ−Ｓｉから成る
活性層１５及びオーミック層１６のａ−Ｓｉ膜よりは幅
寸法の短いトランジスタのソース電極１７を形成する。
ウムが被着形成される。その後、形成されるべきソース
電極及びドレイン電極の形状にホトリソ・エッチングを
行ないソース電極１７及びドレイン電極１８を形成す
る。ここで、この実施例においては、ａ−Ｓｉから成る
活性層１５及びオーミック層１６のａ−Ｓｉ膜よりは幅
寸法の短いトランジスタのソース電極１７を形成する。
【００１６】次いで、前記ソース電極１７とドレイン電
極１８を含む素子表面がＳｉＮｘの中間絶縁膜１９で被
覆されることによって、所定の逆スタガー構造を有する
ａ−ＳｉＴＦＴが構成される。更に、前記ソース電極１
７上の中間絶縁膜１９のソース電極１７と活性層１５及
びオーミック層１６からなるａ−Ｓｉ膜の両方かかる部
位に、エッチングにより、コンタクト穴２０を開け、画
素電極２１を形成し、ソース電極１７と画素電極２１を
接続する。ここで、コンタクト穴２０の形成にあたり、
エッチングの終点は、コンタクト穴がａ−Ｓｉ膜に到達
することにより、容易に、しかも確実に検出することが
できる。
極１８を含む素子表面がＳｉＮｘの中間絶縁膜１９で被
覆されることによって、所定の逆スタガー構造を有する
ａ−ＳｉＴＦＴが構成される。更に、前記ソース電極１
７上の中間絶縁膜１９のソース電極１７と活性層１５及
びオーミック層１６からなるａ−Ｓｉ膜の両方かかる部
位に、エッチングにより、コンタクト穴２０を開け、画
素電極２１を形成し、ソース電極１７と画素電極２１を
接続する。ここで、コンタクト穴２０の形成にあたり、
エッチングの終点は、コンタクト穴がａ−Ｓｉ膜に到達
することにより、容易に、しかも確実に検出することが
できる。
【００１７】また、アモルファスシリコン膜はトランジ
スタ部分の活性層と同時に形成できるため、工程数が増
えることもない。このことにより、完全なコンタクト穴
の形成ができ、ソース電極と画素電極の接続不良が生じ
ないため、点欠陥の少ない、表示品質の高いａ−ＳｉＴ
ＦＴアレイを形成することができる。
スタ部分の活性層と同時に形成できるため、工程数が増
えることもない。このことにより、完全なコンタクト穴
の形成ができ、ソース電極と画素電極の接続不良が生じ
ないため、点欠陥の少ない、表示品質の高いａ−ＳｉＴ
ＦＴアレイを形成することができる。
【００１８】なお、上記実施例においては、トランジス
タのソース電極と画素電極との接続のためのコンタクト
穴のエッチングについて述べたが、ドレイン電極や、ゲ
ート電極を絶縁膜に開けたコンタクト穴を通して、絶縁
膜上に形成した導電性膜に接続するためのコンタクト穴
のエッチングにも適用することができる。また、ａ−Ｓ
ｉＴＦＴは、アクティブマトリックス形の液晶ディスプ
レイのみならず、イメージセンサ等の他の電子機器にお
ける駆動回路や論理回路等にも適用可能である。
タのソース電極と画素電極との接続のためのコンタクト
穴のエッチングについて述べたが、ドレイン電極や、ゲ
ート電極を絶縁膜に開けたコンタクト穴を通して、絶縁
膜上に形成した導電性膜に接続するためのコンタクト穴
のエッチングにも適用することができる。また、ａ−Ｓ
ｉＴＦＴは、アクティブマトリックス形の液晶ディスプ
レイのみならず、イメージセンサ等の他の電子機器にお
ける駆動回路や論理回路等にも適用可能である。
【００１９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００２０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、特別な装置を用いることなく、顕微鏡で確認す
るだけで容易にコンタクト穴のエッチング終了が確認で
きるため、トランスジスタの電極と画素電極の導通不良
の発生を防ぐことができ、点欠陥の発生を防止すること
ができる。
よれば、特別な装置を用いることなく、顕微鏡で確認す
るだけで容易にコンタクト穴のエッチング終了が確認で
きるため、トランスジスタの電極と画素電極の導通不良
の発生を防ぐことができ、点欠陥の発生を防止すること
ができる。
【００２１】このように、正確なコンタクト穴の形成が
でき、ソース電極と画素電極の接続不良が生じないた
め、表示品質の高いａ−ＳｉＴＦＴアレイの形成が可能
となる。
でき、ソース電極と画素電極の接続不良が生じないた
め、表示品質の高いａ−ＳｉＴＦＴアレイの形成が可能
となる。
【図１】本発明の実施例を示すａ−ＳｉＴＦＴアレイの
部分の断面図（図２のＡ−Ａ線断面図）である。
部分の断面図（図２のＡ−Ａ線断面図）である。
【図２】本発明の実施例を示すａ−ＳｉＴＦＴアレイの
部分平面図である。
部分平面図である。
【図３】従来のａ−ＳｉＴＦＴアレイの部分断面図（図
４のＢ−Ｂ線断面図）である。
４のＢ−Ｂ線断面図）である。
【図４】従来のａ−ＳｉＴＦＴアレイの部分平面図であ
る。
る。
１１ 絶縁性基板 １２ ゲート電極 １３ 第１ゲート絶縁膜 １４ 第２ゲート絶縁膜 １５ ａ−Ｓｉから成る活性層 １６ ａ−Ｓｉから成るオーミック層 １７ ソース電極 １８ ドレイン電極 １９ 中間絶縁膜 ２０ コンタクト穴 ２１ 画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 8728−4Ｍ 29/784 (72)発明者 野本 勉 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (1)
- 【請求項１】 基板上に形成されるアモルファスシリコ
ン薄膜トランジスタアレイの製造方法において、（ａ）
透光性絶縁基板上にゲード電極、ゲート絶縁膜、アモル
ファスシリコン膜を順次形成し、（ｂ）該アモルファス
シリコン膜上に該アモルファスシリコン膜より幅寸法の
短いトランジスタの電極を形成し、（ｃ）その上に中間
絶縁膜を形成し、（ｄ）該中間絶縁膜にコンタクト穴を
形成するに際して、前記トランジスタの電極と前記アモ
ルファスシリコン膜の両方にかかる部位にコンタクト穴
を形成し、前記アモルファスシリコン膜がエッチングさ
れることをもってコンタクト穴のエッチング終点検出を
行うようにしたことを特徴とするアモルファスシリコン
薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP455592A JPH05188396A (ja) | 1992-01-14 | 1992-01-14 | アモルファスシリコン薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP455592A JPH05188396A (ja) | 1992-01-14 | 1992-01-14 | アモルファスシリコン薄膜トランジスタアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05188396A true JPH05188396A (ja) | 1993-07-30 |
Family
ID=11587298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP455592A Withdrawn JPH05188396A (ja) | 1992-01-14 | 1992-01-14 | アモルファスシリコン薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05188396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654817A1 (de) * | 1993-11-22 | 1995-05-24 | Lüder, Ernst, Prof. Dr.-Ing. habil. | Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren |
| KR100815900B1 (ko) * | 2001-12-20 | 2008-03-21 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
-
1992
- 1992-01-14 JP JP455592A patent/JPH05188396A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5462887A (en) * | 1993-11-22 | 1995-10-31 | Ernst Luder | Process for making a matrix of thin layer transistors with memory capacitors |
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