JP2000049339A - Ｍｉｓｆｅｔのオーバラップ長の測定方法、測定装置、抽出プログラムを記録した記録媒体及びデバイスモデル - Google Patents

Ｍｉｓｆｅｔのオーバラップ長の測定方法、測定装置、抽出プログラムを記録した記録媒体及びデバイスモデル

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JP2000049339A
JP2000049339A JP10213335A JP21333598A JP2000049339A JP 2000049339 A JP2000049339 A JP 2000049339A JP 10213335 A JP10213335 A JP 10213335A JP 21333598 A JP21333598 A JP 21333598A JP 2000049339 A JP2000049339 A JP 2000049339A
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Abstract

(57)【要約】 【課題】 ＭＯＳＦＥＴの回路シミュレーションを行う
に当たり、物理的に重要なデバイスパラメータの１つで
あるオーバラップ長ΔＬを正確に求める。 【解決手段】 開示される発明は、ゲート電圧毎に、フ
リンジ容量やオーバラップ容量を含まないゲート−基板
間容量ＣＧＢを測定し、測定結果に基づいて、オーバラ
ップ長ΔＬを導出する装置に係り、被測定素子群１につ
いて、ゲート−基板間容量ＣＧＢの算出に必要な電気計
測を行う電気計測装置２と、キーボード等の入力装置３
と、処理プログラム（電気計測制御プログラム４ａ、容
量算出プログラム４ｂ、回帰直線導出プログラム４ｃ、
ゲート長算出プログラム４ｄ、及びオーバラップ長抽出
プログラム４ｅ）を記録した記録媒体４と、上述の各種
処理プログラムの制御により動作するデータ処理装置５
と、計測データや演算データ等を一時記憶する記憶装置
６と、出力装置７とから概略構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳトランジ
スタ等のＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor）の回路シミュレーション
を行う際に、物理的に重要なデバイスパラメータの１つ
となるオーバラップ長を正確に求めることのできるＭＩ
ＳＦＥＴのオーバラップ長の測定方法及び測定装置、オ
ーバラップ長抽出プログラムを記録した記録媒体並びに
デバイスモデルに関する。
【０００２】
【従来の技術】ＬＳＩメモリの技術分野において、ＭＯ
Ｓメモリを新規に設計開発したり、拡散濃度等の製造プ
ロセスを変えたい場合に、その都度、実際の回路を試作
するとすれば、開発に要する時間が長くなり、開発コス
トも嵩むこととなる。そこで、従来から、実際の回路を
試作して設計を進める代わりに、一連のコンピュータ・
シミュレーションにより設計を進める作業が行われてい
る。この一連のシミュレーションは、不純物濃度等のプ
ロセスデータを抽出するためのプロセスシミュレーショ
ンと、このプロセスシミュレーションによって得られた
プロセスデータに基づいて実効チャネル長Ｌeff等のデ
バイスパラメータを抽出するためのデバイスシミュレー
ションと、このデバイスシミュレーションによって得ら
れたデバイスパラメータに基づいて、ドレイン電流Ｉｄ
を正確に求め、スパイス（SPICE;Simulation Program w
ith Integrated Circuit Emphasis）と称される回路解
析プログラムを起動して、メモリ動作、フリップフロッ
プ動作等を調べるための回路シミュレーションとからな
っている。これらのシミュレーションの結果が、実験結
果と高い精度で一致するほど、短い期間で所望のＭＯＳ
メモリを開発できることになるので、精度の良いシミュ
レーション技術の開発が強く望まれている。
【０００３】この種のコンピュータ・シミュレーション
についてさらに詳述すると、新しく設計された、あるい
は、製造プロセスに変更が加えられたＭＯＳメモリにつ
いて、メモリ動作やフリップフロップ動作等の回路シミ
ュレーションを行うにあたっては、回路シミュレーショ
ンに組み込まれたデバイスモデルが、実際のデバイス特
性を再現できるように、予め、上述のプロセスシミュレ
ーション及びデバイスシミュレーションを実施して、デ
バイスパラメータの抽出を正確に行っておく必要があ
る。デバイスパラメータの通常の抽出方法を以下に説明
する。図１０は、ＭＯＳトランジスタの等価回路を示す
図である。このようなＭＯＳトランジスタのドレイン電
流Ｉｄを与えるデバイスモデルは、デバイスパラメータ
の組（ｐ1，ｐ2，…，ｐN）と印加電圧（ソース端子の
電位を基準点にとれば、ドレイン電圧Ｖｄ、ゲート電圧
Ｖｇ、基板電圧Ｖｂ）を含む式（１）で表される。
【０００４】
【数１】 Ｉｄ＝ｆ（ｐ1，ｐ2，…，ｐN，Ｖｄ，Ｖｇ，Ｖｂ） … … （１）
【０００５】デバイスパラメータは、通常物理的意味を
持つものであり、実効チャネル長Ｌeff、ゲート長Ｌ、
チャネル幅Ｗ、しきい値電圧Ｖth、拡散層抵抗ｒ０（図
１０参照）、ゲート電圧Ｖｇに依存する可動キャリアの
実効移動度μｅ等がある。これらのパラメータのうち、
ゲート長Ｌやチャネル幅Ｗ等直接測定できる素子寸法は
予め与えておき、抽出の対象とはしない。一方、実測さ
れたデバイスの特性が、式（２）で表されるとする。
【０００６】
【数２】 Ｉｄ＝ｇ（Ｖｄ，Ｖｇ，Ｖｂ） … … （２）
【０００７】一般的なデバイスパラメータの抽出とは、
上記２式が着目する印加電圧範囲全体において、略一致
するように、ｐ1〜ｐNを選択することである。具体的に
は、測定を行ったＭ個の印加電圧の組のうちｉ番目の印
加電圧での上記２式の値をそれぞれｆi，ｇiとおいたと
き、自乗誤差Ｅ＝Σ（ｆi−ｇi）２を最小とするよう
に、デバイスパラメータｐ1〜ｐNを決定する。この導出
においては、スパイスを利用した反復法が一般に用いら
れる。これは、まず、試行的なｐ1〜ｐNの初期値を与
え、そこから出発して反復的にｐ1〜ｐNを更新して行
き、その変化が充分に小さくなるまで繰り返す、という
方法である。ところが、単純にこの方法を適用すると、
デバイスモデル中のデバイスパラメータは、もともと物
理的に意味を持っているにも関わらず、抽出された値が
物理的常識からかけ離れたものになることが多い。これ
は、式（１）で表されるデバイスモデルが、完全には実
際の特性と一致しないにも関わらず、式（１）と実測と
の微妙のずれをもとに、無理に多数のデバイスパラメー
タを決定しようとするためである。もしも、デバイスモ
デルが物理的に無意味なデバイスパラメータにより与え
られていると、各種パラメータを変化させた場合のモデ
ル特性は、実際の素子のパラメータを変化させた場合と
食い違ってしまう。特に、問題となるのは、特性のゲー
ト長依存性が食い違う点である。すなわち、ゲート長Ｌ
１のデバイスを用いて抽出されたデバイスパラメータに
おいて、Ｌ１を別の値Ｌ２に変更したときのモデル特性
は、ゲート長がＬ２である実際の素子特性と異なってし
まう。
【０００８】そこで、この欠点を補完するため、しばし
ば物理的に重要なデバイスパラメータは、上記方法を適
用する前に別途測定して決定することが行われている。
物理的に重要なデバイスパラメータの１つとして、オー
バラップ長ΔＬを挙げることができる。ここで、オーバ
ラップ長ΔＬとは、図１１に図説するように、ゲート電
極８１とソース・ドレイン拡散層領域８２，８３とがオ
ーバラップする領域の長さと定義される。なお、上述の
実効チャネル長Ｌeffは、同図に示すように、シリコン
基板８４の表面におけるソース側ｐｎ接合部−ドレイン
側ｐｎ接合部間の距離、換言すれば、ゲート長Ｌからオ
ーバラップ長ΔＬを差し引いた距離を意味するので、オ
ーバラップ長ΔＬが求まれば、実効チャネル長Ｌeff
（＝Ｌ−ΔＬ）も判る。
【０００９】従来では、オーバラップ長ΔＬの導出は、
例えば特開昭５４−２６６７号公報や特開平７−１７６
７４０号公報等に記載されているように、ゲート長Ｌの
異なる複数のＭＯＳトランジスタについて、式（３）で
表される様々の実効ゲート電圧Ｖgeごとに、ドレイン電
圧Ｖｄが微小なときの、式（４）で与えられるチャネル
抵抗（ソース電極−ドレイン電極間の抵抗）Ｒを測定す
ることによって、行われていた。
【００１０】
【数３】 Ｖge＝Ｖｇ−Ｖth … … （３） Ｖｇ：ゲート電圧（ゲート−ソース間電圧） Ｖth：しきい値電圧、すなわち、ＭＯＳトランジスタを
オン状態とオフ状態のち ょうど境界の状態
にするゲート電圧
【００１１】
【数４】 Ｒ＝（ΔＩｄ／ΔＶｄ）−１ … … （４） Ｖｄ：ドレイン電圧（ドレイン−ソース間電圧）
【００１２】図１２は、上記公報記載のオーバラップ長
ΔＬ導出方法を実施する際に得られる、実効ゲート電圧
Ｖgeごとの、チャネル抵抗Ｒのゲート長Ｌ依存性を示す
特性図であり、チャネル幅Ｗ（＝１０μｍ）、ゲート酸
化膜厚Ｔox（＝１０ｎｍ）のｎＭＯＳトランジスタのデ
ータである。同図において、プロットが測定点、直線群
は、最小自乗法による補間演算によって求められた、各
実効ゲート電圧Ｖge1〜Ｖge5＝１．０〜３．０Ｖでのデ
ータに対する回帰直線群である。図１１に示すｎＭＯＳ
トランジスタにおいて、ゲート電極８１に正の電圧Ｖge
1を加えると、ゲート酸化膜８５下のｐ形シリコン基板
８４表面に負の電圧、すなわち、電子が誘起される。ゲ
ート電圧が高いほど（Ｖge1＜Ｖge2＜Ｖge3＜Ｖge4＜Ｖ
ge5）、誘起される電子が多くなるので、図１２に示す
ように、チャネル抵抗Ｒが低下し、ついには、ゲート酸
化膜８５下の表面にｎ形の狭い領域（ｎチャネル）がで
きる。ところで、実効ゲート電圧Ｖge1〜Ｖge5に対応す
る複数の回帰直線は、同図に示すように、略一点（ａ，
ｂ）に収斂する。回帰直線群が、略一点（ａ，ｂ）に収
斂するのは次の理由による。
【００１３】すなわち、ｎＭＯＳトランジスタの製造プ
ロセスにおいては、図１３に示すように、まず、ｐ形シ
リコン基板８４の表面にゲート酸化膜８５を介してポリ
シリコン等のゲート電極８１を形成した後、形成された
ゲート電極８１を自己整合マスクとして、ｐ形シリコン
基板表面部にＡｓ＋等の不純物８６をイオン注入し（同
図（ａ））、次いで、注入された不純物８６を活性化さ
せるために、熱アニール処理を施す（同図（ｂ））。こ
のようにして、ゲート酸化膜８５の両側にｎ形高濃度拡
散層であるソース・ドレイン拡散層領域８２，８３が形
成される。この際、イオン注入の段階では、同図（ａ）
に示すように、ゲート酸化膜８５下に不純物は回り込ま
ないが、後工程の熱アニール処理の段階で、同図（ｂ）
に示すように、注入された不純物８６が拡散して行き、
ゲート酸化膜８５下に回り込む。これが、ゲート８１と
ソース・ドレイン拡散層領域８２，８３との間にオーバ
ラップ領域が発生するゆえんである。この回り込みの程
度は、イオン注入エネルギ、注入された不純物濃度、ア
ニール条件等が全て同じなら、常に同一となるので、ｎ
形高濃度拡散層（ソース・ドレイン領域）の形成条件が
同一である限り、ゲート長Ｌの大小によらず、オーバラ
ップ長ΔＬは、一定となる。なお、ｐＭＯＳトランジス
タについても同様である。したがって、ゲート長Ｌを徐
々に短くして行くと、ゲート８１が未だ存在するにも関
わらず、ついには、ソース拡散層領域８２とドレイン拡
散層領域８３とが接触し、実効チャネル長Ｌeffが０と
なる現象が必ず発生する。このときのチャネル抵抗Ｒ
は、ゲート長Ｌに依存しないドレイン拡散層抵抗ｒ０／
２とソース拡散層抵抗ｒ０／２との和となる。それゆ
え、Ｖge1〜Ｖge5に対応する回帰直線群は、同図に示す
ように、座標（ａ，ｂ）にて一点に収斂することとな
り、収斂点における横軸上の座標値ａはオーバラップ長
ΔＬに相当し、縦軸上の座標値ｂは拡散層抵抗ｒ０に相
当する。
【００１４】
【発明が解決しようとする課題】ところで、近年のＭＯ
Ｓメモリの微細化、高密度化に伴い、使用されるＭＯＳ
トランジスタの構造は、より短いゲート長となる傾向に
ある。しかしながら、上記公報記載の従来のオーバラッ
プ長ΔＬ導出方法では、ゲート長が短くなると、チャネ
ル抵抗Ｒのゲート長Ｌ依存性の直線性が崩れ、回帰直線
群が１点に収斂しなくなり、このため、オーバラップ長
ΔＬを正確に求めることが困難になる、という欠点があ
った。これは、ゲート長が短くなると、主として、短チ
ャネル効果の１つである２次元の効果（電流密度の２次
元分布）を、無視することができなくなるためである。
【００１５】この発明は、上述の事情に鑑みてなされた
もので、ＭＩＳＦＥＴの回路シミュレーションを行うに
当たり、物理的に重要なデバイスパラメータの１つであ
るオーバラップ長ΔＬを予め正確に求めることのできる
ＭＩＳＦＥＴのオーバラップ長の測定方法及び測定装
置、オーバラップ長抽出プログラムを記録した記録媒体
並びにデバイスモデルを提供することを目的としてい
る。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ＭＩＳＦＥＴオーバラップ
長測定方法に係り、半導体基板の表面部又は該表面部の
ウェル内に形成されたゲート長Ｌの異なる複数のＭＩＳ
ＦＥＴについて、各ＭＩＳＦＥＴをＯＦＦ状態に保つ所
定の電圧を各ゲートに印加して、各ゲート長Ｌに対する
ゲート−半導体基板間又はゲート−ウェル間の容量Ｃ
ＧＢを測定し、該測定結果から上記容量Ｃ ＧＢのゲート
長依存性を探り、得られた上記容量ＣＧＢのゲート長依
存性に基づいて、ゲートとソース・ドレイン拡散層領域
とがオーバラップする長さΔＬを求めることを特徴とし
ている。
【００１７】また、請求項２記載の発明は、請求項１記
載のＭＩＳＦＥＴオーバラップ長測定方法に係り、上記
半導体基板又はウェルと、上記ソース・ドレイン拡散層
領域とを略同電位に設定又は共に接地した状態で、上記
ゲート−半導体基板間又はゲート−ウェル間に所定の直
流バイアス電圧や交流電圧を印加して、少なくとも、電
流計測手段にて上記ゲート−半導体基板間又はゲート−
ウェル間に流れる電流を計測し、得られた測定結果に基
づいて、上記各ゲート長Ｌに対するゲート−半導体基板
間又はゲート−ウェル間の上記容量ＣＧＢを算出するこ
とを特徴としている。
【００１８】また、請求項３記載の発明は、請求項２記
載のＭＩＳＦＥＴオーバラップ長測定方法に係り、上記
ゲートに直流バイアス電圧や交流電圧を印加するための
電圧源を当該ゲートに接続し、電流計測手段の一方の端
子を上記半導体基板又はウェルに接続し、電圧計測手段
の一方の端子を上記ゲートに、他方の端子を上記半導体
基板間又はウェルに接続し、かつ、上記電流計測手段の
他方の端子と、上記ソース・ドレイン拡散層領域とを略
同電位に設定又は共に接地した状態で、上記電圧計測手
段にて上記ゲート−半導体基板間又はゲート−ウェル間
の電圧値を測定すると共に、上記電流計測手段にて上記
ゲート−半導体基板間又はゲート−ウェル間を流れる電
流値を測定し、得られた測定結果に基づいて、上記各ゲ
ート長Ｌに対するゲート−半導体基板間又はゲート−ウ
ェル間の上記容量ＣＧＢを算出することを特徴としてい
る。
【００１９】また、請求項４記載の発明は、請求項２又
は３記載のＭＩＳＦＥＴオーバラップ長測定方法に係
り、上記各ＭＩＳＦＥＴをＯＦＦ状態に保つ条件で、所
定の直流バイアス電圧をゲートに印加して、上記抵抗Ｒ
ＧＢを求め、同じく上記各ＭＩＳＦＥＴをＯＦＦ状態に
保つ条件で、所定の直流バイアス電圧に所定周波数の交
流電圧を重畳した電圧をゲートに印加して、上記ゲート
−半導体基板間又はゲート−ウェル間を流れる交流電流
値を求め、得られた交流電流値と上記抵抗ＲＧＢとに基
づいて、上記ゲート−半導体基板間又はゲート−ウェル
間の上記容量ＣＧ Ｂを算出することを特徴としている。
【００２０】また、請求項５記載の発明は、請求項２又
は３記載のＭＩＳＦＥＴオーバラップ長測定方法に係
り、上記各ＭＩＳＦＥＴをＯＦＦ状態に保つ条件で、所
定の直流バイアス電圧に所定周波数の交流電圧を重畳し
た電圧をゲートに印加して、上記ゲート−半導体基板間
又はゲート−ウェル間を流れる交流電流の実効値と電圧
に対する位相差とを求め、得られた上記実効値と位相差
とに基づいて、上記ゲート−半導体基板間又はゲート−
ウェル間の上記容量ＣＧＢを算出することを特徴として
いる。
【００２１】また、請求項６記載の発明は、請求項２，
３．４又は５記載のＭＩＳＦＥＴオーバラップ長測定方
法に係り、上記容量ＣＧＢのゲート長依存性に外挿法を
適用して、上記容量ＣＧＢが０となるときの上記ゲート
長Ｌ０を求め、得られたゲート長Ｌ０を上記オーバラッ
プ長ΔＬと推定することを特徴としている。
【００２２】また、請求項７記載の発明は、請求項２，
３．４又は５記載のＭＩＳＦＥＴオーバラップ長測定方
法に係り、上記各ゲート長Ｌに対するゲート−基板間又
はゲート−ウェル間の上記容量ＣＧＢを測定して、該容
量ＣＧＢとゲート長Ｌとを関係づける回帰直線ＣＧＢ＝
ａＬ＋ｂを導出し、導出された該回帰直線に基づいて、
上記容量ＣＧＢが０となるときの上記ゲート長Ｌ０を求
め、得られたゲート長Ｌ０を上記オーバラップ長ΔＬと
推定することを特徴としている。
【００２３】また、請求項８記載の発明は、請求項６記
載のＭＩＳＦＥＴオーバラップ長測定方法に係り、所定
周波数の交流電圧を重畳させながら、大きさの異なる複
数の直流バイアス電圧を各ゲートに順次印加し、その際
の各ゲート電圧印加時に、各ゲート長Ｌに対するゲート
−半導体基板間又はゲート−ウェル間の容量ＣＧＢを測
定し、該測定結果に基づいて、印加した上記直流バイア
ス電圧毎に、上記容量ＣＧＢのゲート長依存性を探り、
得られた上記直流バイアス電圧毎の容量ＣＧＢのゲート
長依存性に外挿法を適用して、上記容量ＣＧＢが０とな
るときの上記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎを上
記直流バイアス電圧毎に求め、得られたゲート長
Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は最大値を上記
オーバラップ長ΔＬと推定することを特徴としている。
【００２４】また、請求項９記載の発明は、請求項７記
載のＭＩＳＦＥＴオーバラップ長測定方法に係り、所定
周波数の交流電圧を重畳させながら、大きさの異なる複
数の直流バイアス電圧を各ゲートに順次印加し、その際
の各ゲート電圧印加時に、各ゲート長Ｌに対するゲート
−半導体基板間又はゲート−ウェル間の容量ＣＧＢを測
定し、該測定結果に基づいて、印加した上記直流バイア
ス電圧毎に、上記容量ＣＧＢとゲート長Ｌとを関係づけ
る回帰直線ＣＧＢ＝ａＬ＋ｂを導出し、導出された上記
直流バイアス電圧毎の回帰直線に基づいて、上記容量Ｃ
ＧＢが０となるときの上記ゲート長Ｌ０１，Ｌ０２，
…，Ｌ０ｎを上記直流バイアス電圧毎に求め、得られた
上記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は
最大値を上記オーバラップ長ΔＬと推定することを特徴
としている。
【００２５】また、請求項１０記載の発明は、請求項
１，４，５，８又は９記載のＭＩＳＦＥＴオーバラップ
長測定方法に係り、上記各ＭＩＳＦＥＴをＯＦＦ状態に
保つ電圧とは、上記ゲート下の上記半導体基板又はウェ
ルにチャネルが形成されて、上記各ＭＩＳＦＥＴがＯＮ
状態に移行することになるしきい値電圧の手前又はその
近傍の電圧レベルであることを特徴としている。
【００２６】また、請求項１１記載の発明は、ＭＩＳＦ
ＥＴのゲートに直流バイアス電圧を印加したときにソー
ス・ドレイン間を流れるドレイン電流を、しきい値電圧
と、ゲート・ソース拡散層抵抗と、ゲート電圧に依存す
るキャリアの実効移動度と、実効チャネル長とを構成要
素に持つ解析式で与えるＭＩＳＦＥＴのデバイスモデル
に係り、上記実効チャネル長は、ゲート長から、上記オ
ーバラップ長ΔＬを減算して求められ、かつ、該オーバ
ラップ長ΔＬは、請求項１乃至１０の何れか一に記載の
ＭＩＳＦＥＴオーバラップ長測定方法によって求められ
たものであることを特徴としている。
【００２７】また、請求項１２記載の発明に係るＭＩＳ
ＦＥＴオーバラップ長測定装置は、半導体基板の表面部
又は該表面部のウェル内に形成されたゲート長Ｌの異な
る複数のＭＩＳＦＥＴについて、所定周波数の交流電圧
を重畳させながら、大きさの異なる複数の直流バイアス
電圧を各ゲートに順次印加し、その際の直流バイアス電
圧毎に測定された、各ゲート長Ｌに対するゲート−半導
体基板間又はゲート−ウェル間の容量ＣＧＢを入力する
ための容量入力手段と、該容量入力手段から入力される
容量値ＣＧＢに基づいて、上記直流バイアス電圧毎に、
上記容量ＣＧＢのゲート長依存性を導出するゲート長依
存性導出手段と、該ゲート長依存性導出手段によって導
出された上記直流バイアス電圧毎の容量ＣＧＢのゲート
長依存性に外挿法を適用して、上記容量ＣＧＢが０とな
るときの上記ゲート長Ｌ０１，Ｌ ０２，…，Ｌ０ｎを上
記直流バイアス電圧毎に求め、得られたゲート長
Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は最大値を上記
オーバラップ長ΔＬと推定するオーバラップ長推定手段
とを備えてなることを特徴としている。
【００２８】また、請求項１３記載の発明に係るＭＩＳ
ＦＥＴオーバラップ長測定装置は、半導体基板の表面部
又は該表面部のウェル内に形成されたゲート長Ｌの異な
る複数のＭＩＳＦＥＴについて、所定周波数の交流電圧
を重畳させながら、大きさの異なる複数の直流バイアス
電圧を各ゲートに順次印加し、その際の直流バイアス電
圧毎に測定された、各ゲート長Ｌに対するゲート−半導
体基板間又はゲート−ウェル間の容量ＣＧＢを入力する
ための容量入力手段と、該容量入力手段から入力される
容量値ＣＧＢに基づいて、印加した上記直流バイアス電
圧毎に、上記容量ＣＧＢとゲート長Ｌとを関係づける回
帰直線ＣＧＢ＝ａＬ＋ｂを導出する回帰直線導出手段
と、該回帰直線導出手段によって導出された上記直流バ
イアス電圧毎の回帰直線に基づいて、上記容量ＣＧＢが
０となるときの上記ゲート長Ｌ０１，Ｌ０２，…，Ｌ
０ｎを上記直流バイアス電圧毎に求め、得られた上記ゲ
ート長Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は最大値
を上記オーバラップ長ΔＬと推定するオーバラップ長推
定手段とを備えてなることを特徴としている。
【００２９】また、請求項１４記載の発明に係るＭＩＳ
ＦＥＴオーバラップ長測定装置は、交流電圧源と直流電
圧源とを備え、半導体基板の表面部又は該表面部のウェ
ル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔについて、所定周波数の交流電圧を重畳させながら、
大きさの異なる複数の直流バイアス電圧を各ゲートに順
次印加し、その際の各ゲート電圧印加時に、各ゲート長
Ｌに対するゲート−半導体基板間又はゲート−ウェル間
の容量ＣＧＢを測定する容量測定手段と、該容量測定手
段から出力される測定結果に基づいて、印加した上記直
流バイアス電圧毎に、上記容量ＣＧＢのゲート長依存性
を導出するゲート長依存性導出手段と、該ゲート長依存
性導出手段によって得られた上記直流バイアス電圧毎の
容量ＣＧ Ｂのゲート長依存性に外挿法を適用して、上記
容量ＣＧＢが０となるときの上記ゲート長Ｌ０１，Ｌ
０２，…，Ｌ０ｎを上記直流バイアス電圧毎に求め、得
られたゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又
は最大値を上記オーバラップ長ΔＬと推定するオーバラ
ップ長推定手段とを備えてなることを特徴としている。
【００３０】また、請求項１５記載の発明に係るＭＩＳ
ＦＥＴオーバラップ長測定装置は、交流電圧源と直流電
圧源とを備え、半導体基板の表面部又は該表面部のウェ
ル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔについて、所定周波数の交流電圧を重畳させながら、
大きさの異なる複数の直流バイアス電圧を各ゲートに順
次印加し、その際の各ゲート電圧印加時に、各ゲート長
Ｌに対するゲート−半導体基板間又はゲート−ウェル間
の容量ＣＧＢを測定する容量測定手段と、該容量測定手
段から出力される測定結果に基づいて、印加した上記直
流バイアス電圧毎に、上記容量ＣＧＢとゲート長Ｌとを
関係づける回帰直線ＣＧＢ＝ａＬ＋ｂを導出する回帰直
線導出手段と、該回帰直線導出手段によって導出された
上記直流バイアス電圧毎の回帰直線に基づいて、上記容
量ＣＧＢが０となるときの上記ゲート長Ｌ０１，
Ｌ０２，…，Ｌ０ｎを上記直流バイアス電圧毎に求め、
得られた上記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽
和値又は最大値を上記オーバラップ長ΔＬと推定するオ
ーバラップ長推定手段とを備えてなることを特徴として
いる。
【００３１】また、請求項１６記載の発明に係るコンピ
ュータ読取可能な記録媒体は、半導体基板の表面部又は
該表面部のウェル内に形成されたゲート長Ｌの異なる複
数のＭＩＳＦＥＴについて、所定周波数の交流電圧を重
畳させながら、大きさの異なる複数の直流バイアス電圧
を各ゲートに順次印加し、その際の直流バイアス電圧毎
に測定された、各ゲート長Ｌに対するゲート−半導体基
板間又はゲート−ウェル間の容量値ＣＧＢがデータ入力
手段から与えられると、与えられた上記容量値ＣＧＢに
基づいて、印加した上記直流バイアス電圧毎に、上記容
量ＣＧＢのゲート長依存性を導出する処理と、導出され
た上記直流バイアス電圧毎の容量ＣＧＢのゲート長依存
性に外挿法を適用して、上記容量ＣＧＢが０となるとき
の上記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎを上記直流
バイアス電圧毎に算出する処理と、算出されたゲート長
Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は最大値を上記
オーバラップ長ΔＬと推定する処理とをコンピュータに
実行させるためのＭＩＳＦＥＴオーバラップ長抽出プロ
グラムを記録していることを特徴としている。
【００３２】また、請求項１７記載の発明に係るコンピ
ュータ読取可能な記録媒体は、半導体基板の表面部又は
該表面部のウェル内に形成されたゲート長Ｌの異なる複
数のＭＩＳＦＥＴについて、所定周波数の交流電圧を重
畳させながら、大きさの異なる複数の直流バイアス電圧
を各ゲートに順次印加し、その際の直流バイアス電圧毎
に測定された、各ゲート長Ｌに対するゲート−半導体基
板間又はゲート−ウェル間の容量値ＣＧＢがデータ入力
手段から与えられると、与えられた上記容量値ＣＧＢに
基づいて、印加した上記直流バイアス電圧毎に、上記容
量ＣＧＢとゲート長Ｌとを関係づける回帰直線ＣＧＢ＝
ａＬ＋ｂを導出する処理と、導出された直流バイアス電
圧毎の回帰直線に基づいて、上記容量ＣＧＢが０となる
ときの上記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎを上記
直流バイアス電圧毎に算出する処理と、算出された上記
ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は最大
値を上記オーバラップ長ΔＬと推定する処理とをコンピ
ュータに実行させるためのＭＩＳＦＥＴオーバラップ長
抽出プログラムを記録していることを特徴としている。
【００３３】また、請求項１８記載の発明は、請求項１
６又は１７記載のコンピュータ読取可能な記録媒体に係
り、半導体基板の表面部又は該表面部のウェル内に形成
されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについ
て、所定周波数の交流電圧を重畳させながら、大きさの
異なる複数の直流バイアス電圧を各ゲートに順次印加
し、その際の直流バイアス電圧毎に測定された、各ゲー
ト長Ｌに対するゲート−半導体基板間又はゲート−ウェ
ル間の電流値及び電圧値がデータ入力手段から与えられ
ると、与えられた上記電流値及び電圧値に基づいて、直
流バイアス電圧毎の各ゲート長Ｌに対するゲート−半導
体基板間又はゲート−ウェル間の容量値ＣＧ Ｂを算出す
る処理をコンピュータに実行させる機能が付加されてい
ることを特徴としている。
【００３４】
【作用】この発明の構成において、各ゲート長Ｌに対す
るゲート−半導体基板間又はゲート−ウェル間の容量Ｃ
ＧＢを測定する際、上記容量ＣＧＢの中に、ゲート−ソ
ース・ドレイン拡散層領域間の容量成分（オーバラップ
容量、フリンジ容量）やソース・ドレイン拡散層領域−
半導体基板間又はウェル間の容量成分を含まないよう
に、純粋にゲート−チャネル部間のみの容量測定を行う
ことが、オーバラップ長ΔＬを正確に求める上で重要で
ある。このためには、半導体基板又はウェルと、前記ソ
ース・ドレイン拡散層領域とを略同電位に設定又は共に
接地すると共に、電流計測手段にて前記ゲート−半導体
基板間又はゲート−ウェル間に流れる電流のみを計測す
る、すなわち、この電流計測手段には、ゲート−ソース
・ドレイン拡散層領域間を流れる電流成分が流れ込まな
いようにして、容量ＣＧＢの測定を行うのが好ましい
（請求項２，３記載の構成）。このようにすれば、短チ
ャネルになると顕著になるオーバラップ容量やフリンジ
容量の効果（短チャネル効果、２次元効果）を排除でき
るので、チャネル部のみの容量ＣＧＢを正確に得ること
ができる。このようにして、チャネル部のみの容量Ｃ
ＧＢのゲート長依存性（一般に、Ｃ ＧＢ＝ａＬ＋ｂが成
立する）を正確に得ることができれば、ゲート長を短く
して行き、ついには、ゲート−基板間容量ＣＧＢが０と
なるときのゲート長Ｌ０をオーバラップ長ΔＬと推定で
きるのである。何故なら、ゲート−基板間容量ＣＧＢが
０になるのは、ゲート−ソース拡散層オーバラップ領域
とゲート−ドレイン拡散層オーバラップ領域との端部同
士が、ついには、接触して、チャネル部がなくなったこ
とを意味し、このときのゲート長Ｌ０は、オーバラップ
長に他ならないからである。
【００３５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるＭＯＳＦＥＴのオ
ーバラップ長測定装置の電気的構成を示すブロック図、
また、図２は、同測定装置を構成する電気計測装置の電
気的構成を示す回路図である。この例のオーバラップ長
測定方法が、上記従来の測定方法と大きく異なるところ
は、ゲート長Ｌの異なる複数のＭＯＳトランジスタ（測
定対象素子）からなる被測定素子群について、実効ゲー
ト電圧ごとに、チャネル抵抗を測定するのを廃し、代わ
りに、ゲートバイアス電圧毎に、ゲート−基板間容量Ｃ
ＧＢを測定することにより、オーバラップ長ΔＬを導出
するようにした点である。それゆえ、この例の方法を具
現するために、この例のオーバラップ長測定装置は、図
１に示すように、被測定素子群１について、上述のゲー
ト−基板間容量Ｃ ＧＢの算出に必要な電気計測を行う電
気計測装置２と、キーボードやマウス等の入力装置３
と、各種処理プログラムを記録した記録媒体４と、上述
の各種処理プログラムの制御により動作するＣＰＵ等の
データ処理装置５と、計測データや演算データ等を一時
記憶する記憶装置６と、ディスプレイ装置やプリンタ等
の出力装置７とから概略構成されている。
【００３６】上記電気計測装置２は、図２に示すよう
に、被測定素子群１を取り付けるための素子取付部２１
と、データ処理装置５の制御により、被測定素子群１の
各測定対象素子についてゲート−基板間の電流・電圧を
計測するための計測部２２とからなっている。素子取付
部２１は、ゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半
導体基板１ｂのそれぞれに電気的に接続される取付端子
を有し、これら取付端子は、ウェハ状態の被測定素子群
１にプローブを立てる場合は、プローバからなり、被測
定素子群１がパッケージに組み込まれている場合は、パ
ッケージ取付用のソケットからなる。また、計測部２２
は、各ゲート１ｇに直流バイアス電圧を印加するための
直流バイアス電圧源２２１と、この直流バイアス電圧源
２２１に直列接続された交流電圧源２２２と、ゲート１
ｇ−基板１ｂ間の印加電圧を測定するための電圧計２２
３と、ゲート１ｇ−基板１ｂ間を流れる電流を測定する
ための電流計２２４とを備えてなっている。この例で
は、直流バイアス電圧源２２１と交流電圧源２２２とは
互いに直列接続され、その一方の出力端は、素子取付部
２１のゲート取付端子に接続され、他方の出力端は、接
地されている。素子取付部２１の基板取付端子は、電流
計２２４を介して、接地されていて、ソース取付端子及
びドレイン取付端子は、電流計２２４を介さずに、接地
されている。また、ゲート取付端子と基板取付端子の間
には、電圧計２２３が介挿されている。このように、各
測定対象素子は、素子取付部２１を介して電気的に計測
部２２に接続されるようになっている。
【００３７】また、上記記録媒体４には、データ処理装
置５に各種処理機能を実現させるための、電気計測制御
プログラム４ａ、容量算出プログラム４ｂ、回帰直線導
出プログラム４ｃ、ゲート長算出プログラム４ｄ、及び
オーバラップ長抽出プログラム４ｅが記録されている。
電気計測制御プログラム４ａは、データ処理装置５に、
電気計測装置２を制御して、ゲート長の異なる複数の測
定対象素子を順次切り替えながら、ゲートバイアス電圧
を順次変化させて、ゲートバイアス電圧毎に、ゲート−
基板間容量ＣＧ Ｂの算出に必要な電流・電圧計測を行う
手順を実行させる。容量算出プログラム４ｂは、データ
処理装置５に、電気計測装置２の計測結果に基づいて、
ゲート長の異なる複数の測定対象素子について、ゲート
バイアス電圧毎の、ゲート−基板間容量ＣＧＢの算出処
理を実行させる。回帰直線導出プログラム４ｃは、デー
タ処理装置５に、ゲート長の異なる複数の測定対象素子
について、ゲートバイアス電圧毎に算出されたゲート−
基板間容量ＣＧＢに基づいて、ゲートバイアス電圧毎
の、回帰直線ＣＧＢ＝ａＬ＋ｂの係数ａとｂとを最小自
乗法等により導出する処理を実行させる。ゲート長算出
プログラム４ｄは、データ処理装置５に、ゲートバイア
ス電圧毎に導出された各回帰直線ＣＧＢ＝ａＬ＋ｂに基
づいて、ゲートバイアス電圧毎に、ゲート−基板間容量
ＣＧＢが０になるときのゲート長Ｌ０１，Ｌ０２，…，
Ｌ ０５を算出する手順を実行させる。また、オーバラッ
プ長算出プログラム４ｅは、データ処理装置５に、各回
帰直線ＣＧＢ＝ａＬ＋ｂから得られたゲート−基板間容
量ＣＧＢが０になるときのゲート長Ｌ０１，Ｌ０２，
…，Ｌ０５のうち、飽和値又は最大値のゲート長をオー
バラップ長ΔＬと推定する手順を実行させる。なお、記
録媒体４は、磁気ディスク、磁気テープ等の磁気的メモ
リ、ＲＯＭやＲＡＭ等の半導体メモリ、ＣＤ−ＲＯＭ等
の光磁気メモリ、光学的メモリその他の記録媒体であっ
ても良い。
【００３８】次に、図３のフローチャート等を参照し
て、この例のデータ処理装置５の動作について説明す
る。まず、デバイスパラメータの抽出を行う対象の素子
と同一プロセスによって製造されたゲート長Ｌ１，Ｌ
２，Ｌ３，…の異なる複数のｎＭＯＳトランジスタ（チ
ャネル幅Ｗ(＝１０μｍ)、ゲート酸化膜厚Ｔox(＝１０
ｎｍ)）からなる被測定素子群１を用意し、予め、これ
を電気計測装置２の素子取付部２１に取り付けておく。
この取付は、図２に示すように、各測定対象ｎチャネル
素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半導体
基板１ｂを素子取付部２１の対応取付端子に接続すると
いう形で行われる。こうして、ゲート１ｇに直流バイア
ス電圧源２２１と交流電圧源２２２とが接続され、ｐ形
シリコン基板である半導体基板１ｂは、電流計２２４を
介して接地され、ソース取付端子及びドレイン取付端子
は、電流計２２４を介さずに、接地される。なお、ゲー
ト取付端子と基板取付端子の間には、電圧計２２３が介
挿されているので、ゲート−基板間の印加電圧が測定可
能な状態となる。
【００３９】この状態で、入力装置３から測定開始の指
示が与えられると、電気計測制御プログラム４ａが記録
媒体４からデータ処理装置５に読み込まれ、データ処理
装置５の動作を制御する。データ処理装置５は、電気計
測制御プログラム４ａの制御により以下の電気計測処理
手順（ステップＳＰ１）を実行する。ステップＳＰ１に
おいて、データ処理装置５は、電気計測装置２を制御し
て、直流バイアス電圧源２２１のみをＯＮとすること
で、まず、測定対象ｎチャネル素子に直流バイアス電圧
Ｖｇのみを加えて、電圧計２２３によりゲート−基板間
に印加される直流電圧値Ｅを、電流計２２４によりゲー
ト−基板間を流れる直流電流値Ｉを計測し、得られた計
測結果を取り込んで、記憶装置６に格納する。この測定
は、ｎチャネル素子をＯＦＦ状態に保つ範囲で、ゲート
バイアス電圧Ｖｇを固定し、少なくとも１個のゲートバ
イアス電圧値について行う。通常、測定は、複数の測定
対象ｎチャネル素子を順次切り替えながら行う。この切
り替えは、計測部２２内に備えられた図示せぬスイッチ
を切り替えるか、又は素子取付部２１としてプローバを
使用する場合には、素子取付部２１のプローブを立てる
位置を移動することで行う。これら切り替えは、データ
処理装置により制御される。
【００４０】次に、交流電圧源もＯＮとすることで、測
定対象ｎチャネル素子に直流バイアス電圧と１００ｋＨ
ｚ〜１ＭＨｚの振幅１００ｍＶの交流電圧とを加え、ゲ
ートバイアス電圧Ｖｇ1〜Ｖｇ6をある一定の刻みで順次
変化させて、ゲートバイアス電圧Ｖｇ1〜Ｖｇ6毎に、電
圧計２２３によりゲート−基板間に印加される交流電圧
値ｅを、電流計２２４によりゲート−基板間を流れる交
流電流値ｉｏを計測し、計測結果を取り込んで、記憶装
置６に格納する。この例のｎチャネル素子の場合は、入
力装置３から与えられたゲートバイアス電圧Ｖｇ＝−４
Ｖ〜＋１Ｖの設定範囲を、蓄積（Accumulation）状態か
ら（つまり、Ｖｇ＝−４Ｖから出発して）、ゲート酸化
膜１ox下にチャネル（反転層）が形成される一歩手前ま
でを、１Ｖ刻みで変化させながら、各ゲートバイアス電
圧毎に、ゲート−基板間の交流電流・電圧成分を測定す
る。実際には、ゲート酸化膜１ox下にチャネル（反転
層）が形成されるまで測定し、チャネルが形成される
と、その一歩手前までに測定した交流電流・電圧成分を
有効な計測データとして、記憶装置６に格納する。例え
ば、ゲートバイアス電圧Ｖｇ6＝＋１Ｖのとき、ゲート
酸化膜１ox下にチャネル（反転層）が形成されるとする
と、ゲートバイアス電圧Ｖｇ1〜Ｖｇ5＝−４．−３，−
２，−１，０Ｖのときに測定した交流電流・電圧成分が
有効な計測データとして、記憶装置６に格納される。な
お、ゲート酸化膜１ox下にチャネルが形成されたか否か
は、電流計２２４で計測される交流電流値が、急激に減
少することから分かる。これは、これまでゲート−基板
間を流れていた交流電流が、形成されたチャネルを経由
して、ゲート−ソース・ドレイン拡散層領域間を流れる
ようになるからである。つまり、ゲート酸化膜１ox下に
チャネル（反転層）が形成された状態では、ゲート−基
板間容量ＣＧＢを測定することは不可能なのである。
【００４１】ステップＳＰ１の電気計測処理が完了する
と、今度は、容量算出プログラム４ｂが記録媒体４から
データ処理装置５に読み込まれ、データ処理装置５の動
作を制御する。データ処理装置５は、容量算出プログラ
ム４ｂの制御により以下の容量算出処理手順（ステップ
ＳＰ２）を実行する。ステップＳＰ２において、データ
処理装置５は、電気計測装置２によって計測され（ステ
ップＳＰ１）、記憶装置６に格納された、測定対象ｎチ
ャネル素子毎、ゲートバイアス電圧毎の計測データＥ，
Ｉ，ｅ，ｉｏを読み出して、図４に示すゲート−半導体
基板間の等価回路（抵抗ＲＧＢと容量ＣＧＢとの並列回
路）から導かれる一連の式（５）〜（８）に代入して、
測定対象ｎチャネル素子毎、ゲートバイアス電圧毎にゲ
ート−基板間容量ＣＧＢを算出する。なお、ゲート−基
板間容量ＣＧＢの算出に当たって、パッド容量や配線容
量を無視できない場合には、予めパッド容量や配線容量
を実測しておき、次に、算出されたゲート−基板間容量
ＣＧＢからパッド容量や配線容量の実測値を減算するよ
うにしても良い。
【００４２】
【数５】Ｒ＝Ｅ／Ｉ … …（５） ここで、Ｒ：ゲート−基板間抵抗（ゲート酸化膜１oxの
抵抗） Ｅ：ゲート−基板間に印加された直流電圧成分（実測
値） Ｉ：ゲート−基板間を流れる直流電流成分（実測値）
【００４３】
【数６】ｉＲ＝ｅ／Ｒ … … （６） ここで、ｉＲ：ゲート−基板間抵抗Ｒを流れる交流電流
成分
【００４４】
【数７】ｉｏ ２＝ｉＲ ２＋ｉＣ ２ … … （７） ここで、ｉＣ ２：ゲート−基板間コンデンサを流れる交
流電流成分 ｉｏ ２：電流計２２４を流れる交流電流成分（実測値）
【００４５】
【数８】 ＣＧＢ＝ｉＣ／ωｅ＝（ｉｏ ２−ｉＲ ２）１／２／ωｅ … … （８） ここで、ＣＧＢ：ゲート−基板間容量 ω：交流電流の角周波数
【００４６】算出されたゲート−基板間容量ＣＧＢは、
次に起動した回帰直線導出プログラム４ｃに与えられ
る。データ処理装置５は、起動した回帰直線導出プログ
ラム４ｃの制御により以下の回帰直線導出処理手順（ス
テップＳＰ３）を実行する。ステップＳＰ３において、
データ処理装置５は、ゲート長Ｌ１，Ｌ２，Ｌ３，…の
異なる複数のｎチャネル素子について、ゲートバイアス
電圧毎に算出されたゲート−基板間容量ＣＧＢに基づい
て、ゲートバイアス電圧毎の、回帰直線ＣＧ Ｂ＝ａＬ＋
ｂの係数ａとｂとを最小自乗法等により導出する。図５
は、ゲートバイアス電圧Ｖｇ1〜Ｖｇ5毎の、ゲート−基
板間容量ＣＧＢのゲート長依存性を示す特性図であり、
直線群は、最小自乗法による補間演算によって求められ
た、各ゲートバイアス電圧Ｖｇ1〜Ｖｇ5＝−４Ｖ〜０Ｖ
でのデータに対する回帰直線群である。
【００４７】ステップＳＰ４では、データ処理装置５
は、ゲート長算出プログラム４ｄの制御により、ゲート
バイアス電圧毎に導出された各回帰直線ＣＧＢ＝ａＬ＋
ｂに基づいて、ゲートバイアス電圧毎に、ゲート−基板
間容量ＣＧＢが０になるときのゲート長Ｌ０１，
Ｌ０２，…，Ｌ０５を算出する。これは、図５の回帰直
線群のＸ軸切片に相当する。
【００４８】ステップＳＰ５では、データ処理装置５
は、オーバラップ長算出プログラム４ｅの制御により、
各回帰直線ＣＧＢ＝ａＬ＋ｂから外挿して得られたゲー
ト−基板間容量ＣＧＢが０になるときのゲート長
Ｌ０１，Ｌ０２，…，Ｌ０５のうち、飽和値又は最大値
のゲート長Ｌ０５（図６参照）をオーバラップ長ΔＬと
推定する。このように推定できるのは、以下の理由によ
る。すなわち、製造プロセス上の理由により、ゲート長
Ｌの大小によらず、オーバラップ長ΔＬが、一定となる
のは、従来技術の項で詳述した通りである。したがっ
て、ゲート長Ｌを徐々に短くして行くと、ゲート１ｇが
未だ存在するにも関わらず、ついには、ソース拡散層領
域１ｓとドレイン拡散層領域１ｄとが接触し、実効チャ
ネル長Ｌeffが０となる現象（すなわち、ゲート長＝オ
ーバラップ長となる現象）が必ず発生する。このとき
は、ソース拡散層領域１ｓとドレイン拡散層領域１ｄと
がショート状態なので、ゲート−基板間容量ＣＧＢは、
０となる。それゆえ、ゲート−基板間容量ＣＧＢが、０
になるときの、ゲート長を求めれば、それが、オーバラ
ップ長ΔＬに相当する。
【００４９】なお、ゲート−基板間容量ＣＧＢが０にな
るときのゲート長であっても、飽和値又は最大値ではな
いゲート長Ｌ０１，Ｌ０２，…，Ｌ０４をオーバラップ
長ΔＬと推定すべきでないのは、次の理由による。ゲー
トバイアス電圧Ｖｇ1＝−４Ｖでは、ゲート酸化膜１ox
下に多数キャリアである正孔が多く集まって蓄積状態と
なる。このとき、オーバラップ領域では、図７（ａ）に
示すように、ゲート酸化膜１ox下の電子がなくなって、
空乏化するので、ゲートバイアス電圧Ｖｇ2〜Ｖｇ5＝−
３Ｖ〜０Ｖのときよりも、ゲート−基板間容量ＣＧＢが
増加する傾向となり、一方、オーバラップ領域は、空乏
化の程度に比例して、減少するので、ゲート−基板間容
量ＣＧＢが０になるときのゲート長（見かけ上のオーバ
ラップ長）は、小さくなる（図５参照）。次に、ゲート
バイアス電圧Ｖｇ6＝＋１Ｖでは、図７（ｃ）に示すよ
うに、ゲート酸化膜１ox下に、電子が誘起されて、反転
層（チャネル）が形成されるので、ゲート−基板間容量
ＣＧＢの測定が不能となる。ゲートバイアス電圧Ｖｇ5
＝０Ｖでは、図７（ｂ）に示すように、ゲート酸化膜１
ox下に、正孔がなくなって、空乏化するので、ゲートバ
イアス電圧Ｖｇ1〜Ｖｇ4＝−４Ｖ〜−１Ｖのときより
も、基板間容量ＣＧＢが小さくなる傾向にあるが、オー
バラップ領域に空乏層が発生しないので、この場合のオ
ーバラップ長ΔＬが最も正確である。
【００５０】以上により算出されたオーバラップ長ΔＬ
は、出力装置７に出力される（ステップＳＰ６）。な
お、必要に応じて、図５や図６の特性曲線図も出力装置
７に出力できるようにしても良い。
【００５１】このように、この例の構成によれば、測定
対象ｎチャネル素子のソース拡散領域１ｓ及びドレイン
拡散層領域１ｄを、電流計２２４を介さずに、接地し
て、ゲート−基板間の電気計測を行うので、短チャネル
になると顕著になるオーバラップ容量やフリンジ容量の
効果（短チャネル効果、２次元効果）を排除でき、チャ
ネル部のみの容量ＣＧＢを正確に求めることができる。
このため、チャネル部のみの正確な容量値ＣＧＢに基づ
いて、オーバラップ長ΔＬを求めるので、正確にオーバ
ラップ長ΔＬを求めることができる。
【００５２】◇第２実施例 図８は、この発明の第２実施例であるＭＯＳＦＥＴのオ
ーバラップ長測定方法を説明するためのブロック図であ
る。この例のオーバラップ長測定方法が、上述の第１実
施例のそれと異なるところは、ゲート−基板間容量Ｃ
ＧＢを測定する代わりに、ゲート−ウェル間の容量Ｃ
ＧＢを測定するようにした点である。それゆえ、この例
では、第１実施例で用いられた素子取付部２１の基板取
付端子に代えて、ウェル取付端子が用いられ、このウェ
ル取付端子は、電流計２２４を介して、接地されてい
る。これ以外の点では、上述の第１実施例の構成と略同
様である。この例の構成によれば、ウェル１ｗ内に形成
されたＭＯＳＦＥＴに対してもオーバラップ長を正確に
算出できる。
【００５３】◇第３実施例 図９は、この発明の第３実施例であるＭＯＳＦＥＴのオ
ーバラップ長測定装置の電気的構成を示すブロック図で
ある。この例の装置が、上述の第１実施例のそれと大き
く異なるところは、電気計測を行う電気計測装置２（図
１）を廃し、これに伴い、記録媒体４０から電気計測制
御プログラム４ａ及び容量算出プログラム４ｂを廃した
点である。すなわち、この例の装置は、図９に示すよう
に、キーボードやマウス等の入力装置３と、各種処理プ
ログラムを記録した記録媒体４と、上述の各種処理プロ
グラムの制御により動作するＣＰＵ等のデータ処理装置
５と、計測データや演算データ等を一時記憶する記憶装
置６と、ディスプレイ装置やプリンタ等の出力装置７と
から概略構成されている。また、上記記録媒体４０に
は、データ処理装置５に各種処理機能を実現させるため
の、回帰直線導出プログラム４ｃ、ゲート長算出プログ
ラム４ｄ、及びオーバラップ長算出プログラム４ｅが記
録されている。
【００５４】この例の構成では、上述の各種処理プログ
ラム４ｃ，４ｄ，４ｅが、順次記録媒体４０からデータ
処理装置５に読み込まれ、データ処理装置５の動作を制
御する。データ処理装置５は、各種処理プログラム４
ｃ，４ｄ，４ｅの制御により、回帰直線の導出処理、ゲ
ート長の算出処理を経て、オーバラップ長の算出処理を
実行する。回帰直線の導出処理では、何らかの方法で用
意された、測定対象ｎチャネル素子毎、ゲートバイアス
電圧毎のゲート−基板間容量ＣＧＢが、入力装置３から
与えられると、データ処理装置５は、ゲート長Ｌ１，Ｌ
２，Ｌ３，…の異なる複数のｎチャネル素子について、
ゲートバイアス電圧毎に算出されたゲート−基板間容量
ＣＧＢに基づいて、ゲートバイアス電圧毎の、回帰直線
ＣＧＢ＝ａＬ＋ｂの係数ａとｂとを最小自乗法等により
導出する。これより後のゲート長の算出処理、及びオー
バラップ長の算出理手順は、上述の第１実施例で述べた
と略同様である。この例の構成によれば、汎用的なデー
タ処理装置を利用できるので、大変使い勝手が良い。
【００５５】◇第４実施例 次に、この発明の第４実施例であるＭＯＳＦＥＴのデバ
イスモデルについて説明する。この例のデバイスモデル
は、ゲートに直流バイアス電圧を印加したときに流れる
ドレイン電流Ｉｄを、しきい値電圧Ｖthと、ゲート・ソ
ース拡散層抵抗ｒ０と、ゲート電圧ＶGに依存するキャ
リアの実効移動度μｅと、実効チャネル長Ｌeffとを構
成要素に持つ式（９）の解析式で与えるＭＯＳＦＥＴの
デバイスモデルに係り、特開平７−１７６７４０号公報
に記載の従来のデバイスモデルと大きく異なるところ
は、チャネル抵抗Ｒのゲート長Ｌ依存性に基づいてオー
バラップ長ΔＬＲを算出するのを廃し、ゲート−基板間
容量ＣＧＢのゲート長Ｌ依存性に基づいてオーバラップ
長ΔＬＣを算出するようにした点、そして、ゲート長Ｌ
から、この実施例で算出されたオーバラップ長ΔＬＣを
減算することで、実効チャネル長Ｌeff（＝Ｌ−Δ
ＬＣ）を求めるようにした点である。
【００５６】
【数９】 Ｉｄ＝ｆ（Ｌ，ΔＬ，Ｗ，Ｖth，ｒ０，ＶG，…，μｅ） … … （９）
【００５７】この例によれば、短チャネルになると顕著
になるオーバラップ容量やフリンジ容量を含まないチャ
ネル部のみの容量ＣＧＢに基づいて、オーバラップ長Δ
Ｌを求めるので、正確にオーバラップ長ΔＬを求めるこ
とができる。そして、このようなオーバラップ長ΔＬを
用いて実効チャネル長Ｌeffを算出するのであるから、
得られる実効チャネル長Ｌeffも正確である。それゆ
え、実際のデバイス特性を一段と忠実に再現できるＭＯ
ＳＦＥＴのデバイスモデルを実現できる。
【００５８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、測定対象
素子は、ｎチャネルＭＯＳトランジスタに限らず、ｐチ
ャネルＭＯＳトランジスタでも良い。また、ＭＩＳＦＥ
Ｔである限り、ＭＯＳ構造に限らず、例えばＭＯＮＯＳ
構造のＦＥＴでも良い。また、ＬＤＤ（Lightly Doped
Drain）構造のＭＯＳＦＥＴでも良い。また、容量Ｃ
ＧＢのゲート長依存性は、必ずしも、回帰直線ＣＧＢ＝
ａＬ＋ｂの形に限らない。
【００５９】また、上述の実施例では、半導体基板を電
流計を介して接地する一方、ソース・ドレイン拡散層領
域を電流計を介さずに接地する場合について述べたが、
要は、ゲート−半導体基板間に流れる電流を計測するた
めの電流計に、ゲート−ソース・ドレイン拡散層領域間
を流れる電流が流れ込まなければ良いので、半導体基板
と、ソース・ドレイン拡散層領域とを略同電位に設定で
きれば、必ずしも、接地する必要はない。
【００６０】また、上述の実施例では、まず、直流バイ
アス電圧のみをゲートに印加して、ゲート−半導体基板
間の抵抗成分を算出し、次に、交流電圧も印加して、ゲ
ート−基板間容量ＣＧＢを算出する場合について述べた
が、これに代えて、ゲート−基板間を流れる電流値（実
効値）と電圧に対する位相差とを求め、得られた電流値
と位相差とに基づいて、ゲート−基板間容量ＣＧＢを算
出しても良い。
【００６１】また、上述の実施例では、ゲート−基板間
容量ＣＧＢが０となるときのゲート長を直流バイアス電
圧毎に求め、得られたゲート長の飽和値又は最大値をオ
ーバラップ長ΔＬと推定したが、これに限らず、例え
ば、ある直流バイアス電圧を印加すれば、飽和値又は最
大値のゲート長が得られることが分かっている場合に
は、この直流バイアス電圧のみに固定して、１本の回帰
直線を導出するだけで、オーバラップ長を正確に求める
ことができる。
【発明の効果】以上説明したように、この発明の構成に
よれば、測定対象素子のソース拡散領域及びドレイン拡
散層領域を、電流計測手段を介さずに、接地等して、ゲ
ート−基板間の電気計測値のみを抽出するので、短チャ
ネルになると顕著になるオーバラップ容量やフリンジ容
量の効果（短チャネル効果、２次元効果）を排除でき、
チャネル部のみの容量ＣＧＢを正確に求めることができ
る。それゆえ、この正確な容量値ＣＧＢに基づいて算出
されるオーバラップ長ΔＬも一段と確度の高いものとな
る。そして、このようなオーバラップ長ΔＬを用いて実
効チャネル長Ｌeffを算出するのであるから、得られる
実効チャネル長Ｌeffも正確である。したがって、実際
のデバイス特性を一段と忠実に再現できるＭＯＳＦＥＴ
のデバイスモデルを実現できる。
【図面の簡単な説明】
【図１】この発明の第１実施例であるＭＯＳＦＥＴのオ
ーバラップ長測定装置の電気的構成を示すブロック図で
ある。
【図２】同オーバラップ長測定装置を構成する電気計測
装置の電気的構成を示す回路図である。
【図３】同オーバラップ長測定装置を構成するデータ処
理装置の動作処理手順を示すフローチャートである。
【図４】ゲート−基板間容量ＣＧＢの算出方法を説明す
るための図で、ゲート−半導体基板間の等価回路を示す
図である。
【図５】ゲートバイアス電圧Ｖｇ1〜Ｖｇ5毎の、ゲート
−基板間容量ＣＧＢのゲート長依存性を示す特性図であ
る。
【図６】オーバラップ長ΔＬの算出手順の説明に用いら
れる説明図である。
【図７】オーバラップ長ΔＬの算出手順の説明に用いら
れる説明図である。
【図８】この発明の第２実施例であるＭＯＳＦＥＴのオ
ーバラップ長測定方法を説明するためのブロック図であ
る。
【図９】この発明の第３実施例であるＭＯＳＦＥＴのオ
ーバラップ長測定装置の電気的構成を示すブロック図で
ある。
【図１０】ＭＯＳトランジスタの等価回路を示す図であ
る。
【図１１】物理的に重要なデバイスパラメータの１つで
あるオーバラップ長ΔＬを説明するための説明図であ
る。
【図１２】従来のオーバラップ長ΔＬ導出方法を説明す
るための図で、実効ゲート電圧Ｖgeごとの、チャネル抵
抗Ｒのゲート長Ｌ依存性を示す特性図である。
【図１３】ＭＯＳトランジスタの製造プロセスにおい
て、ゲート−ソース・ドレイン拡散層領域間で、オーバ
ラップが発生する原因を説明するための説明図である。
【符号の説明】
１ 被測定素子群 １ｇ ゲート １ox ゲート酸化膜 １ｓ ソース拡散層領域 １ｄ ドレイン拡散層領域 １ｂ 基板（半導体基板） １ｗ ウェル ２ 電気計測装置 ２１ 素子取付部 ２２ 計測部 ２２１ 直流バイアス電圧源 ２２２ 交流電圧源 ２２３ 電圧計（電圧計測手段） ２２４ 電流計（電流計測手段） ３ 入力装置（容量入力手段） ４ａ 電気計測制御プログラム（容量測定手段） ４ｂ 容量算出プログラム（容量測定手段） ４ｃ 回帰直線導出プログラム（ゲート長依存性導
出手段、回帰直線導出手段） ４ｅ オーバラップ長算出プログラム（オーバラッ
プ長推定手段）

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面部又は該表面部のウェ
    ル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥ
    Ｔについて、 各ＭＩＳＦＥＴをＯＦＦ状態に保つ所定の電圧を各ゲー
    トに印加して、各ゲート長Ｌに対するゲート−半導体基
    板間又はゲート−ウェル間の容量ＣＧＢを測定し、該測
    定結果から前記容量ＣＧＢのゲート長依存性を探り、 得られた前記容量ＣＧＢのゲート長依存性に基づいて、
    ゲートとソース・ドレイン拡散層領域とがオーバラップ
    する長さΔＬを求めることを特徴とするＭＩＳＦＥＴオ
    ーバラップ長測定方法。
  2. 【請求項２】 前記半導体基板又はウェルと、前記ソー
    ス・ドレイン拡散層領域とを略同電位に設定又は共に接
    地した状態で、 前記ゲート−半導体基板間又はゲート−ウェル間に所定
    の直流バイアス電圧や交流電圧を印加して、 少なくとも、電流計測手段にて前記ゲート−半導体基板
    間又はゲート−ウェル間に流れる電流を計測し、 得られた測定結果に基づいて、前記各ゲート長Ｌに対す
    るゲート−半導体基板間又はゲート−ウェル間の前記容
    量ＣＧＢを算出することを特徴とする請求項１記載のＭ
    ＩＳＦＥＴオーバラップ長測定方法。
  3. 【請求項３】 前記ゲートに直流バイアス電圧や交流電
    圧を印加するための電圧源を当該ゲートに接続し、 電流計測手段の一方の端子を前記半導体基板又はウェル
    に接続し、 電圧計測手段の一方の端子を前記ゲートに、他方の端子
    を前記半導体基板間又はウェルに接続し、かつ、 前記電流計測手段の他方の端子と、前記ソース・ドレイ
    ン拡散層領域とを略同電位に設定又は共に接地した状態
    で、 前記電圧計測手段にて前記ゲート−半導体基板間又はゲ
    ート−ウェル間の電圧値を測定すると共に、前記電流計
    測手段にて前記ゲート−半導体基板間又はゲート−ウェ
    ル間を流れる電流値を測定し、 得られた測定結果に基づいて、前記各ゲート長Ｌに対す
    るゲート−半導体基板間又はゲート−ウェル間の前記容
    量ＣＧＢを算出することを特徴とする請求項２記載のＭ
    ＩＳＦＥＴオーバラップ長測定方法。
  4. 【請求項４】 前記各ＭＩＳＦＥＴをＯＦＦ状態に保つ
    条件で、所定の直流バイアス電圧をゲートに印加して、
    前記抵抗ＲＧＢを求め、 同じく前記各ＭＩＳＦＥＴをＯＦＦ状態に保つ条件で、
    所定の直流バイアス電圧に所定周波数の交流電圧を重畳
    した電圧をゲートに印加して、前記ゲート−半導体基板
    間又はゲート−ウェル間を流れる交流電流値を求め、 得られた交流電流値と前記抵抗ＲＧＢとに基づいて、前
    記ゲート−半導体基板間又はゲート−ウェル間の前記容
    量ＣＧＢを算出することを特徴とする請求項２又は３記
    載のＭＩＳＦＥＴオーバラップ長測定方法。
  5. 【請求項５】 前記各ＭＩＳＦＥＴをＯＦＦ状態に保つ
    条件で、所定の直流バイアス電圧に所定周波数の交流電
    圧を重畳した電圧をゲートに印加して、前記ゲート−半
    導体基板間又はゲート−ウェル間を流れる交流電流の実
    効値と電圧に対する位相差とを求め、得られた前記実効
    値と位相差とに基づいて、前記ゲート−半導体基板間又
    はゲート−ウェル間の前記容量ＣＧＢを算出することを
    特徴とする請求項２又は３記載のＭＩＳＦＥＴオーバラ
    ップ長測定方法。
  6. 【請求項６】 前記容量ＣＧＢのゲート長依存性に外挿
    法を適用して、前記容量ＣＧＢが０となるときの所定の
    前記ゲート長Ｌ０を求め、 得られたゲート長Ｌ０を前記オーバラップ長ΔＬと推定
    することを特徴とする請求項２，３．４又は５記載のＭ
    ＩＳＦＥＴオーバラップ長測定方法。
  7. 【請求項７】 前記各ゲート長Ｌに対するゲート−基板
    間又はゲート−ウェル間の前記容量ＣＧＢを測定して、
    該容量ＣＧＢとゲート長Ｌとを関係づける回帰直線Ｃ
    ＧＢ＝ａＬ＋ｂを導出し、 導出された該回帰直線に基づいて、前記容量ＣＧＢが０
    となるときの所定の前記ゲート長Ｌ０を求め、 得られたゲート長Ｌ０を前記オーバラップ長ΔＬと推定
    することを特徴とする請求項２，３，４又は５記載のＭ
    ＩＳＦＥＴオーバラップ長測定方法。
  8. 【請求項８】 所定周波数の交流電圧を重畳させなが
    ら、大きさの異なる複数の直流バイアス電圧を各ゲート
    に順次印加し、その際の各ゲート電圧印加時に、各ゲー
    ト長Ｌに対するゲート−半導体基板間又はゲート−ウェ
    ル間の容量ＣＧ Ｂを測定し、該測定結果に基づいて、印
    加した前記直流バイアス電圧毎に、前記容量ＣＧＢのゲ
    ート長依存性を探り、 得られた前記直流バイアス電圧毎の容量ＣＧＢのゲート
    長依存性に外挿法を適用して、前記容量ＣＧＢが０とな
    るときの前記ゲート長Ｌ０１，Ｌ０２，…，Ｌ ０ｎを前
    記直流バイアス電圧毎に求め、得られたゲート長
    Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は最大値を前記
    オーバラップ長ΔＬと推定することを特徴とする請求項
    ６記載のＭＩＳＦＥＴオーバラップ長測定方法。
  9. 【請求項９】 所定周波数の交流電圧を重畳させなが
    ら、大きさの異なる複数の直流バイアス電圧を各ゲート
    に順次印加し、その際の各ゲート電圧印加時に、各ゲー
    ト長Ｌに対するゲート−半導体基板間又はゲート−ウェ
    ル間の容量ＣＧ Ｂを測定し、該測定結果に基づいて、印
    加した前記直流バイアス電圧毎に、前記容量ＣＧＢとゲ
    ート長Ｌとを関係づける回帰直線ＣＧＢ＝ａＬ＋ｂを導
    出し、 導出された前記直流バイアス電圧毎の回帰直線に基づい
    て、前記容量ＣＧＢが０となるときの前記ゲート長Ｌ
    ０１，Ｌ０２，…，Ｌ０ｎを前記直流バイアス電圧毎に
    求め、得られた前記ゲート長Ｌ０１，Ｌ０２，…，Ｌ
    ０ｎの飽和値又は最大値を前記オーバラップ長ΔＬと推
    定することを特徴とする請求項７記載のＭＩＳＦＥＴオ
    ーバラップ長測定方法。
  10. 【請求項１０】 前記各ＭＩＳＦＥＴをＯＦＦ状態に保
    つ電圧とは、 前記ゲート下の前記半導体基板又はウェルにチャネルが
    形成されて、前記各ＭＩＳＦＥＴがＯＮ状態に移行する
    ことになるしきい値電圧の手前又はその近傍の電圧レベ
    ルであることを特徴とする請求項１，４，５，８又は９
    記載のＭＩＳＦＥＴオーバラップ長測定方法。
  11. 【請求項１１】 ＭＩＳＦＥＴのゲートに直流バイアス
    電圧を印加したときにソース・ドレイン間を流れるドレ
    イン電流を、しきい値電圧と、ゲート・ソース拡散層抵
    抗と、ゲート電圧に依存するキャリアの実効移動度と、
    実効チャネル長とを構成要素に持つ解析式で与えるＭＩ
    ＳＦＥＴのデバイスモデルあって、 前記実効チャネル長は、ゲート長から、前記オーバラッ
    プ長ΔＬを減算して求められ、かつ、該オーバラップ長
    ΔＬは、請求項１乃至１０の何れか一に記載のＭＩＳＦ
    ＥＴオーバラップ長測定方法によって求められたもので
    あることを特徴とするＭＩＳＦＥＴのデバイスモデル。
  12. 【請求項１２】 半導体基板の表面部又は該表面部のウ
    ェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦ
    ＥＴについて、所定周波数の交流電圧を重畳させなが
    ら、大きさの異なる複数の直流バイアス電圧を各ゲート
    に順次印加し、その際の直流バイアス電圧毎に測定され
    た、各ゲート長Ｌに対するゲート−半導体基板間又はゲ
    ート−ウェル間の容量ＣＧＢを入力するための容量入力
    手段と、該容量入力手段から入力される容量値ＣＧＢに
    基づいて、前記直流バイアス電圧毎に、前記容量ＣＧＢ
    のゲート長依存性を導出するゲート長依存性導出手段
    と、 該ゲート長依存性導出手段によって導出された前記直流
    バイアス電圧毎の容量ＣＧＢのゲート長依存性に外挿法
    を適用して、前記容量ＣＧＢが０となるときの前記ゲー
    ト長Ｌ０１，Ｌ０２，…，Ｌ０ｎを前記直流バイアス電
    圧毎に求め、得られたゲート長Ｌ０１，Ｌ０２，…，Ｌ
    ０ｎの飽和値又は最大値を前記オーバラップ長ΔＬと推
    定するオーバラップ長推定手段とを備えてなることを特
    徴とするＭＩＳＦＥＴオーバラップ長測定装置。
  13. 【請求項１３】 半導体基板の表面部又は該表面部のウ
    ェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦ
    ＥＴについて、所定周波数の交流電圧を重畳させなが
    ら、大きさの異なる複数の直流バイアス電圧を各ゲート
    に順次印加し、その際の直流バイアス電圧毎に測定され
    た、各ゲート長Ｌに対するゲート−半導体基板間又はゲ
    ート−ウェル間の容量ＣＧＢを入力するための容量入力
    手段と、 該容量入力手段から入力される容量値ＣＧＢに基づい
    て、印加した前記直流バイアス電圧毎に、前記容量Ｃ
    ＧＢとゲート長Ｌとを関係づける回帰直線ＣＧＢ＝ａＬ
    ＋ｂを導出する回帰直線導出手段と、 該回帰直線導出手段によって導出された前記直流バイア
    ス電圧毎の回帰直線に基づいて、前記容量ＣＧＢが０と
    なるときの前記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎを
    前記直流バイアス電圧毎に求め、得られた前記ゲート長
    Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は最大値を前記
    オーバラップ長ΔＬと推定するオーバラップ長推定手段
    とを備えてなることを特徴とするＭＩＳＦＥＴオーバラ
    ップ長測定装置。
  14. 【請求項１４】 交流電圧源と直流電圧源とを備え、半
    導体基板の表面部又は該表面部のウェル内に形成された
    ゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、所定
    周波数の交流電圧を重畳させながら、大きさの異なる複
    数の直流バイアス電圧を各ゲートに順次印加し、その際
    の各ゲート電圧印加時に、各ゲート長Ｌに対するゲート
    −半導体基板間又はゲート−ウェル間の容量ＣＧＢを測
    定する容量測定手段と、 該容量測定手段から出力される測定結果に基づいて、印
    加した前記直流バイアス電圧毎に、前記容量ＣＧＢのゲ
    ート長依存性を導出するゲート長依存性導出手段と、 該ゲート長依存性導出手段によって得られた前記直流バ
    イアス電圧毎の容量Ｃ ＧＢのゲート長依存性に外挿法を
    適用して、前記容量ＣＧＢが０となるときの前記ゲート
    長Ｌ０１，Ｌ０２，…，Ｌ０ｎを前記直流バイアス電圧
    毎に求め、得られたゲート長Ｌ０１，Ｌ０２，…，Ｌ
    ０ｎの飽和値又は最大値を前記オーバラップ長ΔＬと推
    定するオーバラップ長推定手段とを備えてなることを特
    徴とするＭＩＳＦＥＴオーバラップ長測定装置。
  15. 【請求項１５】 交流電圧源と直流電圧源とを備え、半
    導体基板の表面部又は該表面部のウェル内に形成された
    ゲート長Ｌの異なる複数のＭＩＳＦＥＴについて、所定
    周波数の交流電圧を重畳させながら、大きさの異なる複
    数の直流バイアス電圧を各ゲートに順次印加し、その際
    の各ゲート電圧印加時に、各ゲート長Ｌに対するゲート
    −半導体基板間又はゲート−ウェル間の容量ＣＧＢを測
    定する容量測定手段と、 該容量測定手段から出力される測定結果に基づいて、印
    加した前記直流バイアス電圧毎に、前記容量ＣＧＢとゲ
    ート長Ｌとを関係づける回帰直線ＣＧＢ＝ａＬ＋ｂを導
    出する回帰直線導出手段と、 該回帰直線導出手段によって導出された前記直流バイア
    ス電圧毎の回帰直線に基づいて、前記容量ＣＧＢが０と
    なるときの前記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎを
    前記直流バイアス電圧毎に求め、得られた前記ゲート長
    Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和値又は最大値を前記
    オーバラップ長ΔＬと推定するオーバラップ長推定手段
    とを備えてなることを特徴とするＭＩＳＦＥＴオーバラ
    ップ長測定装置。
  16. 【請求項１６】 半導体基板の表面部又は該表面部のウ
    ェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦ
    ＥＴについて、所定周波数の交流電圧を重畳させなが
    ら、大きさの異なる複数の直流バイアス電圧を各ゲート
    に順次印加し、その際の直流バイアス電圧毎に測定され
    た、各ゲート長Ｌに対するゲート−半導体基板間又はゲ
    ート−ウェル間の容量値ＣＧＢがデータ入力手段から与
    えられると、与えられた前記容量値ＣＧＢに基づいて、
    印加した前記直流バイアス電圧毎に、前記容量ＣＧＢの
    ゲート長依存性を導出する処理と、 導出された前記直流バイアス電圧毎の容量ＣＧＢのゲー
    ト長依存性に外挿法を適用して、前記容量ＣＧＢが０と
    なるときの前記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎを
    前記直流バイアス電圧毎に算出する処理と、 算出されたゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎの飽和
    値又は最大値を前記オーバラップ長ΔＬと推定する処理
    とをコンピュータに実行させるためのＭＩＳＦＥＴオー
    バラップ長抽出プログラムを記録したコンピュータ読取
    可能な記録媒体。
  17. 【請求項１７】 半導体基板の表面部又は該表面部のウ
    ェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦ
    ＥＴについて、所定周波数の交流電圧を重畳させなが
    ら、大きさの異なる複数の直流バイアス電圧を各ゲート
    に順次印加し、その際の直流バイアス電圧毎に測定され
    た、各ゲート長Ｌに対するゲート−半導体基板間又はゲ
    ート−ウェル間の容量値ＣＧＢがデータ入力手段から与
    えられると、与えられた前記容量値ＣＧＢに基づいて、
    印加した前記直流バイアス電圧毎に、前記容量ＣＧＢと
    ゲート長Ｌとを関係づける回帰直線ＣＧＢ＝ａＬ＋ｂを
    導出する処理と、 導出された直流バイアス電圧毎の回帰直線に基づいて、
    前記容量ＣＧＢが０となるときの前記ゲート長Ｌ０１，
    Ｌ０２，…，Ｌ０ｎを前記直流バイアス電圧毎に算出す
    る処理と、 算出された前記ゲート長Ｌ０１，Ｌ０２，…，Ｌ０ｎの
    飽和値又は最大値を前記オーバラップ長ΔＬと推定する
    処理とをコンピュータに実行させるためのＭＩＳＦＥＴ
    オーバラップ長抽出プログラムを記録したコンピュータ
    読取可能な記録媒体。
  18. 【請求項１８】 半導体基板の表面部又は該表面部のウ
    ェル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦ
    ＥＴについて、所定周波数の交流電圧を重畳させなが
    ら、大きさの異なる複数の直流バイアス電圧を各ゲート
    に順次印加し、その際の直流バイアス電圧毎に測定され
    た、各ゲート長Ｌに対するゲート−半導体基板間又はゲ
    ート−ウェル間の電流値及び電圧値がデータ入力手段か
    ら与えられると、与えられた前記電流値及び電圧値に基
    づいて、直流バイアス電圧毎の各ゲート長Ｌに対するゲ
    ート−半導体基板間又はゲート−ウェル間の容量値Ｃ
    ＧＢを算出する処理をコンピュータに実行させる機能が
    付加されていることを特徴とする請求項１６又は１７記
    載のＭＩＳＦＥＴオーバラップ長抽出プログラムを記録
    したコンピュータ読取可能な記録媒体。
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Publication number Priority date Publication date Assignee Title
CN105808811A (zh) * 2015-01-15 2016-07-27 瑞萨电子株式会社 电路仿真设备、电路仿真方法和电路仿真程序
WO2019039257A1 (ja) * 2017-08-24 2019-02-28 住友化学株式会社 半導体層の電気的欠陥濃度評価方法、及び半導体素子

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6711723B2 (en) * 2000-04-28 2004-03-23 Northrop Grumman Corporation Hybrid semi-physical and data fitting HEMT modeling approach for large signal and non-linear microwave/millimeter wave circuit CAD
US6906548B1 (en) * 2000-11-02 2005-06-14 Tokyo Electron Limited Capacitance measurement method of micro structures of integrated circuits
JP2002299611A (ja) * 2001-03-30 2002-10-11 Fujitsu Ltd ゲート電極を有する半導体素子の特性の計算方法及びプログラム
DE10208164B4 (de) * 2002-02-26 2006-01-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Steuern einer elektrischen Eigenschaft eines Feldeffekttransistors
JP2003318124A (ja) * 2002-04-23 2003-11-07 Nec Electronics Corp トランジスタ特性の補正方法およびトランジスタの製造方法
US7033873B1 (en) * 2002-09-18 2006-04-25 Advanced Micro Devices, Inc. Methods of controlling gate electrode doping, and systems for accomplishing same
JP2004205301A (ja) * 2002-12-25 2004-07-22 Nec Corp 評価装置及びそれに用いる回路設計方法
JP2004241529A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd 半導体回路装置及びその回路シミュレーション方法
US6812730B2 (en) * 2003-03-13 2004-11-02 Advanced Micro Devices, Inc. Method for independent measurement of mosfet source and drain resistances
JP4353958B2 (ja) * 2005-09-15 2009-10-28 株式会社日立製作所 Ｄｎａ計測装置、及びｄｎａ計測方法
US7475366B2 (en) * 2006-08-04 2009-01-06 International Business Machines Corporation Integrated circuit design closure method for selective voltage binning
US7586314B2 (en) * 2007-06-06 2009-09-08 Keithley Instruments, Inc. Multi-pin CV measurement
JP2010258166A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置、及び、半導体測定システム
TWI606357B (zh) * 2016-02-22 2017-11-21 國立交通大學 高精確度之半導體元件參數萃取方法
US10223483B1 (en) * 2016-12-23 2019-03-05 Intel Corporation Methods for determining resistive-capacitive component design targets for radio-frequency circuitry
DE102022131588A1 (de) * 2022-11-29 2024-05-29 Rheinisch-Westfälische Technische Hochschule Aachen, Körperschaft des öffentlichen Rechts Verfahren zur Degradationsdiagnose, Steuergerät und Leistungselektronikmodul

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS542667A (en) 1977-06-08 1979-01-10 Fujitsu Ltd Manufacture of semiconductor device
JP2699844B2 (ja) 1993-12-21 1998-01-19 日本電気株式会社 Ｍ０ｓｆｅｔのデバイスモデルとパラメータ抽出方法
JP3352936B2 (ja) * 1997-04-18 2002-12-03 株式会社東芝 電気特性評価装置、電気特性評価方法、及び、電気特性評価プログラムを記録したコンピュータ読み取り可能な記録媒体

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105808811A (zh) * 2015-01-15 2016-07-27 瑞萨电子株式会社 电路仿真设备、电路仿真方法和电路仿真程序
CN105808811B (zh) * 2015-01-15 2020-11-03 瑞萨电子株式会社 电路仿真设备、电路仿真方法和电路仿真程序
WO2019039257A1 (ja) * 2017-08-24 2019-02-28 住友化学株式会社 半導体層の電気的欠陥濃度評価方法、及び半導体素子
JP2019040988A (ja) * 2017-08-24 2019-03-14 住友化学株式会社 半導体層の電気的欠陥濃度評価方法、及び半導体素子
CN111033711A (zh) * 2017-08-24 2020-04-17 住友化学株式会社 半导体层的电性缺陷浓度评价方法以及半导体元件
US11513149B2 (en) 2017-08-24 2022-11-29 Sumitomo Chemical Company, Limited Method for evaluating electrical defect density of semiconductor layer, and semiconductor element
JP7220508B2 (ja) 2017-08-24 2023-02-10 住友化学株式会社 半導体層の電気的欠陥濃度評価方法

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JP3269459B2 (ja) 2002-03-25

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