JPH06177151A - 実効チャネル長シミュレーション装置 - Google Patents
実効チャネル長シミュレーション装置Info
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- JPH06177151A JPH06177151A JP4203668A JP20366892A JPH06177151A JP H06177151 A JPH06177151 A JP H06177151A JP 4203668 A JP4203668 A JP 4203668A JP 20366892 A JP20366892 A JP 20366892A JP H06177151 A JPH06177151 A JP H06177151A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
- G06F30/23—Design optimisation, verification or simulation using finite element methods [FEM] or finite difference methods [FDM]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
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- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＩＳＦＥＴの実効チャネル長をシミュレー
ションによって求める際、一つのＭＩＳＦＥＴについて
計算するだけですむようにして計算処理時間と手間を削
減する。 【構成】 デバイス・シミュレーション実行部２１はデ
ータとして記述された一つのＭＩＳＦＥＴの構造を入力
し、複数の印加電圧の組に対して、そのドレイン電流と
擬フェルミ・ポテンシャル分布とを計算する。この結果
をもとに抵抗抽出部２２はソース・ドレイン間抵抗と単
位長さあたりのチャネルの抵抗とを計算する。これら抵
抗値に対して実効チャネル長計算部２３が演算を施し実
効チャネル長を計算する。
ションによって求める際、一つのＭＩＳＦＥＴについて
計算するだけですむようにして計算処理時間と手間を削
減する。 【構成】 デバイス・シミュレーション実行部２１はデ
ータとして記述された一つのＭＩＳＦＥＴの構造を入力
し、複数の印加電圧の組に対して、そのドレイン電流と
擬フェルミ・ポテンシャル分布とを計算する。この結果
をもとに抵抗抽出部２２はソース・ドレイン間抵抗と単
位長さあたりのチャネルの抵抗とを計算する。これら抵
抗値に対して実効チャネル長計算部２３が演算を施し実
効チャネル長を計算する。
Description
【０００１】
【産業上の利用分野】本発明は、シミュレーション装置
に関し、特に電界効果トランジスタ（ＦＥＴ）の実効チ
ャネル長を計算する機能を有するシミュレーション装置
に関する。
に関し、特に電界効果トランジスタ（ＦＥＴ）の実効チ
ャネル長を計算する機能を有するシミュレーション装置
に関する。
【０００２】
【従来の技術】ソース電極とドレイン電極との間の距
離、すなわち実効チャネル長は、ＦＥＴの電気特性を決
定する重要なパラメータである。その大きさは概ねゲー
ト電極の寸法により決まるが、ゲート電極端からのソー
ス・ドレイン電極のしみだしや製造上のばらつきによる
ゲート寸法の設計値からのずれがあるため、その値を知
るには測定を行う必要がある。この方法の一例が、特開
昭５４−２６６６７号公報（特願昭５２−９１７４２
号）に記載されている。この公報に記載された実効チャ
ネル長の測定方法を図４を参照して説明する。
離、すなわち実効チャネル長は、ＦＥＴの電気特性を決
定する重要なパラメータである。その大きさは概ねゲー
ト電極の寸法により決まるが、ゲート電極端からのソー
ス・ドレイン電極のしみだしや製造上のばらつきによる
ゲート寸法の設計値からのずれがあるため、その値を知
るには測定を行う必要がある。この方法の一例が、特開
昭５４−２６６６７号公報（特願昭５２−９１７４２
号）に記載されている。この公報に記載された実効チャ
ネル長の測定方法を図４を参照して説明する。
【０００３】線形領域（ドレイン電圧が十分小さい）で
は、ＦＥＴのソース・ドレイン間抵抗Ｒは次式のように
表せる。
は、ＦＥＴのソース・ドレイン間抵抗Ｒは次式のように
表せる。
【０００４】 Ｒ＝ｒ・ＬE F F ＋ＲE X T ＬE F F ＝ＬG A T E −ΔＬ ここで、ｒ：単位長さあたりのチャネルの抵抗（ソース
・ゲート間電圧とソース・基板間電圧によって変化す
る）、ＬE F F ：実効チャネル長、ＲE X T ：寄生抵抗
（定数と仮定）、ＬG A T E ：ゲート長、ΔＬ：Ｌ
E F F のＬG A T E からのずれ（定数と仮定）、であ
る。式（１）より、いくつかのゲート長の素子について
ソース・ゲート間電圧をある値に固定してＲを測定し、
ＲをＬG A T E に対してプロットすると直線にのる。ソ
ース・ゲート間電圧をいくつか変えて同様の測定をする
と、傾きが異なるいくつかの直線が得られ、それらは式
（１）によれば一点（ΔＬ，ＲE X T ）において交差す
る（図４）ことから、ΔＬとＲE X Tを知ることができ
る。なお、ソース・ゲート間電圧の代わりにソース・基
板間電圧を変化させる方法もある。また、ゲート長によ
るしきい値電圧の違いを考慮し、ゲート電圧としきい値
電圧との差を一定として直線を求める方法もある。
・ゲート間電圧とソース・基板間電圧によって変化す
る）、ＬE F F ：実効チャネル長、ＲE X T ：寄生抵抗
（定数と仮定）、ＬG A T E ：ゲート長、ΔＬ：Ｌ
E F F のＬG A T E からのずれ（定数と仮定）、であ
る。式（１）より、いくつかのゲート長の素子について
ソース・ゲート間電圧をある値に固定してＲを測定し、
ＲをＬG A T E に対してプロットすると直線にのる。ソ
ース・ゲート間電圧をいくつか変えて同様の測定をする
と、傾きが異なるいくつかの直線が得られ、それらは式
（１）によれば一点（ΔＬ，ＲE X T ）において交差す
る（図４）ことから、ΔＬとＲE X Tを知ることができ
る。なお、ソース・ゲート間電圧の代わりにソース・基
板間電圧を変化させる方法もある。また、ゲート長によ
るしきい値電圧の違いを考慮し、ゲート電圧としきい値
電圧との差を一定として直線を求める方法もある。
【０００５】
【発明が解決しようとする課題】従来法では測定に際し
ゲート長の異なる複数の素子を用意し、測定する必要が
ある。ＬＳＩプロセスにおいて同時に寸法の異なる素子
を複数作成することは容易であり、電気的測定に要する
時間は短いから、実際の素子の実効チャネル長を測定す
る場合にはこのことは問題にならない。一方、近年開発
費用と時間の節減や物理現象の理解のためにシミュレー
ションによる素子特性の計算が盛んに行われている。Ｆ
ＥＴのシミュレーションにおいてもシミュレーション結
果の評価や実測データとの比較のために前述のような電
気的な方法で実効チャネル長を求めることが必要にな
る。
ゲート長の異なる複数の素子を用意し、測定する必要が
ある。ＬＳＩプロセスにおいて同時に寸法の異なる素子
を複数作成することは容易であり、電気的測定に要する
時間は短いから、実際の素子の実効チャネル長を測定す
る場合にはこのことは問題にならない。一方、近年開発
費用と時間の節減や物理現象の理解のためにシミュレー
ションによる素子特性の計算が盛んに行われている。Ｆ
ＥＴのシミュレーションにおいてもシミュレーション結
果の評価や実測データとの比較のために前述のような電
気的な方法で実効チャネル長を求めることが必要にな
る。
【０００６】ところがシミュレーションにおいて複数の
素子を構築したり（プロセス・シミュレータを用い
る）、電気特性を求める（デバイス・シミュレータを用
いる）には各々の素子について別々に計算を行う必要が
ある。このため従来法をシミュレーションに適用する
と、用いる素子数に比例して計算処理時間と計算実行の
ための作業量が増大するという欠点があった。
素子を構築したり（プロセス・シミュレータを用い
る）、電気特性を求める（デバイス・シミュレータを用
いる）には各々の素子について別々に計算を行う必要が
ある。このため従来法をシミュレーションに適用する
と、用いる素子数に比例して計算処理時間と計算実行の
ための作業量が増大するという欠点があった。
【０００７】
【課題を解決するための手段】上述した問題点を解決す
るため、本発明によるデバイス・シミュレータは、ＦＥ
Ｔの構造を入力し、複数の印加電圧の組に対して、前記
ＦＥＴの少なくともソース・ドレイン間を流れる電流
と、素子内のポテンシャルの空間分布とを計算する手段
と、前記印加電圧と、ソース・ドレイン間電流と、ポテ
ンシャル分布とから、ソース・ドレイン間抵抗と単位長
さあたりのチャネルの抵抗とを導出する手段と、前記ソ
ース・ドレイン間抵抗と単位長さあたりのチャネルの抵
抗に演算を施して実効チャネル長を計算する手段とを備
える。
るため、本発明によるデバイス・シミュレータは、ＦＥ
Ｔの構造を入力し、複数の印加電圧の組に対して、前記
ＦＥＴの少なくともソース・ドレイン間を流れる電流
と、素子内のポテンシャルの空間分布とを計算する手段
と、前記印加電圧と、ソース・ドレイン間電流と、ポテ
ンシャル分布とから、ソース・ドレイン間抵抗と単位長
さあたりのチャネルの抵抗とを導出する手段と、前記ソ
ース・ドレイン間抵抗と単位長さあたりのチャネルの抵
抗に演算を施して実効チャネル長を計算する手段とを備
える。
【０００８】このようにポテンシャルのデータを利用す
ることで、１個の素子について計算を行うだけで実効チ
ャネル長が計算できる。
ることで、１個の素子について計算を行うだけで実効チ
ャネル長が計算できる。
【０００９】
【実施例】図１は、本発明の一実施例を示すブロック図
である。本実施例は、キーボード等の入力装置１と、プ
ログラム制御により動作するデータ処理装置２と、情報
を記憶する記憶装置３と、ディスプレイ装置等の出力装
置４とから構成される。データ処理装置は、デバイス・
シミュレーション実行部２１と、抵抗抽出部２２と、実
効チャネル長計算部２３とを備える。デバイス構造記憶
部３１は、プロセス・シミュレーションにより構築され
たＭＩＳＦＥＴの素子構造データを記憶する。 次に、
図１および図２を参照して、本実施例の動作について説
明する。
である。本実施例は、キーボード等の入力装置１と、プ
ログラム制御により動作するデータ処理装置２と、情報
を記憶する記憶装置３と、ディスプレイ装置等の出力装
置４とから構成される。データ処理装置は、デバイス・
シミュレーション実行部２１と、抵抗抽出部２２と、実
効チャネル長計算部２３とを備える。デバイス構造記憶
部３１は、プロセス・シミュレーションにより構築され
たＭＩＳＦＥＴの素子構造データを記憶する。 次に、
図１および図２を参照して、本実施例の動作について説
明する。
【００１０】デバイス構造記憶部３１に記録された１個
のＭＩＳＦＥＴの素子構造データ（２次元または３次
元）がデバイス・シミュレーション実行部２１に供給さ
れる。この素子構造データとは、ＭＩＳＦＥＴをメッシ
ュに分割し、メッシュの各頂点での材質（半導体、絶縁
体、金属、空気等）、不純物濃度などを記述したもので
あり、通常のプロセス・シミュレーションの手法により
予め構築しておく。デバイス・シミュレーション実行部
２１はこの素子構造について、物理現象を記述した方程
式（ポアソン方程式、ドリフト・拡散の方程式などの基
本方程式、または計算を容易にするためにそれらを組み
合わせ変形した式）を解くことにより、少なくともソー
ス・ドレイン間電流ＩD と素子内の擬フェルミ・ポテン
シャルφの分布を計算する（ステップＳ１）。擬フェル
ミ・ポテンシャルとは、電位の単位を持つ、キャリア濃
度と局所的電位の関数であり、デバイス・シミュレーシ
ョン実行の際、副次的に導出することができる。この計
算は、ソース・ドレイン間電圧ＶD S を一定値とし、ソ
ース・ゲート間電圧ＶG S とソース・基板間電圧ＶBS
の少なくとも一方を変化させた複数の印加電圧条件で行
う。印加電圧としては例えばｎ型素子についてＶD S ＝
０．０５Ｖ、ＶB S ＝０Ｖ、ＶG S ＝１、２、３Ｖとす
る。
のＭＩＳＦＥＴの素子構造データ（２次元または３次
元）がデバイス・シミュレーション実行部２１に供給さ
れる。この素子構造データとは、ＭＩＳＦＥＴをメッシ
ュに分割し、メッシュの各頂点での材質（半導体、絶縁
体、金属、空気等）、不純物濃度などを記述したもので
あり、通常のプロセス・シミュレーションの手法により
予め構築しておく。デバイス・シミュレーション実行部
２１はこの素子構造について、物理現象を記述した方程
式（ポアソン方程式、ドリフト・拡散の方程式などの基
本方程式、または計算を容易にするためにそれらを組み
合わせ変形した式）を解くことにより、少なくともソー
ス・ドレイン間電流ＩD と素子内の擬フェルミ・ポテン
シャルφの分布を計算する（ステップＳ１）。擬フェル
ミ・ポテンシャルとは、電位の単位を持つ、キャリア濃
度と局所的電位の関数であり、デバイス・シミュレーシ
ョン実行の際、副次的に導出することができる。この計
算は、ソース・ドレイン間電圧ＶD S を一定値とし、ソ
ース・ゲート間電圧ＶG S とソース・基板間電圧ＶBS
の少なくとも一方を変化させた複数の印加電圧条件で行
う。印加電圧としては例えばｎ型素子についてＶD S ＝
０．０５Ｖ、ＶB S ＝０Ｖ、ＶG S ＝１、２、３Ｖとす
る。
【００１１】以上の計算結果は抵抗抽出部２２に供給さ
れる。抵抗抽出部２２は、上記各々の印加電圧条件につ
いて、素子のソース・ドレイン間抵抗（式（１）のＲ）
と、ソースとドレインの中央付近でのチャネルの抵抗
（式（１）のｒ）を計算する（ステップＳ２）。実際の
素子においてはチャネル抵抗ｒを外部から直接知ること
ができないため、複数の素子を測定することで直線の傾
きからｒを知る必要がある。しかし、シミュレーション
では計算された素子内の擬フェルミ・ポテンシャル分布
を用いて、チャネル抵抗ｒを直接導出することができる
ため、複数の素子は必要ない。
れる。抵抗抽出部２２は、上記各々の印加電圧条件につ
いて、素子のソース・ドレイン間抵抗（式（１）のＲ）
と、ソースとドレインの中央付近でのチャネルの抵抗
（式（１）のｒ）を計算する（ステップＳ２）。実際の
素子においてはチャネル抵抗ｒを外部から直接知ること
ができないため、複数の素子を測定することで直線の傾
きからｒを知る必要がある。しかし、シミュレーション
では計算された素子内の擬フェルミ・ポテンシャル分布
を用いて、チャネル抵抗ｒを直接導出することができる
ため、複数の素子は必要ない。
【００１２】以上で計算された各印加電圧条件に対する
抵抗値（Ｒとｒ）は、実効チャネル長計算部２３に供給
される。実効チャネル長計算部２３はこれら印加電圧値
と抵抗値に演算を施して実効チャネル長を計算する（ス
テップＳ３）。その結果は出力装置４により出力される
（ステップＳ４）。
抵抗値（Ｒとｒ）は、実効チャネル長計算部２３に供給
される。実効チャネル長計算部２３はこれら印加電圧値
と抵抗値に演算を施して実効チャネル長を計算する（ス
テップＳ３）。その結果は出力装置４により出力される
（ステップＳ４）。
【００１３】図３を参照して、ステップＳ２におけるチ
ャネル抵抗ｒの計算方法を説明する。チャネル抵抗ｒ
は、ソースからドレインに向かうキャリアの流れに沿っ
た、単位長さあたりの主キャリアに対する擬フェルミ・
ポテンシャルφの空間的傾きを、全ソース・ドレイン間
電流ＩD で除すことにより得られる。すなわち、図３に
おいて、 ｒ＝（φ2 −φ1 ）／（ｄ・ＩD ） （２） である。チャネル抵抗ｒは、擬フェルミ・ポテンシャル
の勾配が基板表面に対しなるべく平行かつ一定である領
域で計算することが望ましい。特に、金属−絶縁膜−半
導体型ＦＥＴ（ＭＩＳＦＥＴ）では、ソースとドレイン
から等距離の半導体表面付近が適する。
ャネル抵抗ｒの計算方法を説明する。チャネル抵抗ｒ
は、ソースからドレインに向かうキャリアの流れに沿っ
た、単位長さあたりの主キャリアに対する擬フェルミ・
ポテンシャルφの空間的傾きを、全ソース・ドレイン間
電流ＩD で除すことにより得られる。すなわち、図３に
おいて、 ｒ＝（φ2 −φ1 ）／（ｄ・ＩD ） （２） である。チャネル抵抗ｒは、擬フェルミ・ポテンシャル
の勾配が基板表面に対しなるべく平行かつ一定である領
域で計算することが望ましい。特に、金属−絶縁膜−半
導体型ＦＥＴ（ＭＩＳＦＥＴ）では、ソースとドレイン
から等距離の半導体表面付近が適する。
【００１４】ステップＳ２の結果より、ステップＳ３に
おいては、各印加電圧条件についてソース・ドレイン間
抵抗Ｒとチャネル抵抗ｒがともに知られている。また計
算対象の素子のゲート長ＬG A T E も予め知られている
から、各印加電圧における、Ｒ対ＬG A T E 平面上の図
４に示したような直線の方程式が、（ＬG A T E ，Ｒ）
を通過し、傾きがｒであるという形で判明している。従
って、適切な方法で異なる印加電圧に対するこれら複数
の直線の交点を計算すれば実効チャネル長ＬEF F と寄
生抵抗ＲE X T を決定することができる。なお、Ｌ
G A T E の値はＬEF F の計算の最終結果には残らない
ため、必ずしも用いる必要はない。
おいては、各印加電圧条件についてソース・ドレイン間
抵抗Ｒとチャネル抵抗ｒがともに知られている。また計
算対象の素子のゲート長ＬG A T E も予め知られている
から、各印加電圧における、Ｒ対ＬG A T E 平面上の図
４に示したような直線の方程式が、（ＬG A T E ，Ｒ）
を通過し、傾きがｒであるという形で判明している。従
って、適切な方法で異なる印加電圧に対するこれら複数
の直線の交点を計算すれば実効チャネル長ＬEF F と寄
生抵抗ＲE X T を決定することができる。なお、Ｌ
G A T E の値はＬEF F の計算の最終結果には残らない
ため、必ずしも用いる必要はない。
【００１５】ＬE F F を計算する第１の方法として、単
純に２本の直線の交点を計算する方法がある。印加電圧
条件１、２に対するソース・ドレイン間抵抗とチャネル
抵抗がそれぞれＲ1 とｒ1 、Ｒ2 とｒ2 であるとし、こ
れら２条件に対応する２直線の交点の座標を計算するこ
とで、 ＬE F F ＝（Ｒ1 −Ｒ2 ）／（ｒ1 −ｒ2 ） （３） と計算できる。外部抵抗はこの結果を式（１）に代入す
ることで得られる。
純に２本の直線の交点を計算する方法がある。印加電圧
条件１、２に対するソース・ドレイン間抵抗とチャネル
抵抗がそれぞれＲ1 とｒ1 、Ｒ2 とｒ2 であるとし、こ
れら２条件に対応する２直線の交点の座標を計算するこ
とで、 ＬE F F ＝（Ｒ1 −Ｒ2 ）／（ｒ1 −ｒ2 ） （３） と計算できる。外部抵抗はこの結果を式（１）に代入す
ることで得られる。
【００１６】他の方法として、３本以上の直線、すなわ
ち３通り以上の印加電圧条件でのデータを用いる方法が
ある。この場合、計算誤差があること、式（１）におい
てΔＬとＲE X T がともに定数であるとした仮定が必ず
しも厳密には成立しないこと、などから全部の直線が１
点で交差することは期待できない。この場合は統計処理
に類似した手法を用いることで実効チャネル長を決定す
る。そのような取扱いの一例として１９９１年のマイク
ロエレクトロニック・テスト・ストラクチャに関する国
際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｔｅｓ
ｔ Ｓｔｒｕｃｔｕｒｅｓ）において本発明者らにより
提案された方法がある（同会議予稿集２１５ページ）。
この方法では実効チャネル長を次式により決定する。
ち３通り以上の印加電圧条件でのデータを用いる方法が
ある。この場合、計算誤差があること、式（１）におい
てΔＬとＲE X T がともに定数であるとした仮定が必ず
しも厳密には成立しないこと、などから全部の直線が１
点で交差することは期待できない。この場合は統計処理
に類似した手法を用いることで実効チャネル長を決定す
る。そのような取扱いの一例として１９９１年のマイク
ロエレクトロニック・テスト・ストラクチャに関する国
際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｔｅｓ
ｔ Ｓｔｒｕｃｔｕｒｅｓ）において本発明者らにより
提案された方法がある（同会議予稿集２１５ページ）。
この方法では実効チャネル長を次式により決定する。
【００１７】 ＬE F F ＝Ｃｏｖ（ｒ，Ｒ）／Ｖａｒ（ｒ） （４） ここで、ｒとＲは印加電圧条件により変化する変数であ
り、Ｃｏｖ（ｒ，Ｒ）は変数ｒとＲの共分散、Ｖａｒ
（ｒ）は変数ｒの分散を表す。なお、この方法と全く等
価な結果をもたらす別の方法が前述の特開昭５４−２６
６６７号公報にも記載されている。この方法では、図４
に示したような直線各々について縦軸切片を傾きｒに対
してプロットし、それらプロットに対する回帰直線の傾
きを−ΔＬとする。
り、Ｃｏｖ（ｒ，Ｒ）は変数ｒとＲの共分散、Ｖａｒ
（ｒ）は変数ｒの分散を表す。なお、この方法と全く等
価な結果をもたらす別の方法が前述の特開昭５４−２６
６６７号公報にも記載されている。この方法では、図４
に示したような直線各々について縦軸切片を傾きｒに対
してプロットし、それらプロットに対する回帰直線の傾
きを−ΔＬとする。
【００１８】本発明が取り扱う実効チャネル長は、電気
的な特性から決定されるものである。一方、別の立場と
して、実効チャネル長を純粋に素子の構造的寸法で定義
する考え方がある。例えばＭＩＳＦＥＴでは、ソースお
よびドレインのｐｎ接合位置の隔たりをもって実効チャ
ネル長とする。後者の立場によれば実効チャネル長はプ
ロセス・シミュレーションの結果から直接決定でき、電
気的特性を計算するデバイス・シミュレーションは不要
である。しかし、デバイスの実際の特性を決定するのは
単にｐｎ接合の位置などではなく、あくまでも電気的な
チャネル長である。また、実測データとの比較のため
に、シミュレーションにおいても実測と同じ方法による
実効チャネル長の計算が必要である。
的な特性から決定されるものである。一方、別の立場と
して、実効チャネル長を純粋に素子の構造的寸法で定義
する考え方がある。例えばＭＩＳＦＥＴでは、ソースお
よびドレインのｐｎ接合位置の隔たりをもって実効チャ
ネル長とする。後者の立場によれば実効チャネル長はプ
ロセス・シミュレーションの結果から直接決定でき、電
気的特性を計算するデバイス・シミュレーションは不要
である。しかし、デバイスの実際の特性を決定するのは
単にｐｎ接合の位置などではなく、あくまでも電気的な
チャネル長である。また、実測データとの比較のため
に、シミュレーションにおいても実測と同じ方法による
実効チャネル長の計算が必要である。
【００１９】なお、実施例ではＭＩＳＦＥＴについて述
べたが、ＭＥＳＦＥＴ、ＪＦＥＴ等他のＦＥＴについて
も本発明は適用できる。
べたが、ＭＥＳＦＥＴ、ＪＦＥＴ等他のＦＥＴについて
も本発明は適用できる。
【００２０】
【発明の効果】以上説明したように、本発明による実効
チャネル長シミュレーション装置は、シミュレーション
の際副次的に得られる擬フェルミ・ポテンシャル分布か
らチャネル抵抗ｒを決定するため、単一の素子について
シミュレーションを実行するだけで実効チャネル長を導
出することができ、複数の素子についての計算を必要と
する従来の方法と比較して、処理に要する時間を２分の
１以下に抑えることができるという効果がある。また、
実効チャネル長が一連の処理の後自動的に出力されるた
め、従来必要とされていた手作業による計算の手間が不
要になるという効果もある。
チャネル長シミュレーション装置は、シミュレーション
の際副次的に得られる擬フェルミ・ポテンシャル分布か
らチャネル抵抗ｒを決定するため、単一の素子について
シミュレーションを実行するだけで実効チャネル長を導
出することができ、複数の素子についての計算を必要と
する従来の方法と比較して、処理に要する時間を２分の
１以下に抑えることができるという効果がある。また、
実効チャネル長が一連の処理の後自動的に出力されるた
め、従来必要とされていた手作業による計算の手間が不
要になるという効果もある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の装置でチャネル長を決定するためのフ
ローチャートである。
ローチャートである。
【図３】擬フェルミ・ポテンシャル分布とｒとの関係を
示す図である。
示す図である。
【図４】従来の実効チャネル長測定法を示す図である。
２ データ処理装置 ２１ デバイス・シミュレーション実行部 ２２ 抵抗抽出部 ２３ 実効チャネル長計算部 ３ 記憶装置 ３１ デバイス構造記憶部
Claims (1)
- 【請求項１】 電界効果トランジスタの構造を入力し、
複数の印加電圧の組に対して、前記トランジスタの少な
くともソース・ドレイン間を流れる電流と、素子内のポ
テンシャル空間分布とを計算する手段と、 前記印加電圧と、ソース・ドレイン間電流と、ポテンシ
ャル分布とから、ソース・ドレイン間抵抗と単位長さあ
たりのチャネルの抵抗とを導出する手段と、 前記ソース・ドレイン間抵抗と単位長さあたりのチャネ
ルの抵抗に演算を施して実効チャネル長を計算する手段
とを備えたことを特徴とするシミュレーション装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203668A JPH0793438B2 (ja) | 1992-07-30 | 1992-07-30 | 実効チャネル長シミュレーション装置 |
| US08/445,578 US5481485A (en) | 1992-07-30 | 1995-05-22 | Effective channel length simulation using a single sample transistor |
Applications Claiming Priority (1)
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