JP2002299611A - ゲート電極を有する半導体素子の特性の計算方法及びプログラム - Google Patents
ゲート電極を有する半導体素子の特性の計算方法及びプログラムInfo
- Publication number
- JP2002299611A JP2002299611A JP2001098788A JP2001098788A JP2002299611A JP 2002299611 A JP2002299611 A JP 2002299611A JP 2001098788 A JP2001098788 A JP 2001098788A JP 2001098788 A JP2001098788 A JP 2001098788A JP 2002299611 A JP2002299611 A JP 2002299611A
- Authority
- JP
- Japan
- Prior art keywords
- gate length
- limit
- coordinate
- impurity concentration
- concentration distribution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
- G06F30/23—Design optimisation, verification or simulation using finite element methods [FEM] or finite difference methods [FDM]
Abstract
(57)【要約】
【課題】 半導体素子の特性を計算する際の計算時間を
短縮することが可能な計算方法を提供する。 【解決手段】 半導体基板の表面の一部の領域上にゲー
ト電極を有する半導体素子のゲート長を決定し、決定さ
れたゲート長を上限ゲート長とする。ゲート長が上限ゲ
ート長の半導体素子について、不純物注入条件を決定
し、代表不純物濃度分布を計算する。代表不純物濃度分
布に基づいて、限界ゲート長を求める。限界ゲート長以
上であり、かつ上限ゲート長以下の長さのゲート長を有
する半導体素子について、代表不純物濃度分布に基づい
て、当該半導体素子の不純物濃度分布を導出する。導出
された不純物濃度分布に基づいて、半導体素子の特性を
求める。
短縮することが可能な計算方法を提供する。 【解決手段】 半導体基板の表面の一部の領域上にゲー
ト電極を有する半導体素子のゲート長を決定し、決定さ
れたゲート長を上限ゲート長とする。ゲート長が上限ゲ
ート長の半導体素子について、不純物注入条件を決定
し、代表不純物濃度分布を計算する。代表不純物濃度分
布に基づいて、限界ゲート長を求める。限界ゲート長以
上であり、かつ上限ゲート長以下の長さのゲート長を有
する半導体素子について、代表不純物濃度分布に基づい
て、当該半導体素子の不純物濃度分布を導出する。導出
された不純物濃度分布に基づいて、半導体素子の特性を
求める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の表面
の一部の領域上にゲート電極が形成された半導体装置の
特性の計算方法及びその計算を行うプログラムに関す
る。
の一部の領域上にゲート電極が形成された半導体装置の
特性の計算方法及びその計算を行うプログラムに関す
る。
【０００２】近年、半導体素子の高性能化、高集積化が
加速しており、高性能の新しい半導体素子を速やかに、
かつ低価格で市場に送り出すことが望まれている。この
要望を満たすために、シミュレーション技術が利用され
ている。
加速しており、高性能の新しい半導体素子を速やかに、
かつ低価格で市場に送り出すことが望まれている。この
要望を満たすために、シミュレーション技術が利用され
ている。
【０００３】
【従来の技術】図９を参照して、従来の半導体素子の特
性の計算方法について説明する。ステップＳＴ１００に
おいて、計算すべきＮ個の半導体素子の各々のゲート長
Ｌｇ（１）〜Ｌｇ（Ｎ）を入力する。なお、これらの半
導体素子は、ゲート長が異なる点を除いて、同一の構造
を有する。ステップＳＴ１０１に進み、変数ｉに１を代
入する。変数ｉは、Ｎ個の半導体素子のうち１個を特定
するためのものである。
性の計算方法について説明する。ステップＳＴ１００に
おいて、計算すべきＮ個の半導体素子の各々のゲート長
Ｌｇ（１）〜Ｌｇ（Ｎ）を入力する。なお、これらの半
導体素子は、ゲート長が異なる点を除いて、同一の構造
を有する。ステップＳＴ１０１に進み、変数ｉに１を代
入する。変数ｉは、Ｎ個の半導体素子のうち１個を特定
するためのものである。
【０００４】ステップＳＴ１０２に進み、ゲート長がＬ
ｇ（ｉ）の半導体素子のプロセスシミュレーションを行
う。具体的には、イオン注入条件、熱処理条件等のプロ
セス条件が入力され、半導体基板内の不純物濃度分布が
計算される。プロセスシミュレーションが終了すると、
ステップＳＴ１０３に進む。
ｇ（ｉ）の半導体素子のプロセスシミュレーションを行
う。具体的には、イオン注入条件、熱処理条件等のプロ
セス条件が入力され、半導体基板内の不純物濃度分布が
計算される。プロセスシミュレーションが終了すると、
ステップＳＴ１０３に進む。
【０００５】ステップＳＴ１０３では、プロセスシミュ
レーションで求められた不純物濃度分布に基づいて、半
導体素子の電流電圧特性が計算される。この計算は、デ
バイスシミュレーションと呼ばれる。デバイスシミュレ
ーションが終了すると、ステップＳＴ１０４に進む。
レーションで求められた不純物濃度分布に基づいて、半
導体素子の電流電圧特性が計算される。この計算は、デ
バイスシミュレーションと呼ばれる。デバイスシミュレ
ーションが終了すると、ステップＳＴ１０４に進む。
【０００６】ステップＳＴ１０４で、変数ｉがインクリ
メントされ、ステップＳＴ１０５で変数ｉと、計算すべ
き半導体素子の数Ｎとの大小関係が比較される。条件ｉ
≦Ｎが満足されるとき、ステップ１０２に戻り、未だ計
算されていないゲート長の半導体素子について、プロセ
スシミュレーションとデバイスシミュレーションとが実
行される。条件ｉ＞Ｎが満たされると、シミュレーショ
ンが終了する。
メントされ、ステップＳＴ１０５で変数ｉと、計算すべ
き半導体素子の数Ｎとの大小関係が比較される。条件ｉ
≦Ｎが満足されるとき、ステップ１０２に戻り、未だ計
算されていないゲート長の半導体素子について、プロセ
スシミュレーションとデバイスシミュレーションとが実
行される。条件ｉ＞Ｎが満たされると、シミュレーショ
ンが終了する。
【０００７】
【発明が解決しようとする課題】図９に示した計算方法
では、計算すべきすべての半導体素子について、プロセ
スシミュレーションとデバイスシミュレーションとが実
行される。ところが、プロセスシミュレーションは長時
間を必要とするため、これをＮ回繰り返すと、全体の計
算時間が著しく長くなってしまう。
では、計算すべきすべての半導体素子について、プロセ
スシミュレーションとデバイスシミュレーションとが実
行される。ところが、プロセスシミュレーションは長時
間を必要とするため、これをＮ回繰り返すと、全体の計
算時間が著しく長くなってしまう。
【０００８】本発明の目的は、半導体素子の特性を計算
する際の計算時間を短縮することが可能な計算方法、及
びそのプログラムを提供することである。
する際の計算時間を短縮することが可能な計算方法、及
びそのプログラムを提供することである。
【０００９】
【課題を解決するための手段】本発明の一観点による
と、半導体基板の表面の一部の領域上にゲート電極を有
する半導体素子のゲート長を決定し、決定されたゲート
長を上限ゲート長とする工程と、ゲート長が前記上限ゲ
ート長の半導体素子について、不純物注入条件を決定
し、代表不純物濃度分布を計算する工程と、前記代表不
純物濃度分布に基づいて、限界ゲート長を求める工程
と、前記限界ゲート長以上であり、かつ前記上限ゲート
長以下の長さのゲート長を有する半導体素子について、
前記代表不純物濃度分布に基づいて、当該半導体素子の
不純物濃度分布を導出する工程と、導出された不純物濃
度分布に基づいて、半導体素子の特性を求める工程とを
有する半導体素子の特性の計算方法が提供される。
と、半導体基板の表面の一部の領域上にゲート電極を有
する半導体素子のゲート長を決定し、決定されたゲート
長を上限ゲート長とする工程と、ゲート長が前記上限ゲ
ート長の半導体素子について、不純物注入条件を決定
し、代表不純物濃度分布を計算する工程と、前記代表不
純物濃度分布に基づいて、限界ゲート長を求める工程
と、前記限界ゲート長以上であり、かつ前記上限ゲート
長以下の長さのゲート長を有する半導体素子について、
前記代表不純物濃度分布に基づいて、当該半導体素子の
不純物濃度分布を導出する工程と、導出された不純物濃
度分布に基づいて、半導体素子の特性を求める工程とを
有する半導体素子の特性の計算方法が提供される。
【００１０】本発明の他の観点によると、半導体基板の
表面の一部の領域上にゲート電極を有する半導体素子の
上限ゲート長を入力する手順と、不純物注入条件を入力
する手順と、ゲート長が前記上限ゲート長の半導体素子
について、入力された不純物注入条件の下で、代表不純
物濃度分布を計算する手順と、前記代表不純物濃度分布
に基づいて、限界ゲート長を求める手順と、前記限界ゲ
ート長以上であり、かつ前記上限ゲート長以下の長さの
ゲート長を有する半導体素子について、前記代表不純物
濃度分布に基づいて、当該半導体素子の不純物濃度分布
を導出する手順と、導出された不純物濃度分布に基づい
て、半導体素子の特性を計算する手順とをコンピュータ
に実行させるためのプログラムが提供される。
表面の一部の領域上にゲート電極を有する半導体素子の
上限ゲート長を入力する手順と、不純物注入条件を入力
する手順と、ゲート長が前記上限ゲート長の半導体素子
について、入力された不純物注入条件の下で、代表不純
物濃度分布を計算する手順と、前記代表不純物濃度分布
に基づいて、限界ゲート長を求める手順と、前記限界ゲ
ート長以上であり、かつ前記上限ゲート長以下の長さの
ゲート長を有する半導体素子について、前記代表不純物
濃度分布に基づいて、当該半導体素子の不純物濃度分布
を導出する手順と、導出された不純物濃度分布に基づい
て、半導体素子の特性を計算する手順とをコンピュータ
に実行させるためのプログラムが提供される。
【００１１】一旦限界ゲート長を求まると、限界ゲート
長よりも長く、かつ上限ゲート長以下のゲート長を有す
る半導体素子について、不純物注入条件等から不純物濃
度分布を計算することなく、半導体素子の特性を求める
ことができる。
長よりも長く、かつ上限ゲート長以下のゲート長を有す
る半導体素子について、不純物注入条件等から不純物濃
度分布を計算することなく、半導体素子の特性を求める
ことができる。
【００１２】
【発明の実施の形態】図１に、本発明の第１の実施例に
よる半導体素子の特性の計算方法のメインフローチャー
トを示す。まず、ステップＳＴ１において、特性を計算
すべきＮ個の半導体素子のゲート長Ｌｇ（１）〜Ｌｇ
（Ｎ）を入力する。例えば、Ｎ＝１０とし、Ｌｇ（１）
〜Ｌｇ（１０）を、それぞれ５μｍ、４μｍ、３μｍ、
２μｍ、１μｍ、０．８μｍ、０．５μｍ、０．３μ
ｍ、０．２６μｍ、０．２４μｍとする。
よる半導体素子の特性の計算方法のメインフローチャー
トを示す。まず、ステップＳＴ１において、特性を計算
すべきＮ個の半導体素子のゲート長Ｌｇ（１）〜Ｌｇ
（Ｎ）を入力する。例えば、Ｎ＝１０とし、Ｌｇ（１）
〜Ｌｇ（１０）を、それぞれ５μｍ、４μｍ、３μｍ、
２μｍ、１μｍ、０．８μｍ、０．５μｍ、０．３μ
ｍ、０．２６μｍ、０．２４μｍとする。
【００１３】図２（Ａ）に、半導体素子の断面図を示
す。半導体基板１の表面の一部の領域上にゲート絶縁膜
２を介してゲート電極３が形成されている。ゲート電極
３の側壁上にサイドウォールスペーサ４が形成されてい
る。ゲート電極３のゲート長をＬｇとする。特性を計算
すべきＮ個の半導体素子は、ゲート長が異なる点を除い
て、同一の構造を有する。半導体基板１の表面に垂直
で、かつゲート長方向に平行な断面（図２（Ａ）の紙面
に相当）内に、ＸＹ直交座標系を定義する。Ｘ軸はゲー
ト長方向に平行で、Ｙ軸は半導体基板１の表面に対して
垂直である。ゲート電極３の中央をＸ軸の原点とし、半
導体基板１の表面をＹ軸の原点とし、半導体基板１の内
部に向かう向きをＹ軸の正の向きとする。この半導体素
子は、Ｙ軸に関して対象である。
す。半導体基板１の表面の一部の領域上にゲート絶縁膜
２を介してゲート電極３が形成されている。ゲート電極
３の側壁上にサイドウォールスペーサ４が形成されてい
る。ゲート電極３のゲート長をＬｇとする。特性を計算
すべきＮ個の半導体素子は、ゲート長が異なる点を除い
て、同一の構造を有する。半導体基板１の表面に垂直
で、かつゲート長方向に平行な断面（図２（Ａ）の紙面
に相当）内に、ＸＹ直交座標系を定義する。Ｘ軸はゲー
ト長方向に平行で、Ｙ軸は半導体基板１の表面に対して
垂直である。ゲート電極３の中央をＸ軸の原点とし、半
導体基板１の表面をＹ軸の原点とし、半導体基板１の内
部に向かう向きをＹ軸の正の向きとする。この半導体素
子は、Ｙ軸に関して対象である。
【００１４】ステップＳＴ２に進み、最大ゲート長Ｌｇ
ｍａｘ、すなわちゲート長Ｌｇ＝５μｍの半導体素子に
ついて、プロセスシミュレーションを行う。以下、プロ
セスシミュレーションの条件の一例を説明する。対象と
する半導体素子は、ＣＭＯＳロジックに用いられるＮＭ
ＯＳトランジスタである。対象とする半導体素子はＹ軸
に関して対象であるため、プロセスシミュレーション
は、図２（Ａ）に示したＸＹ平面内のＸ座標の正の領域
のみで行われる。
ｍａｘ、すなわちゲート長Ｌｇ＝５μｍの半導体素子に
ついて、プロセスシミュレーションを行う。以下、プロ
セスシミュレーションの条件の一例を説明する。対象と
する半導体素子は、ＣＭＯＳロジックに用いられるＮＭ
ＯＳトランジスタである。対象とする半導体素子はＹ軸
に関して対象であるため、プロセスシミュレーション
は、図２（Ａ）に示したＸＹ平面内のＸ座標の正の領域
のみで行われる。
【００１５】まず、ＸＹ面内に、シミュレーション用の
メッシュを設定する。図８に、メッシュの一例を示す。
メッシュは等間隔ではなく、不純物濃度の変化が大きい
と思われる領域のメッシュを緻密にしている。例えば、
深くなるに従って、メッシュ間隔が広がっている。
メッシュを設定する。図８に、メッシュの一例を示す。
メッシュは等間隔ではなく、不純物濃度の変化が大きい
と思われる領域のメッシュを緻密にしている。例えば、
深くなるに従って、メッシュ間隔が広がっている。
【００１６】次に、基板材料をシリコンに設定する。さ
らに、ｐ型ウェルの形成のためのイオン注入条件、チャ
ネル注入のためのイオン注入条件、ゲート酸化膜形成条
件、多結晶シリコン膜の形成条件を設定する。この条件
で形成された多結晶シリコン膜がパターニングされ、上
記１０種類のゲート長のゲート電極３が形成される。
らに、ｐ型ウェルの形成のためのイオン注入条件、チャ
ネル注入のためのイオン注入条件、ゲート酸化膜形成条
件、多結晶シリコン膜の形成条件を設定する。この条件
で形成された多結晶シリコン膜がパターニングされ、上
記１０種類のゲート長のゲート電極３が形成される。
【００１７】次に、ソース及びドレインのエクステンシ
ョン部を形成するためのイオン注入条件を設定する。イ
オン注入後、ゲート電極３の側壁上にサイドウォールス
ペーサ４が形成される。深いソース及びドレインを形成
するためのイオン注入条件、及び活性化のための熱処理
条件を設定する。これらのプロセス条件の下で、プロセ
スシミュレーションを行い、不純物濃度分布を求める。
この不純物濃度分布を、代表不純物濃度分布と呼ぶ。
ョン部を形成するためのイオン注入条件を設定する。イ
オン注入後、ゲート電極３の側壁上にサイドウォールス
ペーサ４が形成される。深いソース及びドレインを形成
するためのイオン注入条件、及び活性化のための熱処理
条件を設定する。これらのプロセス条件の下で、プロセ
スシミュレーションを行い、不純物濃度分布を求める。
この不純物濃度分布を、代表不純物濃度分布と呼ぶ。
【００１８】図２（Ｂ）に、計算により求められた不純
物濃度分布の一例を示す。図中のシリコン基板１内の複
数の曲線は、等濃度線を示す。
物濃度分布の一例を示す。図中のシリコン基板１内の複
数の曲線は、等濃度線を示す。
【００１９】プロセスシミュレーションが終了すると、
ステップＳＴ３に進む。ステップＳＴ３では、限界ゲー
ト長Ｌｇｓが求められる。以下、図３及び図４を参照し
て、限界ゲート長Ｌｇｓを求める方法について説明す
る。
ステップＳＴ３に進む。ステップＳＴ３では、限界ゲー
ト長Ｌｇｓが求められる。以下、図３及び図４を参照し
て、限界ゲート長Ｌｇｓを求める方法について説明す
る。
【００２０】図３は、図１に示したステップＳＴ３の詳
細なフローチャートを示す。図４（Ａ）は、半導体素子
のＸＹ面内の断面図を示し、図４（Ｂ）〜（Ｄ）は、そ
れぞれ不純物ｊ（ｊ＝１，２，３）のＸ軸方向の不純物
濃度分布を示す。図４（Ａ）〜（Ｄ）は、以下の説明に
おいて適宜参照される。
細なフローチャートを示す。図４（Ａ）は、半導体素子
のＸＹ面内の断面図を示し、図４（Ｂ）〜（Ｄ）は、そ
れぞれ不純物ｊ（ｊ＝１，２，３）のＸ軸方向の不純物
濃度分布を示す。図４（Ａ）〜（Ｄ）は、以下の説明に
おいて適宜参照される。
【００２１】まず、ステップＳＴ３２において、深さｙ
に０を代入し、限界Ｘ座標ＸＬｍｉｎにＬｇ／２を代入
する。ゲート長Ｌｇには、図１のステップＳＴ２で最大
ゲート長Ｌｇｍａｘが設定されている。このため、ここ
ではＬｇ＝５μｍである。これら変数を設定した後、ス
テップＳＴ３３に進む。
に０を代入し、限界Ｘ座標ＸＬｍｉｎにＬｇ／２を代入
する。ゲート長Ｌｇには、図１のステップＳＴ２で最大
ゲート長Ｌｇｍａｘが設定されている。このため、ここ
ではＬｇ＝５μｍである。これら変数を設定した後、ス
テップＳＴ３３に進む。
【００２２】以下、ステップＳＴ３３の手順について説
明する。まず、不純物ｊ（ｊ＝１，２，・・・，Ｍ）の
各々について、深さｙ（ここではｙ＝０）の位置におけ
るＸ軸方向の不純物濃度分布を計算する。例えば、図４
（Ａ）に示すように、Ｘ座標の刻み幅ｄｘを設定してお
き、Ｘ座標を０からｄｘずつ増加させ、各座標（ｘ、
ｙ）の不純物濃度を計算する。刻み幅ｄｘは、例えば
０．０１μｍとする。図１に示したステップＳＴ２にお
いて、プロセスシミュレーションで用いたメッシュの各
点の代表不純物濃度が求められている。座標（ｘ、ｙ）
の不純物濃度は、メッシュの各点の代表不純物濃度を補
間することにより容易に計算することができる。
明する。まず、不純物ｊ（ｊ＝１，２，・・・，Ｍ）の
各々について、深さｙ（ここではｙ＝０）の位置におけ
るＸ軸方向の不純物濃度分布を計算する。例えば、図４
（Ａ）に示すように、Ｘ座標の刻み幅ｄｘを設定してお
き、Ｘ座標を０からｄｘずつ増加させ、各座標（ｘ、
ｙ）の不純物濃度を計算する。刻み幅ｄｘは、例えば
０．０１μｍとする。図１に示したステップＳＴ２にお
いて、プロセスシミュレーションで用いたメッシュの各
点の代表不純物濃度が求められている。座標（ｘ、ｙ）
の不純物濃度は、メッシュの各点の代表不純物濃度を補
間することにより容易に計算することができる。
【００２３】不純物ｊ（ｊ＝１，２，３）の濃度分布の
一例を、それぞれ図４（Ｂ）〜（Ｄ）に示す。横軸はＸ
座標を表し、縦軸は不純物ｊの濃度Ｃｊを表す。不純物
ｊの各々について、Ｘ＝０の位置における不純物濃度Ｃ
ｊ（０）を中心として±Ｃｓｊの範囲を基準範囲と呼ぶ
こととする。ここで、Ｃｓｊは、例えばＣｊ（０）の１
０％程度に設定すればよい。
一例を、それぞれ図４（Ｂ）〜（Ｄ）に示す。横軸はＸ
座標を表し、縦軸は不純物ｊの濃度Ｃｊを表す。不純物
ｊの各々について、Ｘ＝０の位置における不純物濃度Ｃ
ｊ（０）を中心として±Ｃｓｊの範囲を基準範囲と呼ぶ
こととする。ここで、Ｃｓｊは、例えばＣｊ（０）の１
０％程度に設定すればよい。
【００２４】一般に、不純物濃度は、ゲート電極３の中
央近傍ではほぼ一定であり、ゲート電極３の端部近傍で
急激に増加する。Ｘ座標を０から徐々に増加させると、
当初は不純物濃度が基準範囲内に入っているが、ある位
置で基準範囲から外れる。不純物ｊの濃度が基準範囲か
ら外れると、ステップＳＴ３４に進む。
央近傍ではほぼ一定であり、ゲート電極３の端部近傍で
急激に増加する。Ｘ座標を０から徐々に増加させると、
当初は不純物濃度が基準範囲内に入っているが、ある位
置で基準範囲から外れる。不純物ｊの濃度が基準範囲か
ら外れると、ステップＳＴ３４に進む。
【００２５】ステップＳＴ３４では、不純物ｊの濃度が
基準範囲から外れたときのＸ座標を、限界Ｘ座標ＸＬｊ
とする。限界Ｘ座標ＸＬｊは、不純物ｊの各々について
決定される。図４（Ｂ）〜（Ｄ）では、Ｘ座標が限界Ｘ
座標ＸＬｊよりも大きな領域の不純物濃度をも示してい
るが、実際の手順においては、限界Ｘ座標ＸＬｊが決定
されると、それよりもＸ座標の大きな領域の不純物濃度
を計算する必要はない。
基準範囲から外れたときのＸ座標を、限界Ｘ座標ＸＬｊ
とする。限界Ｘ座標ＸＬｊは、不純物ｊの各々について
決定される。図４（Ｂ）〜（Ｄ）では、Ｘ座標が限界Ｘ
座標ＸＬｊよりも大きな領域の不純物濃度をも示してい
るが、実際の手順においては、限界Ｘ座標ＸＬｊが決定
されると、それよりもＸ座標の大きな領域の不純物濃度
を計算する必要はない。
【００２６】ステップＳＴ３５に進み、不純物ｊの各々
について求められた限界Ｘ座標ＸＬｊの最小値と、限界
Ｘ座標ＸＬｍｉｎとを比較する。ＸＬｊの最小値がＸＬ
ｍｉｎ以下であるときは、ステップＳＴ３６に進む。Ｘ
ＬｍｉｎはステップＳＴ３２においてＬｇ／２に設定さ
れているため、この場合には、この条件が成立する。
について求められた限界Ｘ座標ＸＬｊの最小値と、限界
Ｘ座標ＸＬｍｉｎとを比較する。ＸＬｊの最小値がＸＬ
ｍｉｎ以下であるときは、ステップＳＴ３６に進む。Ｘ
ＬｍｉｎはステップＳＴ３２においてＬｇ／２に設定さ
れているため、この場合には、この条件が成立する。
【００２７】ステップＳＴ３６では、ＸＬｍｉｎにＸＬ
ｊの最小値が代入される。ステップＳＴ３７に進み、深
さｙを、図４（Ａ）に示した刻み幅ｄｙだけ増加させ
る。刻み幅ｄｙは、例えば０．０１μｍとする。ステッ
プＳＴ３３に戻り、新たな深さｙの位置において、限界
Ｘ座標ＸＬｊを決定する。
ｊの最小値が代入される。ステップＳＴ３７に進み、深
さｙを、図４（Ａ）に示した刻み幅ｄｙだけ増加させ
る。刻み幅ｄｙは、例えば０．０１μｍとする。ステッ
プＳＴ３３に戻り、新たな深さｙの位置において、限界
Ｘ座標ＸＬｊを決定する。
【００２８】ステップＳＴ３５において、ＸＬｊの最小
値がＸＬｍｉｎより大きい場合には、ステップＳＴ３８
に進む。ステップＳＴ３８において、限界ゲート長Ｌｇ
ｓに、最大ゲート長Ｌｇｍａｘから限界Ｘ座標ＸＬｍｉ
ｎの２倍を減算した値を設定する。限界ゲート長Ｌｇｓ
が設定されると、図１のステップＳＴ４に進む。注入さ
れる不純物が、ボロン（Ｂ）、ヒ素（Ａｓ）、及びリン
（Ｐ）の３種類である場合、ステップＳＴ３８に進んだ
ときの限界Ｘ座標ＸＬｍｉｎは２．２５μｍであった。
その時の深さｙは０．１３μｍであり、最小の限界Ｘ座
標ＸＬｊを与えた不純物ｊはヒ素であった。このとき、
限界ゲート長Ｌｇｓは０．５μｍとなる。
値がＸＬｍｉｎより大きい場合には、ステップＳＴ３８
に進む。ステップＳＴ３８において、限界ゲート長Ｌｇ
ｓに、最大ゲート長Ｌｇｍａｘから限界Ｘ座標ＸＬｍｉ
ｎの２倍を減算した値を設定する。限界ゲート長Ｌｇｓ
が設定されると、図１のステップＳＴ４に進む。注入さ
れる不純物が、ボロン（Ｂ）、ヒ素（Ａｓ）、及びリン
（Ｐ）の３種類である場合、ステップＳＴ３８に進んだ
ときの限界Ｘ座標ＸＬｍｉｎは２．２５μｍであった。
その時の深さｙは０．１３μｍであり、最小の限界Ｘ座
標ＸＬｊを与えた不純物ｊはヒ素であった。このとき、
限界ゲート長Ｌｇｓは０．５μｍとなる。
【００２９】図１のステップＳＴ４において、変数ｉに
１が代入される。変数ｉは、特性を計算すべき複数の半
導体素子を特定するためのものである。
１が代入される。変数ｉは、特性を計算すべき複数の半
導体素子を特定するためのものである。
【００３０】ステップＳＴ５に進み、限界ゲート長Ｌｇ
ｓと特性を計算すべき半導体素子のゲート長Ｌｇ（ｉ）
とを比較する。ゲート長Ｌｇ（ｉ）が限界ゲート長Ｌｇ
ｓよりも長い場合には、ステップＳＴ６に進む。ステッ
プＳＴ６では、代表不純物濃度分布に基づいて、ゲート
長がＬｇ（ｉ）の半導体素子の不純物濃度分布が導出さ
れる。以下、図５を参照して、不純物濃度分布の導出方
法について説明する。
ｓと特性を計算すべき半導体素子のゲート長Ｌｇ（ｉ）
とを比較する。ゲート長Ｌｇ（ｉ）が限界ゲート長Ｌｇ
ｓよりも長い場合には、ステップＳＴ６に進む。ステッ
プＳＴ６では、代表不純物濃度分布に基づいて、ゲート
長がＬｇ（ｉ）の半導体素子の不純物濃度分布が導出さ
れる。以下、図５を参照して、不純物濃度分布の導出方
法について説明する。
【００３１】図５の上図は、ゲート長が最大ゲート長Ｌ
ｇｍａｘの半導体素子の断面図を示す。半導体基板内の
不純物濃度分布は、図１のステップＳＴ２で計算された
代表不純物濃度分布に等しい。この半導体素子のゲート
電極３の中央部分から長さＬｇｍａｘ−Ｌｇ（ｉ）の部
分を切り取り、両端の部分を接合させることにより、ゲ
ート長がＬｇ（ｉ）の半導体素子を構成する。この半導
体素子の不純物濃度分布は、代表不純物濃度分布から容
易に導出することができる。
ｇｍａｘの半導体素子の断面図を示す。半導体基板内の
不純物濃度分布は、図１のステップＳＴ２で計算された
代表不純物濃度分布に等しい。この半導体素子のゲート
電極３の中央部分から長さＬｇｍａｘ−Ｌｇ（ｉ）の部
分を切り取り、両端の部分を接合させることにより、ゲ
ート長がＬｇ（ｉ）の半導体素子を構成する。この半導
体素子の不純物濃度分布は、代表不純物濃度分布から容
易に導出することができる。
【００３２】切り取られた部分の不純物濃度の変動は、
基準範囲Ｃｊ（０）±Ｃｓｊ以内である。このため、代
表不純物濃度分布の中央部分を切り取ることにより得ら
れた不純物濃度分布は、半導体素子の特性を求めるのに
十分な近似精度を有すると期待される。
基準範囲Ｃｊ（０）±Ｃｓｊ以内である。このため、代
表不純物濃度分布の中央部分を切り取ることにより得ら
れた不純物濃度分布は、半導体素子の特性を求めるのに
十分な近似精度を有すると期待される。
【００３３】ステップＳＴ８に進み、近似された不純物
濃度分布に基づいて、半導体素子の電流電圧特性をシミ
ュレーションにより求める。このシミュレーションは、
デバイスシミュレーションと呼ばれる。
濃度分布に基づいて、半導体素子の電流電圧特性をシミ
ュレーションにより求める。このシミュレーションは、
デバイスシミュレーションと呼ばれる。
【００３４】ステップＳＴ９に進み、変数ｉをインクリ
メントする。ステップＳＴ１０で、変数ｉと、特性を計
算すべき半導体素子の数Ｎとの大小関係が比較される。
変数ｉがＮ以下の場合は、ステップＳＴ５に戻り、新た
なゲート長の半導体素子の特性の計算が行われる。変数
ｉがＮよりも大きい場合には、シミュレーションを終了
させる。
メントする。ステップＳＴ１０で、変数ｉと、特性を計
算すべき半導体素子の数Ｎとの大小関係が比較される。
変数ｉがＮ以下の場合は、ステップＳＴ５に戻り、新た
なゲート長の半導体素子の特性の計算が行われる。変数
ｉがＮよりも大きい場合には、シミュレーションを終了
させる。
【００３５】ステップＳＴ５において、特性を計算すべ
き半導体素子のゲート長Ｌｇ（ｉ）が限界ゲート長Ｌｇ
ｓ以下の場合には、ステップＳＴ７に進む。ステップＳ
Ｔ７では、ゲート長Ｌｇ（ｉ）の半導体素子について、
ステップＳＴ２と同様のプロセスシミュレーションが行
われる。ステップＳＴ８に進み、ステップＳＴ８で求め
られたプロセスシミュレーションの結果に基づいて、デ
バイスシミュレーションが行われる。
き半導体素子のゲート長Ｌｇ（ｉ）が限界ゲート長Ｌｇ
ｓ以下の場合には、ステップＳＴ７に進む。ステップＳ
Ｔ７では、ゲート長Ｌｇ（ｉ）の半導体素子について、
ステップＳＴ２と同様のプロセスシミュレーションが行
われる。ステップＳＴ８に進み、ステップＳＴ８で求め
られたプロセスシミュレーションの結果に基づいて、デ
バイスシミュレーションが行われる。
【００３６】本実施例の場合には、限界ゲート長Ｌｇｓ
が０．５μｍであるため、ゲート長Ｌｇが５μｍ〜０．
８μｍの６個の半導体素子について、ステップＳＴ６が
実行される。ゲート長Ｌｇが０．５μｍ以下の４個の半
導体素子についてのみ、ステップＳＴ７のプロセスシミ
ュレーションが行われる。このため、プロセスシミュレ
ーションを行う回数は、ステップＳＴ２と併せて５回で
ある。従来の方法では、１０個の半導体素子の各々につ
いてプロセスシミュレーションを行わなければならなか
った。本実施例の方法を採用することにより、プロセス
シミュレーションの回数を減少させることができる。
が０．５μｍであるため、ゲート長Ｌｇが５μｍ〜０．
８μｍの６個の半導体素子について、ステップＳＴ６が
実行される。ゲート長Ｌｇが０．５μｍ以下の４個の半
導体素子についてのみ、ステップＳＴ７のプロセスシミ
ュレーションが行われる。このため、プロセスシミュレ
ーションを行う回数は、ステップＳＴ２と併せて５回で
ある。従来の方法では、１０個の半導体素子の各々につ
いてプロセスシミュレーションを行わなければならなか
った。本実施例の方法を採用することにより、プロセス
シミュレーションの回数を減少させることができる。
【００３７】図６（Ａ）に、本実施例による方法で求め
た半導体素子のしきい値を、従来の方法で求めたしきい
値と対比させて示す。横軸はゲート長を単位「μｍ」で
表し、縦軸はしきい値を単位「Ｖ」で表す。図中の黒菱
形が本実施例による方法で求めたしきい値を示し、白抜
きの正方形が従来例による方法で求めたしきい値を示
す。
た半導体素子のしきい値を、従来の方法で求めたしきい
値と対比させて示す。横軸はゲート長を単位「μｍ」で
表し、縦軸はしきい値を単位「Ｖ」で表す。図中の黒菱
形が本実施例による方法で求めたしきい値を示し、白抜
きの正方形が従来例による方法で求めたしきい値を示
す。
【００３８】ゲート長Ｌｇが０．５μｍ以下の半導体素
子及び５μｍの半導体素子については、本実施例の場合
にも個々にプロセスシミュレーションを行っている。こ
のため、実施例による方法で求めたしきい値が、従来例
による方法で求めたしきい値と一致する。ゲート長Ｌｇ
が０．８μｍ〜４μｍの半導体素子においては、図１に
示したステップＳＴ６で求められた不純物濃度分布を用
いてしきい値が求められている。このため、実施例によ
る方法で求めたしきい値が、従来の方法で求めたしきい
値から少しずれている。ただし、そのずれ量はわずかで
ある。
子及び５μｍの半導体素子については、本実施例の場合
にも個々にプロセスシミュレーションを行っている。こ
のため、実施例による方法で求めたしきい値が、従来例
による方法で求めたしきい値と一致する。ゲート長Ｌｇ
が０．８μｍ〜４μｍの半導体素子においては、図１に
示したステップＳＴ６で求められた不純物濃度分布を用
いてしきい値が求められている。このため、実施例によ
る方法で求めたしきい値が、従来の方法で求めたしきい
値から少しずれている。ただし、そのずれ量はわずかで
ある。
【００３９】また、従来例による方法を採用した場合の
ＣＰＵの占有時間は３６．５時間であった。これに対
し、本実施例による方法を採用した場合のＣＰＵの占有
時間は１６．２時間であった。このように、本実施例に
よる方法を採用することにより、ＣＰＵの占有時間を短
くすることができる。
ＣＰＵの占有時間は３６．５時間であった。これに対
し、本実施例による方法を採用した場合のＣＰＵの占有
時間は１６．２時間であった。このように、本実施例に
よる方法を採用することにより、ＣＰＵの占有時間を短
くすることができる。
【００４０】図６（Ｂ）は、すべての半導体素子につい
て、図１のステップＳＴ６と同様の方法で求めた不純物
濃度分布に基づいてしきい値を求めた比較例を、従来例
と比較して示す。黒菱形が比較例によるしきい値を示
し、白抜き正方形が従来例によるしきい値を示す。ゲー
ト長が０．５μｍ以下の領域において、比較例によるし
きい値が従来の方法で求めたしきい値から大きくずれて
いることがわかる。本実施例による方法を採用すること
により、この大きなずれをなくすことができる。
て、図１のステップＳＴ６と同様の方法で求めた不純物
濃度分布に基づいてしきい値を求めた比較例を、従来例
と比較して示す。黒菱形が比較例によるしきい値を示
し、白抜き正方形が従来例によるしきい値を示す。ゲー
ト長が０．５μｍ以下の領域において、比較例によるし
きい値が従来の方法で求めたしきい値から大きくずれて
いることがわかる。本実施例による方法を採用すること
により、この大きなずれをなくすことができる。
【００４１】次に、図７を参照して、第２の実施例によ
る半導体素子の特性の計算方法について説明する。
る半導体素子の特性の計算方法について説明する。
【００４２】ステップＳＴ５０において、Ｎ個の半導体
素子の各々のゲート長Ｌｇ（１）〜Ｌｇ（Ｎ）を入力す
る。ここで、Ｌｇ（１）＞Ｌｇ（２）＞・・・＞Ｌｇ
（Ｎ）とする。ステップＳＴ５１に進み、変数ＭＡＸに
１を代入する。変数ＭＡＸは、これから特性を計算すべ
き半導体素子のうちゲート長の最も長い半導体素子を特
定するためのものである。
素子の各々のゲート長Ｌｇ（１）〜Ｌｇ（Ｎ）を入力す
る。ここで、Ｌｇ（１）＞Ｌｇ（２）＞・・・＞Ｌｇ
（Ｎ）とする。ステップＳＴ５１に進み、変数ＭＡＸに
１を代入する。変数ＭＡＸは、これから特性を計算すべ
き半導体素子のうちゲート長の最も長い半導体素子を特
定するためのものである。
【００４３】ステップＳＴ５２に進み、ゲート長Ｌｇ
（ＭＡＸ）の半導体素子について、図１に示したステッ
プＳＴ２と同様のプロセスシミュレーションを実行す
る。ステップＳＴ５３に進み、プロセスシミュレーショ
ン結果に基づいて限界ゲート長Ｌｇｓを求める。ステッ
プＳＴ５３の処理は、図３に示した方法と同様の方法で
行われる。
（ＭＡＸ）の半導体素子について、図１に示したステッ
プＳＴ２と同様のプロセスシミュレーションを実行す
る。ステップＳＴ５３に進み、プロセスシミュレーショ
ン結果に基づいて限界ゲート長Ｌｇｓを求める。ステッ
プＳＴ５３の処理は、図３に示した方法と同様の方法で
行われる。
【００４４】ステップＳＴ５４に進み、変数ｉに１を代
入する。変数ｉは、特性を計算すべき半導体素子を特定
するためのものである。ステップＳＴ５５に進み、限界
ゲート長Ｌｇｓと、計算の対象となる半導体素子のゲー
ト長Ｌｇ（ｉ）との大小関係を比較する。ゲート長Ｌｇ
（ｉ）が限界ゲート長Ｌｇｓよりも長い場合には、ステ
ップＳＴ５６に進む。
入する。変数ｉは、特性を計算すべき半導体素子を特定
するためのものである。ステップＳＴ５５に進み、限界
ゲート長Ｌｇｓと、計算の対象となる半導体素子のゲー
ト長Ｌｇ（ｉ）との大小関係を比較する。ゲート長Ｌｇ
（ｉ）が限界ゲート長Ｌｇｓよりも長い場合には、ステ
ップＳＴ５６に進む。
【００４５】ステップＳＴ５６では、図１に示したステ
ップＳＴ６と同様の方法により、不純物濃度分布が導出
される。導出の基になる代表不純物濃度分布は、ステッ
プＳＴ５２で求められている。ステップＳＴ５７に進
み、ゲート長Ｌｇ（ｉ）の半導体素子についてデバイス
シミュレーションを行う。ステップＳＴ５８に進み、変
数ｉをインクリメントする。
ップＳＴ６と同様の方法により、不純物濃度分布が導出
される。導出の基になる代表不純物濃度分布は、ステッ
プＳＴ５２で求められている。ステップＳＴ５７に進
み、ゲート長Ｌｇ（ｉ）の半導体素子についてデバイス
シミュレーションを行う。ステップＳＴ５８に進み、変
数ｉをインクリメントする。
【００４６】ステップＳＴ５９に進み、変数ｉと、特性
を求めるべき半導体素子の数Ｎとを比較する。変数ｉが
Ｎ以下である場合には、ステップＳＴ５５に戻る。変数
ｉがＮよりも大きい場合には、シミュレーション処理を
終了する。
を求めるべき半導体素子の数Ｎとを比較する。変数ｉが
Ｎ以下である場合には、ステップＳＴ５５に戻る。変数
ｉがＮよりも大きい場合には、シミュレーション処理を
終了する。
【００４７】ステップＳＴ５５からステップＳＴ５９ま
での手順は、図１に示したステップＳＴ５、ＳＴ６、Ｓ
Ｔ８、ＳＴ９及びＳＴ１０の手順と同一である。ステッ
プＳＴ５５で、ゲート長Ｌｇ（ｉ）が限界ゲート長Ｌｇ
ｓ以下である場合、すなわち、代表不純物濃度分布から
導出される不純物濃度分布が、半導体素子の特性の計算
に不適当である場合には、ステップＳＴ６０に進む。
での手順は、図１に示したステップＳＴ５、ＳＴ６、Ｓ
Ｔ８、ＳＴ９及びＳＴ１０の手順と同一である。ステッ
プＳＴ５５で、ゲート長Ｌｇ（ｉ）が限界ゲート長Ｌｇ
ｓ以下である場合、すなわち、代表不純物濃度分布から
導出される不純物濃度分布が、半導体素子の特性の計算
に不適当である場合には、ステップＳＴ６０に進む。
【００４８】ステップＳＴ６０で、変数ＭＡＸにｉを代
入し、ステップＳＴ５２に戻る。ステップＳＴ５２にお
いて、ゲート長Ｌｇ（ｉ）の半導体素子についてプロセ
スシミュレーションを実行し、不純物濃度分布を計算し
直す。
入し、ステップＳＴ５２に戻る。ステップＳＴ５２にお
いて、ゲート長Ｌｇ（ｉ）の半導体素子についてプロセ
スシミュレーションを実行し、不純物濃度分布を計算し
直す。
【００４９】ステップＳＴ５３に進み、計算し直された
不純物濃度分布に基づいて、限界ゲート長Ｌｇｓを新た
に求める。新たな限界ゲート長Ｌｇｓを基準にして、限
界ゲート長Ｌｇｓよりも長いゲート長の半導体素子につ
いてデバイスシミュレーションを行う。
不純物濃度分布に基づいて、限界ゲート長Ｌｇｓを新た
に求める。新たな限界ゲート長Ｌｇｓを基準にして、限
界ゲート長Ｌｇｓよりも長いゲート長の半導体素子につ
いてデバイスシミュレーションを行う。
【００５０】第１の実施例では、限界ゲート長Ｌｇｓ以
下のゲート長の半導体素子すべてについて、プロセスシ
ミュレーションを行っていたが、第２の実施例では、限
界ゲート長Ｌｇｓを設定し直すことによりプロセスシミ
ュレーションの回数をより減少させることができる。
下のゲート長の半導体素子すべてについて、プロセスシ
ミュレーションを行っていたが、第２の実施例では、限
界ゲート長Ｌｇｓを設定し直すことによりプロセスシミ
ュレーションの回数をより減少させることができる。
【００５１】上記第１及び第２の実施例では、図３に示
したステップＳＴ３７において、深さをｄｙだけ増加さ
せた。すなわち、図４（Ａ）において、Ｙ軸方向に関す
る刻み幅ｄｙを一定にした。この刻み幅ｄｙは、必ずし
も一定にする必要はない。例えば、図３に示したステッ
プＳＴ３３で不純物濃度を計算すべき深さｙを、図８に
示したプロセスシミュレーションで用いられるメッシュ
の位置に合わせてもよい。さらに、ステップＳＴ３３で
不純物濃度分布を計算する点のＸ座標を、図８に示した
メッシュの位置に合わせてもよい。
したステップＳＴ３７において、深さをｄｙだけ増加さ
せた。すなわち、図４（Ａ）において、Ｙ軸方向に関す
る刻み幅ｄｙを一定にした。この刻み幅ｄｙは、必ずし
も一定にする必要はない。例えば、図３に示したステッ
プＳＴ３３で不純物濃度を計算すべき深さｙを、図８に
示したプロセスシミュレーションで用いられるメッシュ
の位置に合わせてもよい。さらに、ステップＳＴ３３で
不純物濃度分布を計算する点のＸ座標を、図８に示した
メッシュの位置に合わせてもよい。
【００５２】このように、ステップＳＴ３３で不純物濃
度を計算すべき座標を、プロセスシミュレーションで用
いられるメッシュの位置に合わせると、ステップＳＴ３
３において補間演算を行うことなく、プロセスシミュレ
ーションの結果から直接不純物濃度を得ることができ
る。
度を計算すべき座標を、プロセスシミュレーションで用
いられるメッシュの位置に合わせると、ステップＳＴ３
３において補間演算を行うことなく、プロセスシミュレ
ーションの結果から直接不純物濃度を得ることができ
る。
【００５３】上記第１及び第２の実施例では、図３に示
したステップＳＴ３４において、不純物濃度の分布に基
づいて限界Ｘ座標ＸＬｊを求めたが、不純物濃度の代わ
りに正味のドープ量（ｎｅｔ−ｄｏｐｉｎｇ量）に基づ
いて限界Ｘ座標ＸＬｊを求めてもよい。この場合には、
ステップＳＴ３３において、注入されている複数の不純
物を合計した正味のドープ量を計算し、正味のドープ量
が基準範囲に入るか否かを判定する。
したステップＳＴ３４において、不純物濃度の分布に基
づいて限界Ｘ座標ＸＬｊを求めたが、不純物濃度の代わ
りに正味のドープ量（ｎｅｔ−ｄｏｐｉｎｇ量）に基づ
いて限界Ｘ座標ＸＬｊを求めてもよい。この場合には、
ステップＳＴ３３において、注入されている複数の不純
物を合計した正味のドープ量を計算し、正味のドープ量
が基準範囲に入るか否かを判定する。
【００５４】この方法では、ある深さについて、限界Ｘ
座標が１つのみ決定されるため、ステップＳＴ３５で複
数の限界Ｘ座標の最小値を求める必要はない。
座標が１つのみ決定されるため、ステップＳＴ３５で複
数の限界Ｘ座標の最小値を求める必要はない。
【００５５】上記実施例では、半導体素子の特性を計算
する方法について説明したが、この方法を実行するコン
ピュータ用のプログラムを容易に作成することができ
る。
する方法について説明したが、この方法を実行するコン
ピュータ用のプログラムを容易に作成することができ
る。
【００５６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
複数の半導体素子の特性をシミュレーションにより求め
る際に、プロセスシミュレーションを行う回数を減少さ
せることができる。これにより、シミュレーション時間
を短くすることが可能になる。
複数の半導体素子の特性をシミュレーションにより求め
る際に、プロセスシミュレーションを行う回数を減少さ
せることができる。これにより、シミュレーション時間
を短くすることが可能になる。
【図１】第１の実施例による半導体装置の特性の計算方
法を示すフローチャートである。
法を示すフローチャートである。
【図２】特性を計算すべき半導体素子の断面図、及びプ
ロセスシミュレーションで求めた不純物濃度分布の等濃
度線の一例を示す図である。
ロセスシミュレーションで求めた不純物濃度分布の等濃
度線の一例を示す図である。
【図３】第１の実施例による方法で用いられる限界ゲー
ト長を求める手順を示すフローチャートである。
ト長を求める手順を示すフローチャートである。
【図４】限界ゲート長を求める手順を説明するための半
導体素子の断面図、及び不純物濃度分布を示すグラフで
ある。
導体素子の断面図、及び不純物濃度分布を示すグラフで
ある。
【図５】代表不純物濃度分布から不純物濃度分布を導出
する方法を説明するための半導体素子の断面図である。
する方法を説明するための半導体素子の断面図である。
【図６】実施例、比較例、及び従来例による方法で求め
たしきい値を示すグラフである。
たしきい値を示すグラフである。
【図７】第２の実施例による半導体装置の特性の計算方
法を示すフローチャートである。
法を示すフローチャートである。
【図８】プロセスシミュレーションで用いられるメッシ
ュを示す図である。
ュを示す図である。
【図９】従来例による半導体装置の特性の計算方法を示
すフローチャートである。
すフローチャートである。
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ サイドウォールスペーサ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｚ 27/092 29/00 Ｆターム(参考） 5B046 AA08 JA04 JA07 5F048 AC01 BA01 BB03 BC06 DA23 5F140 AA00 AB03 AC33 BA01 BC06 BF01 BF04 BG08 BH14 BK02 BK13 BK21 CB08 DB02 DB04 DB05 DB08
Claims (10)
- 【請求項１】 半導体基板の表面の一部の領域上にゲー
ト電極を有する半導体素子のゲート長を決定し、決定さ
れたゲート長を上限ゲート長とする工程と、ゲート長が
前記上限ゲート長の半導体素子について、不純物注入条
件を決定し、代表不純物濃度分布を計算する工程と、 前記代表不純物濃度分布に基づいて、限界ゲート長を求
める工程と、 前記限界ゲート長以上であり、かつ前記上限ゲート長以
下の長さのゲート長を有する半導体素子について、前記
代表不純物濃度分布に基づいて、当該半導体素子の不純
物濃度分布を導出する工程と、 導出された不純物濃度分布に基づいて、半導体素子の特
性を求める工程とを有する半導体素子の特性の計算方
法。 - 【請求項２】 前記半導体基板の表面に垂直で、かつゲ
ート長方向に平行な断面内に、Ｘ軸がゲート長方向に平
行で、前記ゲート電極の中央をＸ軸の原点とし、前記半
導体基板の表面をＹ軸の原点とし、該半導体基板の内部
に向かう向きをＹ軸の正の向きとするＸＹ直交座標系を
導入したとき、 前記限界ゲート長を求める工程が、 あるＹ座標の位置において、Ｘ軸上の複数の点の各々の
不純物濃度が、基準範囲に入るか否かを判定する第１の
工程と、 判定結果に基づいて、限界Ｘ座標を決定する第２の工程
と、 前記限界Ｘ座標に基づいて、前記限界ゲート長を決定す
る第３の工程とを有する請求項１に記載の半導体素子の
特性の計算方法。 - 【請求項３】 前記第１の工程において、Ｘ座標を徐々
に増加させながら、当該Ｘ座標における不純物濃度が前
記基準範囲外になるまで、不純物濃度が前記基準範囲に
入るか否かを判定を繰り返し実施し、当該Ｘ座標におけ
る不純物濃度が前記基準範囲外になると、前記第２の工
程に進み、 前記第２の工程において、その時のＸ座標に基づいて前
記限界Ｘ座標を決定する請求項２に記載の半導体素子の
特性の計算方法。 - 【請求項４】 Ｙ座標を徐々に増加させながら、当該Ｙ
座標の位置における限界Ｘ座標が、１つ前のＹ座標の位
置における限界Ｘ座標よりも大きくなるまで、前記第１
及び第２の工程を繰り返し実施し、当該Ｙ座標の位置に
おける限界Ｘ座標が、１つ前のＹ座標の位置における限
界Ｘ座標よりも大きくなると、前記第３の工程に進み、 前記第３の工程において、１つ前のＹ座標の位置におけ
る限界Ｘ座標に基づいて前記限界ゲート長を決定する請
求項２または３に記載の半導体素子の特性の計算方法。 - 【請求項５】 前記半導体基板に注入される不純物の種
類が複数である場合、不純物の各々について、前記代表
不純物濃度分布を求め、前記第１及び第２の工程を実施
して限界Ｘ座標を求め、前記第３の工程において、すべ
ての不純物の限界Ｘ座標の最も小さいものに基づいて前
記限界ゲート長を決定する請求項２〜４のいずれかに記
載の半導体素子の特性の計算方法。 - 【請求項６】 前記基準範囲が、Ｘ座標が０の位置にお
ける不純物濃度に基づいて、それを含むように決められ
ている請求項２〜５のいずれかに記載の半導体素子の特
性の計算方法。 - 【請求項７】 前記半導体基板に注入される不純物の種
類が複数である場合、前記限界ゲート長を求める工程に
おいて、複数の不純物の濃度から得られる正味のドープ
量に基づいて、前記限界ゲート長を求める請求項１に記
載の半導体素子の特性の計算方法。 - 【請求項８】 前記半導体基板の表面に垂直で、かつゲ
ート長方向に平行な断面内に、Ｘ軸がゲート長方向に平
行で、前記ゲート電極の中央をＸ軸の原点とし、前記半
導体基板の表面をＹ軸の原点とし、該半導体基板の内部
に向かう向きをＹ軸の正の向きとするＸＹ直交座標系を
導入したとき、 前記限界ゲート長を求める工程が、 あるＹ座標の位置において、Ｘ軸上の複数の点の各々に
ついて正味のドープ量を計算する工程と、 計算された正味のドープ量が、基準範囲に入るか否かを
判定する工程と、 判定結果に基づいて、限界Ｘ座標を決定する工程と、 前記限界Ｘ座標に基づいて、前記限界ゲート長を決定す
る工程とを有する請求項７に記載の半導体素子の特性の
計算方法。 - 【請求項９】 半導体基板の表面の一部の領域上にゲー
ト電極を有する半導体素子の上限ゲート長を入力する手
順と、 不純物注入条件を入力する手順と、 ゲート長が前記上限ゲート長の半導体素子について、入
力された不純物注入条件の下で、代表不純物濃度分布を
計算する手順と、 前記代表不純物濃度分布に基づいて、限界ゲート長を求
める手順と、 前記限界ゲート長以上であり、かつ前記上限ゲート長以
下の長さのゲート長を有する半導体素子について、前記
代表不純物濃度分布に基づいて、当該半導体素子の不純
物濃度分布を導出する手順と、 導出された不純物濃度分布に基づいて、半導体素子の特
性を計算する手順とをコンピュータに実行させるための
プログラム。 - 【請求項１０】 前記半導体基板の表面に垂直で、かつ
ゲート長方向に平行な断面内に、Ｘ軸がゲート長方向に
平行で、前記ゲート電極の中央をＸ軸の原点とし、前記
半導体基板の表面をＹ軸の原点とし、該半導体基板の内
部に向かう向きをＹ軸の正の向きとするＸＹ直交座標系
を導入したとき、 前記限界ゲート長を求める手順が、 あるＹ座標の位置において、Ｘ軸上の複数の点の各々の
不純物濃度もしくは正味のドープ量が、基準範囲に入る
否かを判定する第１の手順と、 判定結果に基づいて、限界Ｘ座標を決定する第２の手順
と、 前記限界Ｘ座標に基づいて、前記限界ゲート長を決定す
る第３の手順とを含む請求項９に記載のプログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098788A JP2002299611A (ja) | 2001-03-30 | 2001-03-30 | ゲート電極を有する半導体素子の特性の計算方法及びプログラム |
| US09/940,660 US6586264B2 (en) | 2001-03-30 | 2001-08-29 | Method of calculating characteristics of semiconductor device having gate electrode and program thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098788A JP2002299611A (ja) | 2001-03-30 | 2001-03-30 | ゲート電極を有する半導体素子の特性の計算方法及びプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299611A true JP2002299611A (ja) | 2002-10-11 |
Family
ID=18952405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001098788A Withdrawn JP2002299611A (ja) | 2001-03-30 | 2001-03-30 | ゲート電極を有する半導体素子の特性の計算方法及びプログラム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6586264B2 (ja) |
| JP (1) | JP2002299611A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7913195B2 (en) | 2007-02-07 | 2011-03-22 | Fujitsu Semiconductor Limited | Method for creating mask layout data, apparatus for creating mask layout data, and method for manufacturing semiconductor device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677168B1 (en) * | 2002-04-30 | 2004-01-13 | Advanced Micro Devices, Inc. | Analysis of ion implant dosage |
| JP4636844B2 (ja) * | 2004-10-07 | 2011-02-23 | パナソニック株式会社 | 電子デバイスの製造方法 |
| US10489212B2 (en) | 2013-09-26 | 2019-11-26 | Synopsys, Inc. | Adaptive parallelization for multi-scale simulation |
| US20160162625A1 (en) | 2013-09-26 | 2016-06-09 | Synopsys, Inc. | Mapping Intermediate Material Properties To Target Properties To Screen Materials |
| US9881111B2 (en) | 2013-09-26 | 2018-01-30 | Synopsys, Inc. | Simulation scaling with DFT and non-DFT |
| US10516725B2 (en) * | 2013-09-26 | 2019-12-24 | Synopsys, Inc. | Characterizing target material properties based on properties of similar materials |
| WO2015048400A1 (en) * | 2013-09-26 | 2015-04-02 | Synopsys, Inc. | Estimation of effective channel length for finfets and nano-wires |
| WO2015048509A1 (en) | 2013-09-26 | 2015-04-02 | Synopsys, Inc. | First principles design automation tool |
| US10734097B2 (en) | 2015-10-30 | 2020-08-04 | Synopsys, Inc. | Atomic structure optimization |
| US10078735B2 (en) | 2015-10-30 | 2018-09-18 | Synopsys, Inc. | Atomic structure optimization |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137068A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 回路素子サイズ決定装置 |
| JPH0536918A (ja) * | 1991-07-29 | 1993-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07193229A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 半導体装置製造プロセス設計方法 |
| JP2907059B2 (ja) * | 1995-04-27 | 1999-06-21 | 日本電気株式会社 | 不純物拡散プロファイル測定方法 |
| US5663076A (en) * | 1995-08-08 | 1997-09-02 | Lsi Logic Corporation | Automating photolithography in the fabrication of integrated circuits |
| JP3239202B2 (ja) * | 1995-12-01 | 2001-12-17 | シャープ株式会社 | Ｍｏｓトランジスタ及びその製造方法 |
| US5773317A (en) * | 1995-12-15 | 1998-06-30 | Vlsi Technology Inc. | Test structure and method for determining metal-oxide-silicon field effect transistor fringing capacitance |
| JP3266050B2 (ja) * | 1997-05-26 | 2002-03-18 | 日本電気株式会社 | 濃度プロファイルの測定方法 |
| US6174741B1 (en) * | 1997-12-19 | 2001-01-16 | Siemens Aktiengesellschaft | Method for quantifying proximity effect by measuring device performance |
| US6274449B1 (en) * | 1997-12-23 | 2001-08-14 | Texas Instruments Incorporated | Method of pocket implant modeling for a CMOS process |
| JP3269459B2 (ja) * | 1998-07-28 | 2002-03-25 | 日本電気株式会社 | Ｍｉｓｆｅｔのオーバラップ長の測定方法、測定装置、抽出プログラムを記録した記録媒体 |
| JP3264323B2 (ja) * | 1998-07-31 | 2002-03-11 | 日本電気株式会社 | リバースプロファイリング方法 |
| JP4153095B2 (ja) * | 1998-08-07 | 2008-09-17 | 富士通株式会社 | レイアウトデータ作成方法、レイアウトデータ作成装置、及び記録媒体 |
| US6166558A (en) * | 1999-01-26 | 2000-12-26 | Advanced Micro Devices, Inc. | Method for measuring gate length and drain/source gate overlap |
| US6365422B1 (en) * | 2001-01-22 | 2002-04-02 | Advanced Micro Devices, Inc. | Automated variation of stepper exposure dose based upon across wafer variations in device characteristics, and system for accomplishing same |
-
2001
- 2001-03-30 JP JP2001098788A patent/JP2002299611A/ja not_active Withdrawn
- 2001-08-29 US US09/940,660 patent/US6586264B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7913195B2 (en) | 2007-02-07 | 2011-03-22 | Fujitsu Semiconductor Limited | Method for creating mask layout data, apparatus for creating mask layout data, and method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020142495A1 (en) | 2002-10-03 |
| US6586264B2 (en) | 2003-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002299611A (ja) | ゲート電極を有する半導体素子の特性の計算方法及びプログラム | |
| US4975381A (en) | Method of manufacturing super self-alignment technology bipolar transistor | |
| JPH098050A (ja) | Ｐｎ接合の製造方法 | |
| CN102931071B (zh) | 一种图形化蓝宝石衬底的方法及装置 | |
| TW567556B (en) | Method for ashing | |
| JPH0756868B2 (ja) | エツチング方法 | |
| US20060223266A1 (en) | Method of forming an electronic device | |
| US7129140B2 (en) | Method of forming polysilicon gate structures with specific edge profiles for optimization of LDD offset spacing | |
| JPH06112146A (ja) | 拡散型シリコン素子基板の製造方法 | |
| CN101154573A (zh) | 半导体器件的栅极制造方法 | |
| JPH0766280A (ja) | 半導体装置の製造方法 | |
| JPH08153714A (ja) | エッチング方法及び半導体装置の製造方法 | |
| US6946339B2 (en) | Method for creating a stepped structure on a substrate | |
| JP3439097B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS5878457A (ja) | 半導体装置の製造方法 | |
| US7101748B2 (en) | Method of integrating the formation of a shallow junction N channel device with the formation of P channel, ESD and input/output devices | |
| CN109119326B (zh) | 半导体结构及其制造方法 | |
| US6063665A (en) | Method for silicon surface control for shallow junction formation | |
| JP2005517285A (ja) | 薄い酸化物ライナーを含む半導体デバイスおよびその製造方法 | |
| TW563189B (en) | Method for forming self-aligned metal oxide semiconductor transistor | |
| JP3632605B2 (ja) | 抵抗素子の製造方法 | |
| TW442871B (en) | Method for forming BJT emitter by stacked silicon layer | |
| JP2000188396A (ja) | 半導体装置の製造方法 | |
| TW580728B (en) | High doping concentration ion-implantation method to reduce substrate defect | |
| CN101459067B (zh) | 栅极形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080121 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090223 |