CN101154573A - 半导体器件的栅极制造方法 - Google Patents

Abstract

本发明公开了一种半导体器件栅极的制造方法，包括：在半导体衬底上形成介质层；在所述介质层上淀积含杂质多晶硅层；在所述多晶硅层表面形成掩膜层；刻蚀所述多晶硅层形成栅极图形；采用湿法腐蚀的方法削减所述栅极图形，形成具有精细线宽特征尺寸的栅极。本发明能够在不增加工艺复杂度的情况下进一步缩小栅极线宽特征尺寸。

Description

半导体器件的栅极制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种金属氧化物半导体晶体管的栅极制造方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路晶片朝向更高的元件密度、高集成度方向发展，半导体器件的栅极尺寸变得越来越细且长度变得较以往更短。

多晶硅是制造栅极的优选材料，其具有特殊的耐热性以及较高的刻蚀成图精确姓。栅极的制造方法首先需在半导体衬底上形成一层栅极氧化硅，然后在栅极氧化层上沉积多晶硅层，随后涂布具有流动性的防反射层(ARC)和光刻胶，该层防反射层由于位于器件底部的多晶硅层表面，因此称为底部防反射层(BARC)。图案化光刻胶层后刻蚀多晶硅层形成栅极。

图1至图4为说明现有栅极制造方法的剖面示意图。如图1所示，在衬底100上生长一层栅极氧化层110，在栅极氧化层110上沉积多晶硅层120，然后对多晶硅层进行刻蚀以形成栅极。在这个过程中，首先需在多晶硅层表面形成BARC层130，然后再涂布光刻胶以使显影后的图形更清晰。对光刻胶进行图案化后，以光刻胶图形140为掩膜刻蚀多晶硅层形成栅极。

在制造工艺进入65nm工艺节点之后，栅极的最小特征尺寸已经达到65nm以下，甚至达到45nm。在此情况下，采用光刻胶修剪技术将光刻胶图形140的宽度削减到与栅极宽度相当的程度。而且为了刻蚀工艺的要求需要使光刻胶图形140具有厚而窄的形貌特征，否则如果光刻胶图形140过薄，会在后续刻蚀栅极的过程中过早地被消耗掉而使栅极的刻蚀失去了掩膜保护。然而，高而窄的光刻胶图形140在长时间削减和刻蚀过程中易出现物理形貌倒塌的现象，如图2所示。此外，为了避免倒塌现象而降低光刻胶图形140的厚度，那么在后续刻蚀过程中，如前所述，由于光刻胶量不足，光刻胶很快被刻蚀尽，进而对具有流动性且失去光刻胶保护的BARC层130造成不规则的削减刻蚀，如图3所示。如果以外形轮廓不规则的BARC层作为掩膜继续刻蚀多晶硅层120，则会导致栅极170形状轮廓不规则，如图4所示。

申请号为200410093459的中国专利申请公开了一种可以减小栅特征尺寸的栅极制造方法，其通过两步削减刻蚀工艺缩小栅极线宽特征尺寸。第一步是对光刻胶和抗反射层进行削减，再通过各向异性刻蚀形成自对准硬掩膜，然后在光刻胶与有机抗反射层的保护下对硬掩膜进行各向同性的横向刻蚀，完成第二步削减，形成宽度小于90纳米的硬掩膜。但是，虽然该方法解决了光刻胶在长时间的削减工艺中损耗过大带来的一系列尺寸偏移、物理形貌倒塌等工艺问题，但是这种两步削减的制造栅极的工艺方法需要形成由氮化硅组成的硬掩膜，这无疑增加了工艺复杂程度。

发明内容

本发明提供了一种半导体器件栅极的制造方法，能够在不增加工艺复杂度的情况下进一步缩小栅极线宽特征尺寸。

为达到上述目的，本发明提供了一种半导体器件栅极的制造方法，包括：

在半导体衬底上形成介质层；

在所述介质层上淀积含杂质多晶硅层；

在所述多晶硅层表面形成掩膜层；

刻蚀所述多晶硅层形成栅极图形；

削减所述栅极图形形成具有精细线宽特征尺寸的栅极。

所述多晶硅层的厚度为800～2000。所述多晶硅层中包含的杂质为磷离子。所述磷离子的浓度为1×10²⁰～1×10²¹/cm³。采用湿法腐蚀的方法削减所述栅极图形。所述湿法腐蚀的溶液为磷酸。所述磷酸的百分比浓度为85％。所述磷酸溶液的温度为140℃～180℃，所述湿法腐蚀的时间为10～300秒。所述掩膜层至少包括一光致抗蚀剂层，或包括至少一光致抗蚀剂层和一抗反射层的叠层结构。

所述方法还包括等离子灰化去除所述掩膜层的步骤。

与现有技术相比，本发明具有以下优点：

本发明的栅极制造方法在多晶硅层淀积的过程中预掺杂杂质磷并使其在多晶硅中的分布均匀，利用磷酸对掺杂磷的多晶硅具有一定腐蚀性的特点，在刻蚀多晶硅层形成栅极之后利用磷酸对其进行湿法腐蚀，使栅极两侧被腐蚀而被减薄，从而得到线宽特征尺寸更小的栅极图形。

本发明的栅极制造方法能够在不增加工艺复杂程度的情况下，进一步缩小栅极线宽。本发明的方法无需须对光刻胶进行过度修剪，通过磷酸腐蚀便可得到更小的线宽，避免了光刻胶修剪带来的光刻胶倒塌等一系列工艺问题，特别适用于65nm以下工艺节点的栅极的制造。

附图说明

通过附图中对本发明优选实施例的更具体说明，将使本发明的上述及其它目的、特征和优点更加清晰。在附图中，并未刻意按比例绘制附图，重点在于示出本发明的主旨。在全部附图中相同的附图标记表示相同的部分。为清楚明了起见，放大了层和区域的厚度，不应以此作为对本发明的限定。此外，在实际的制造工艺中应包含长度、宽度及深度的三维空间尺寸。

图1至图4为说明现有栅极制造方法的器件剖面示意图；

图5为多晶硅中磷离子掺杂浓度与磷酸蚀刻速率的关系曲线图；

图6为多晶硅中磷离子掺杂浓度与掺杂深度的关系曲线图；

图7为本发明方法在衬底表面淀积多晶硅层的剖面示意图；

图8和图9为多晶硅层表面形成掩膜层的器件剖面示意图；

图10为刻蚀多晶硅层形成栅极图形的器件剖面示意图；

图11为利用磷酸蚀刻栅极形成更小线宽栅极的器件剖面示意图；

图12为本发明半导体器件栅极制造方法的流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明提供的半导体器件栅极的制造方法特别适用于特征尺寸在65nm及以下的半导体器件栅极的制造。所述半导体器件不仅是MOS晶体管，还可以是CMOS(互补金属氧化物半导体器件)中的PMOS晶体管和NMOS晶体管。

半导体器件的制造工艺进入65nm工艺节点之后，CMOS器件内部的NMOS和PMOS的电学性能一致性以及器件之间的性能一致性变得非常重要。预掺杂已经被广泛用于减小NMOS和PMOS自身电学特性之间的差异。对CMOS器件中的NMOS和PMOS的栅极进行预掺杂已经成为调节器件的阈值电压和驱动电流特性，获得理想器件性能的重要手段。对于NMOS和PMOS器件，通常优先采用n型杂质例如磷对栅极进行掺杂。含磷杂质的多晶硅易对磷酸敏感，易被磷酸腐蚀，而且杂质浓度越高腐蚀的速率越高。图5为多晶硅中磷离子掺杂浓度与磷酸蚀刻速率的关系曲线图。如图5所示，磷离子掺杂浓度与磷酸的蚀刻速率成正比。

本发明的栅极制造方法利用上述磷离子掺杂浓度与磷酸的蚀刻速率成正比的特性，在衬底表面淀积多晶硅材料时，同时掺杂杂质离子磷。图6为多晶硅中磷离子掺杂浓度与掺杂深度的关系曲线图。如图6所示，在多晶硅材料中，当磷离子(P⁺)的掺杂浓度为1×10²⁰～1×10²¹/cm³时，磷离子在注入深度为500至2000的范围内的分布是比较均匀的。

图7为本发明方法在衬底表面淀积多晶硅层的剖面示意图。如图7所示，首先在半导体衬底100上形成电介质层110。电介质层110可以是氧化硅(SiO₂)或氮氧化硅(SiNO)。衬底100可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。本发明的栅极特征尺寸在65nm以下，电介质层110作为栅极电介质层，其材料优选为高介电常数(高K)材料，可以作为形成栅极电介质层的高K材料例如氧化铪、氧化锆和氧化铝，也可以是减小栅极漏电流的其它材料。电介质层110的生长方法可以是任何常规真空镀膜技术，比如原子层沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，优选为原子层沉积工艺。在这样的工艺中，衬底100和电介质层110之间会形成光滑的原子界面，可以形成理想厚度的栅极介质层。本发明方法中，栅极的线宽在65nm以下，电介质层110优选的厚度在10-20之间。多晶硅层的沉积方法包括原子层沉积(ALD)、化学气相淀积(CVD)、物理气相淀积(PVD)、等离子体增强型化学气相淀积(PECVD)工艺。多晶硅层的厚度控制在800～2000，优选为1500。

在接下来的工艺步骤中，如图8所示。本发明的方法在多晶硅层120表面形成掩膜层。首先利用旋涂(spin-on)工艺形成一层BARC层130，厚度为1500～2000，优选为1700 。该BARC层130可为富硅聚合物，优选为布鲁尔科技有限公司商标为GF系列产品，优选GF315或GF320。抗反射层的作用是使显影后的光刻胶图形更加清晰。随后，在BARC层130形成光致抗蚀剂层，厚度为500～1000，优选为800。利用常规光刻工艺例如曝光、显影、清洗等工艺图案化光致抗蚀剂层，以形成定义栅极位置的光刻胶掩膜图形140。在本发明的其它实施例中，也可以将光致抗蚀剂层直接形成于多晶硅层120表面，将厚度控制在1000～2000。

在本发明的其它实施例中，如图9所示，本发明的方法在多晶硅层120表面形成掩膜层还可以是叠层结构180。叠层结构180包括三层，即在所述多晶硅120上形成的第一抗反射层150；在所述第一抗反射层150上形成的低温氧化层(LTO)160；在所述低温氧化层160上形成的第二抗反射层130。第一抗反射层150为富硅聚合物，优选为布鲁尔科技有限公司商标为GF系列产品，优选GF315或GF320，该层以下简称GF层。该GF层150可利用旋涂工艺形成，厚度为1500～2000，优选为1700。本发明方法在GF层150表面淀积的较为致密的低温氧化层160，其厚度在200～700之间，优选为300。该低温氧化层160利用等离子增强化学气相淀积(PECVD)工艺，在低温条件下(工艺温度范围需控制在150℃-300℃之间，本实施例优选为200℃)进行淀积形成。上述第二抗反射层130为底部抗反射层(BARC)，也利用旋涂(spin-on)工艺形成，厚度为1000～1200，优选为1100。

随后，在上述堆栈层结构180上形成光致抗蚀剂层，其位于BARC层130表面，厚度为1500～2500，优选为1950。利用常规光刻工艺例如曝光、显影、清洗等工艺图案化光致抗蚀剂层，以形成定义栅极位置的图形140。

本发明的栅极制造方法在多晶硅层120和光刻胶层之间形成了由第一抗反射层150-低温氧化层160-第二抗反射层130组成的叠层结构180。由于采用了这种堆栈层结构，堆栈层结构的厚度保证了在多晶硅刻蚀的过程中始终存在刻蚀栅极的掩膜，使得光刻胶层无需涂布的过厚，即使光刻胶图形140非常窄，例如只有40nm，也可以避免光刻胶图形倒塌的问题，有利于线宽特征尺寸在65nm以下的栅极的制造。

接下来如图10所示，图案化光刻胶形成图形140之后，刻蚀所述叠层结构180和多晶硅层120，或刻蚀图8所示的BARC层130，形成栅极图形。采用等离子体刻蚀工艺对上述各层进行刻蚀。在反应室内，刻蚀的方向性可以通过控制等离子源的偏置功率和阴极(也就是衬底)偏压功率来实现。通过控制偏压功率可以控制低温氧化层(LTO)160和多晶硅层120的刻蚀时间。在本实施例中，反应室内通入刻蚀剂气体流量50-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率50W-2000W。刻蚀剂采用气体混合物，混合气体可以包括比如SF6、CHF3、CF4、氯气Cl₂、氧气O₂、氮气N₂、氦气He和氧气O₂的混合气体，或者氦气-氧气He-O₂，以及惰性气体或其混合气体(比如氢气Ar、氖气Ne、氦气He等等)，或其组合。这种刻蚀剂对于堆栈层180和多晶硅层120而言，具有很高的刻蚀选择性。

以光刻胶图形140为掩膜，首先对堆栈层结构180中的第二抗反射层130，也就是BARC层进行刻蚀。在刻蚀BARC层的同时，光刻胶图形140也被刻蚀。继续以BARC层也就是第二抗反射层130和剩余的光刻胶图形140为掩膜，刻蚀LTO层也就是低温氧化层160和第一抗反射层150。继续以第一抗反射层150、LTO层160和剩余的BARC层130为掩膜，刻蚀多晶硅层120。在刻蚀多晶硅层120的过程中，剩余的BARC层130首先被刻蚀尽，然后刻蚀第一抗反射层150和LTO层160组成的掩膜层。较为致密的LTO层160能够减缓LTO层160和GF层150的刻蚀，不会出现多晶硅层120尚未被刻蚀完而掩膜层已被刻蚀掉的现象。在多晶硅层120被刻蚀完毕形成栅极图形170之后，还保留有部分的第一抗反射层150。

在接下来的工艺步骤中，利用百分比浓度为85％的热磷酸对栅极170进行湿法蚀刻。所述热磷酸溶液的温度为140～180℃，蚀刻的时间为10～300秒。与磷酸蚀刻前相比，蚀刻之后能够得到线宽尺寸更小的栅极170。采用本发明的方法对90nm线宽的栅极进行磷酸蚀刻，能够削减约50％的线宽尺寸，也就是说能够达到45nm左右的线宽特征尺寸。剩余的部分GF层150可以采用氧气(O₂)等离子灰化工艺去除，如图11所示。

图12为本发明半导体器件栅极制造方法的流程图。如图12所示，本发明的半导体器件栅极的制造方法包括在半导体衬底上形成介质层(S102)；在所述介质层上淀积含杂质多晶硅层(S102)；所述多晶硅层的厚度为800～2000。所述多晶硅层中包含的杂质为磷离子。所述磷离子的浓度为1×10^2U～1×10²¹/cm³。在所述多晶硅层表面形成掩膜层(S103)；刻蚀所述多晶硅层形成栅极图形(S104)；采用湿法腐蚀的方法削减所述栅极图形，形成具有精细线宽特征尺寸的栅极(S105)。所述湿法腐蚀的溶液为磷酸。所述磷酸的百分比浓度为85％。所述磷酸溶液的温度为140～180℃，所述湿法腐蚀的时间为10～300秒。本发明的栅极制造方法利用磷酸对掺杂磷的多晶硅栅极进行湿法蚀刻，使栅极两侧被腐蚀而被减薄，从而得到线宽特征尺寸更小的栅极图形。本发明的栅极制造方法不仅避免了光刻胶修剪带来的光刻胶倒塌等一系列工艺问题，而且能够在不增加工艺复杂程度的情况下，进一步缩小栅极线宽。因此本发明的方法特别适用于65nm以下工艺节点的栅极的制造。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (11)

1.一种半导体器件栅极的制造方法，包括：

在半导体衬底上形成介质层；

在所述介质层上淀积含杂质多晶硅层；

在所述多晶硅层表面形成掩膜层；

刻蚀所述多晶硅层形成栅极图形；

削减所述栅极图形形成具有精细线宽特征尺寸的栅极。

2.如权利要求1所述的方法，其特征在于：所述多晶硅层中包含的杂质为磷离子。

3.如权利要求2所述的方法，其特征在于：所述磷离子的浓度为1×10²⁰～1×10²¹/cm³。

4.如权利要求2或3所述的方法，其特征在于：采用湿法腐蚀的方法削减所述栅极图形。

5.如权利要求4所述的方法，其特征在于：所述湿法腐蚀的溶液为磷酸。

6.如权利要求5所述的方法，其特征在于：所述磷酸的百分比浓度为85％。

7.如权利要求5或6所述的方法，其特征在于：所述磷酸溶液的温度为140℃～180℃，所述湿法腐蚀的时间为10～300秒。

8.如权利要求1所述的方法，其特征在于：所述掩膜层至少包括一光致抗蚀剂层。

9.如权利要求1所述的方法，其特征在于：所述掩膜层为包括至少一光致抗蚀剂层和一抗反射层的叠层结构。

10.如权利要求1所述的方法，其特征在于：所述方法还包括等离子灰化去除所述掩膜层的步骤。

11.如权利要求2所述的方法，其特征在于：所述多晶硅层的厚度为800～2000。

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