CN101355029B - 半导体器件的栅极形成方法 - Google Patents

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Abstract

本发明提供了一种半导体器件的栅极形成方法，包括：提供半导体衬底，所述半导体衬底表面具有介质层；在所述介质层表面形成多晶硅层；在所述多晶硅层表面形成硬掩膜层；在所述硬掩膜层表面形成光致抗蚀剂图形；以所述光致抗蚀剂图形为掩膜刻蚀所述硬掩膜层形成定义栅极位置的硬掩膜图形；移除所述光致抗蚀剂图形；湿法刻蚀削减所述硬掩膜图形的线宽；以削减后的硬掩膜图形刻蚀所述多晶硅层形成栅极；移除所述硬掩膜图形。本发明的方法能够获得特征尺寸更小的栅极，特别适合于线宽特征尺寸在65nm以下的栅极的形成。

Description

半导体器件的栅极形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种金属氧化物半导体(MOS)器件栅极结构的形成方法。
背景技术
在金属氧化物半导体(MOS)器件，以下简称MOS器件的制造工艺中，多晶硅是制造栅极的优选材料，其具有特殊的耐热性以及较高的刻蚀成图精确性。栅极的制造方法首先需在半导体衬底上形成一层栅极氧化硅，然后在栅极氧化层上沉积多晶硅层，随后涂布光刻胶并图案化光刻胶层后刻蚀多晶硅层形成栅极。
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，晶片朝向更高的元件密度、高集成度方向发展，半导体器件的栅极变得越来越细且长度变得较以往更短。在制造工艺进入65nm工艺节点之后，栅极的最小特征尺寸已经达到65nm以下，甚至达到40nm。在此条件下，作为刻蚀掩膜的光刻胶图形的宽度要求不断缩小变窄以适应栅极特征尺寸的需要。
申请号为200410093459的中国专利申请公开了一种可以减小栅特征尺寸的栅极制造方法。该方法对硬掩膜的尺寸进行削减，然后再利用削减后的硬掩膜图形刻蚀多晶硅。图1至图7为说明现有栅极制造方法的剖面示意图。如图1所示，在衬底10上生长一层栅极氧化层12，在栅极氧化层12上沉积多晶硅层14，然后在多晶硅层14表面形成硬掩膜层16。接下来如图2所示，在硬掩膜层16表面涂布光刻胶，并对其图案化形成光刻胶图形18。然后如图3所示，利用等离子体对光刻胶图形18进行刻蚀，使光刻胶图形18的宽度变窄，从而达到削减的目的。然后刻蚀硬掩膜层16，形成栅极硬掩膜20，如图4所示；随后去除光刻胶图形18，以硬掩膜层16为掩膜刻蚀多晶硅层14形成栅极22，并移除所述硬掩膜层20，如图5至图7所示。
然而，由于光刻胶自身的特点，其不能被过度地被刻蚀，否则在长时间刻蚀过程中，光刻胶图形由于过窄易出现物理形貌倒塌的现象。而且长时间的刻蚀会对光刻胶图形侧壁变得不规则，导致后续刻蚀多晶硅形成的栅极形状轮廓不规则。
发明内容
本发明提供了一种金属氧化物半导体(MOS)器件栅极结构的形成方法，能够获得特征尺寸更小的栅极。
一方面提供了一种半导体器件的栅极形成方法，包括：
提供半导体衬底，所述半导体衬底表面具有介质层；
在所述介质层表面形成多晶硅层；
在所述多晶硅层表面形成硬掩膜层；
在所述硬掩膜层表面形成光致抗蚀剂图形；
以所述光致抗蚀剂图形为掩膜刻蚀所述硬掩膜层形成定义栅极位置的硬掩膜图形；
移除所述光致抗蚀剂图形；
湿法刻蚀削减所述硬掩膜图形的线宽；
以削减后的硬掩膜图形刻蚀所述多晶硅层形成栅极；
移除所述硬掩膜图形。
优选地，所述硬掩膜层为氮化硅或氮氧化硅。
优选地，采用磷酸湿法刻蚀所述硬掩膜图形。
优选地，所述光致抗蚀剂层的厚度为200nm～400nm。
优选地，所述硬掩膜层的厚度为
Figure S07144340420070831D000021
另一方面，提供了一种半导体器件的栅极形成方法，包括：
提供半导体衬底，所述半导体衬底表面具有介质层；
在所述介质层表面形成多晶硅层；
在所述多晶硅层表面形成硬掩膜层；
在所述硬掩膜层表面形成光致抗蚀剂图形；
以所述光致抗蚀剂图形为掩膜刻蚀所述硬掩膜层形成定义栅极位置的硬掩膜图形；
移除所述光致抗蚀剂图形；
湿法刻蚀削减所述硬掩膜图形的线宽；
以削减后的硬掩膜图形刻蚀所述多晶硅层形成栅极。
优选地，所述硬掩膜层为氮化硅或氮氧化硅。
优选地，采用磷酸湿法刻蚀所述硬掩膜图形。
优选地，所述光致抗蚀剂层的厚度为200nm～400nm。
优选地，所述硬掩膜层的厚度为300～600
Figure S07144340420070831D00003180532QIETU
。
与现有技术相比，本发明具有以下优点：
本发明的栅极形成方法在多晶硅层表面形成硬掩膜层和光刻胶图形之后，不对光刻胶图形进行等离子体刻蚀削减，而是先利用所述光刻胶图形刻蚀所述硬掩膜层，形成用于刻蚀栅极的硬掩膜，随后将上述光刻胶图形去除。本发明的栅极形成方法没有对光刻胶图形进行削减，而是利用磷酸对硬掩膜进行湿法刻蚀，对硬掩膜进行尺寸削减。由于硬掩膜的材料为氮化硅或氮氧化硅，磷酸对其具有很高的刻蚀选择比，而且氮化硅或氮氧化硅质地细腻而且硬度较高，利用磷酸湿法腐蚀时能够达到很好的削减效果，能够得到线宽更窄的硬掩膜图形，有利于形成线宽特征尺寸更窄的栅极结构。避免了因削减光刻胶图形带来的，例如削减程度有限、削减后图形侧壁侵蚀等问题。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。
图1至图7为说明现有技术中栅极形成方法的剖面示意图；
图8至图14为根据本发明实施例的栅极形成方法的剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
本发明提供的金属氧化物半导体器件栅极结构的形成方法特别适用于特征尺寸在65nm及以下的半导体器件栅极的制造。所述金属氧化物半导体器件不仅是MOS晶体管，还可以是CMOS(互补金属氧化物半导体器件)中的PMOS晶体管和NMOS晶体管。
图8至图14为根据本发明实施例的栅极形成方法的剖面示意图。如图8所示，在半导体衬底100中浅沟槽隔离结构并形成栅极氧化层120。衬底100为单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。特征尺寸在65nm以下的半导体器件，栅极氧化层120作为栅极电介质层，其材料优选为高介电常数(high k)材料。可以作为形成高介电常数栅极电介质层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。虽然在此描述了可以用来形成栅极氧化层120的材料的少数示例，但是该层可以由减小栅极漏电流的其它材料形成。栅极氧化层120的生长方法可以是任何常规真空镀膜技术，比如原子层沉积(ALD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，优选为原子层沉积工艺。在这样的工艺中，衬底100和栅极氧化层120之间会形成光滑的原子界面，可以形成理想厚度的栅极氧化层。本发明实施例中，栅极氧化层120优选的厚度在10-20
Figure S07144340420070831D00005180600QIETU
之间。值得注意的是，在不同的情况中，栅极氧化层120可以采用不同的材料和不同的厚度。
然后，在栅极氧化层120表面形成多晶硅层140。多晶硅层140的材料为多晶硅或搀杂金属杂质的多晶硅，金属杂质至少包括一种金属(例如钛、钽、钨等)以及金属硅化物。形成多晶硅层140的方法包括化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等工艺。多晶硅层140的成膜厚度为800
Figure S07144340420070831D00005180606QIETU
～1200
Figure S07144340420070831D00005180611QIETU
，优选为1000。接着，在多晶硅层140表面采用PECVD工艺沉积氮化硅或氮氧化硅形成硬掩膜层160，厚度为300～600
Figure S07144340420070831D00005180622QIETU
，优选为500
Figure S07144340420070831D00005180626QIETU
。
在接下来的工艺步骤中，在上述硬掩膜层160表面涂布光致抗蚀剂层，厚度为200nm～400nm，优选为300nm。在涂布光致抗蚀剂层之前优选利用旋涂(spin-on)工艺形成抗反射层，材料为富硅聚合物，优选为布鲁尔科技有限公司商标为GF系列产品，优选GF315或GF320。抗反射层可以使后续形成的图形更加清晰。然后利用常规光刻工艺例如曝光、显影、清洗等工艺图案化光致抗蚀剂层，以形成定义栅极位置的图形180，如图9所示。
形成光刻胶图形180之后，如图10所示，刻蚀所述硬掩膜层160，形成刻蚀栅极的硬掩膜200。在这个过程中，采用等离子体刻蚀工艺，刻蚀的方向性可以通过控制等离子源的偏置功率和阴极(也就是衬底)偏压功率来实现。通过控制偏压功率控制刻蚀时间。在本实施例中，反应室内通入刻蚀剂气体流量150-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率500W-2000W。刻蚀气体采用混合气体，包括SF6、CHF3、CF4、氮气N2和氧气O2的混合气体，以及惰性气体或其混合气体(比如氢气Ar、氖气Ne、氦气He等等)，或其组合。
然后，采用硫酸清洗，或者等离子灰化(ashing)工艺移除上述光刻胶图形180，如图11所示。移除光刻胶图形180之后，便暴露出用于刻蚀多晶硅形成栅极的硬掩膜200。
在接下来的工艺步骤中，如图12所示，本发明的方法利用磷酸(H3PO4)，优选为热磷酸，对硬掩膜200进行湿法腐蚀。硬掩膜200的材料为氮化硅或氮氧化硅，磷酸对氮化硅或氮氧化硅具有较高的腐蚀选择比，能够对硬掩膜200进行有效地削减，使硬掩膜200的宽度减小，从而形成线宽更窄的硬掩膜200’。
上述过程中，没有对光刻胶图形180进行等离子体刻蚀削减，而是先利用所述光刻胶图形180刻蚀所述硬掩膜层160，形成用于刻蚀栅极的硬掩膜200。随后将上述光刻胶图形180去除，利用磷酸对硬掩膜200进行湿法刻蚀，对硬掩膜200进行尺寸削减，从而得到线宽更窄的硬掩膜图形200’。而且避免了因削减光刻胶图形带来的例如削减程度有限、削减后图形侧壁侵蚀等问题。
接下来如图13所示，以所述硬掩膜图形200’为掩膜刻蚀多晶硅层140。形成栅极220。本实施例中刻蚀多晶硅层140的工艺方法采用PECVD或LPCVD(低压化学气相淀积工艺)，反应室内通入的刻蚀剂气体包括氯气Cl2、氧气O2和氦气He的混合气体。流量为150-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率500W-2000W。刻蚀形成的栅极220具有更小的线宽尺寸。随后，以湿法腐蚀的方式，用磷酸移除硬掩膜图形200’，如图14所示。
在本发明的其他实施例中，硬掩膜图形200’可予以保留，不必去除。在此基础上直接进行后续工艺的执行，包括离子注入形成源漏极轻掺杂区，侧墙(offset spacer)的形成等。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (6)

1.一种半导体器件的栅极形成方法，包括：
提供半导体衬底，所述半导体衬底表面具有介质层；
在所述介质层表面形成多晶硅层；
在所述多晶硅层表面形成硬掩膜层，所述硬掩膜层的材料为氮化硅或氮氧化硅；
在所述硬掩膜层表面形成光致抗蚀剂图形；
以所述光致抗蚀剂图形为掩膜刻蚀所述硬掩膜层形成定义栅极位置的硬掩膜图形；
先移除所述光致抗蚀剂图形之后，再利用磷酸湿法刻蚀削减所述硬掩膜图形的线宽，以确保磷酸对氮化硅或氮氧化硅具有较高的腐蚀选择比，对硬掩膜进行有效地削减；
以削减后的硬掩膜图形为掩膜刻蚀所述多晶硅层形成栅极；
移除所述硬掩膜图形。
2.如权利要求1所述的方法，其特征在于：所述光致抗蚀剂层的厚度为200nm～400nm。
3.如权利要求1所述的方法，其特征在于：所述硬掩膜层的厚度为300～
Figure FSB00000007642600011
4.一种半导体器件的栅极形成方法，包括：
提供半导体衬底，所述半导体衬底表面具有介质层；
在所述介质层表面形成多晶硅层；
在所述多晶硅层表面形成硬掩膜层，所述硬掩膜层的材料为氮化硅或氮氧化硅；
在所述硬掩膜层表面形成光致抗蚀剂图形；
以所述光致抗蚀剂图形为掩膜刻蚀所述硬掩膜层形成定义栅极位置的硬掩膜图形；
先移除所述光致抗蚀剂图形之后，再利用磷酸湿法刻蚀削减所述硬掩膜图形的线宽，以确保磷酸对氮化硅或氮氧化硅具有较高的腐蚀选择比，对硬掩膜进行有效地削减；
以削减后的硬掩膜图形为掩膜刻蚀所述多晶硅层形成栅极。
5.如权利要求6所述的方法，其特征在于：所述光致抗蚀剂层的厚度为200nm～400nm。
6.如权利要求6所述的方法，其特征在于：所述硬掩膜层的厚度为300～
Figure FSB00000007642600021
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