CN100561673C - 金属氧化物半导体器件的制造方法 - Google Patents

Abstract

本发明公开了一种金属氧化物半导体器件的制造方法，包括：提供一半导体衬底，所述衬底表面具有栅极，所述栅极表面具有硬掩膜层；在所述栅极侧壁表面沉积氧化硅层；去除所述硬掩膜层；在所述衬底和栅极表面沉积氮化硅层；刻蚀所述氮化硅层和氧化硅层形成侧壁间隔壁。本发明在所述栅极的侧壁形成侧壁保护层，该保护层起到了隔离腐蚀液与栅极的作用，从而避免了瓶颈现象的发生。

Description

金属氧化物半导体器件的制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种金属氧化物半导体器件的制造方法和半导体器件。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，晶片朝向更高的元件密度、高集成度方向发展，金属氧化物半导体器件(MOS)的栅极变得越来越细且长度变得较以往更短。半导体器件的制造技术已经进入65nm乃至45nm工艺节点，栅极宽度的最小特征尺寸已经达到45nm或更小。

在互补金属氧化物半导体器件(CMOS)的NMOS和PMOS晶体管中，制造栅极的优选材料是多晶硅，其具有特殊的耐热性以及较高的刻蚀成图精确性。在形成栅极的过程中，通常需要在栅极多晶硅层表面覆盖硬掩膜层(hard mask)。申请号为200410089397.2的中国专利申请公开了一种可控制栅极结构长度的刻蚀工艺。该方法在图案化的光刻胶下加设硬掩膜层，先将图案化光刻胶的图案转移至硬掩膜层上，并将图案化光刻胶移除，最后再以此图案化硬掩膜为掩膜进行刻蚀。

图1至图3为说明现有栅极形成过程的剖面示意图。如图1所示，在半导体衬底100上形成一层栅极氧化硅110，在栅极氧化层110上沉积多晶硅层120，然后利用化学气相淀积(CVD)等工艺多晶硅层120上沉积硬掩膜层130，该硬掩膜层130的材料为氮化硅(SIN)或氮氧化硅(SION)，随后涂布光刻胶并对光刻胶进行图案化。

如图2所示，利用刻蚀工艺将图案化后的光刻胶图形140转移至硬掩膜层130上，形成图案化的硬掩膜180。将所述图案化光刻胶图形140移除，再以图案化的硬掩膜180为掩膜刻蚀多晶硅层120形成栅极150。

由于图案化的硬掩膜180对多晶硅层120的刻蚀选择比很高，因此可避免因图案化的光刻胶被过度刻蚀的问题。然而，上述硬掩膜130的材料为氮化硅(SIN)或氮氧化硅(SION)，需要用湿法腐蚀的方法去除，所使用的腐蚀液为磷酸(H₃PO₄)。由于硬掩膜130的材料比较致密，因此腐蚀的时间必须足够长才能将硬掩膜130彻底去除。众所周知，对CMOS器件中的NMOS和PMOS的栅极进行预掺杂能够改善器件的阈值电压和驱动电流特性，从而提高器件性能。对于NMOS器件，通常采用n型杂质例如磷对栅极进行掺杂。在此条件下，当利用磷酸去除硬掩膜时，磷酸会同时腐蚀掺杂磷杂质的多晶硅栅极部分，导致多晶硅栅极150出现如图3所示的瓶颈(necking)160的现象，尤其在栅极特征线宽在65nm以下时，极窄的栅极只要用磷酸去除硬掩膜的时间稍长，便极易出现瓶颈现象。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，能够避免栅极的瓶颈(necking)现象的发生，并能够简化器件的制造工艺。

为达到上述目的，本发明提供一种金属氧化物半导体器件的制造方法，包括：

提供一半导体衬底，所述衬底表面具有栅极，所述栅极表面具有掩膜层；在所述栅极侧壁表面沉积氧化硅层；

去除所述掩膜层；

在所述衬底和栅极表面沉积氮化硅层；

刻蚀所述氮化硅层和氧化硅层形成侧壁间隔壁。

所述掩膜层的材料为氮化硅。

所述氧化硅层的形成方法为化学气相淀积法。

所述氧化硅层的厚度为

所述掩膜层利用磷酸湿法去除。

本发明提供的另一种半导体器件的制造方法，包括：

提供一半导体衬底，所述衬底表面具有栅极，所述栅极表面具有掩膜层；在所述栅极侧壁表面沉积氧化硅层；

去除所述掩膜层。

所述掩膜层的材料为氮化硅。

所述氧化硅层的形成方法为化学气相淀积法。

所述氧化硅层的厚度为

所述掩膜层利用磷酸湿法去除。

本发明还相应提供了一种半导体器件，包括：半导体衬底，所述衬底表面具有栅极，所述栅极表面具有掩膜层，其特征在于：所述栅极侧壁表面具有氧化硅层，用于在去除所述掩膜层的过程中保护所述栅极侧壁。所述掩膜层的材料为氮化硅。

与现有技术相比，本发明具有以下优点：

本发明的半导体器件制造方法在利用硬掩膜刻蚀多晶硅层形成线宽极窄的栅极之后、湿法去除硬掩膜之前，在所述栅极的侧壁形成侧壁氧化层(spacer oxide)。对于NMOS和PMOS器件而言，通常刻蚀形成栅极之前会在多晶硅表面和有源区进行n型杂质(例如磷)预掺杂和p型杂质(例如硼)预掺杂。在使用磷酸去除硬掩膜时，尤其是对于NMOS器件，该侧壁氧化层起到了防止磷酸腐蚀栅极侧壁的作用，使得用磷酸对硬掩膜进行湿法腐蚀时，磷酸不会接触到栅极的侧壁表面，从而避免了由于腐蚀而出现的栅极瓶颈现象的发生。

本发明方法在栅极侧壁形成的侧壁氧化层不但能够起到修复栅极表面的隔离氧化层(spacer oxide)的作用，而且能够作为后续形成的ON(氧化-氮化)侧壁间隔壁(spacer)的氧化层，从而简化了器件的制造工艺。本发明方法由于具备上述优点而非常适用于65nm或45nm以下工艺节点的金属氧化物半导体器件的制造。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。

图1至图3为说明现有栅极形成过程的剖面示意图；

图4至图11为根据本发明实施例的半导体器件制造方法的剖面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明提供的半导体器件栅极的形成方法适用于线宽特征尺寸在65nm乃至45nm以下的半导体器件栅极的制造。所述半导体器件不仅是MOS晶体管，还可以是CMOS(互补金属氧化物半导体器件)中的PMOS晶体管和NMOS晶体管。为了更好地说明本发明，在下面的实施例中以NMOS器件为例。

CMOS器件的制造工艺进入65nm工艺节点之后，CMOS器件内部的NMOS和PMOS的电学性能一致性以及器件之间的性能一致性变得非常重要。预掺杂已经被广泛用于减小NMOS和PMOS自身电学特性之间的差异。对CMOS器件中的NMOS和PMOS的栅极进行预掺杂已经成为调节器件的阈值电压和驱动电流特性，获得理想器件性能的重要手段。对于NMOS和PMOS器件，通常采用n型杂质(例如磷)对栅极进行掺杂。但是含磷杂质的多晶硅对磷酸敏感，易被磷酸腐蚀，而且杂质浓度越高腐蚀的程度越严重。尤其在45nm以下工艺节点栅极线宽极其微细的情况下，当利用磷酸去除硬掩膜时，磷酸极易同时腐蚀掺杂磷杂质的多晶硅栅极部分，出现瓶颈现象。尤其对于NMOS掺杂杂质的栅极来说，相比PMOS，对磷酸更加敏感，在磷酸去除硬掩膜时极易对栅极顶部杂质浓度高的部分造成腐蚀，出现瓶颈，使栅极的轮廓改变，栅极顶部线宽变窄，影响接触孔的形成。这些都严重影响器件的稳定性。

本发明的半导体器件制造方法刻蚀多晶硅层形成栅极之后，湿法去除硬掩膜之前，在所述栅极的侧壁形成侧壁保护层，该保护层隔离腐蚀液与栅极，使得对硬掩膜进行湿法腐蚀时，腐蚀液(磷酸)不会接触到栅极的侧壁表面，从而避免了瓶颈现象的发生。

图4至图11为根据本发明实施例的栅极形成方法的剖面示意图。首先如图4所示，在半导体衬底100表面形成电介质层110作为栅极介质层。半导体衬底100的材料可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。

本发明的栅极特征尺寸在65nm乃至45nm以下，电介质层110作为栅极电介质层，其材料优选为高介电常数(high k)材料。High k材料能够减小栅极与衬底之间的漏电流。本发明实施例中的high k材料是指介电常数在14以上的材料。可以作为形成high k栅极电介质层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。特别优选的是氧化铪、氧化锆和氧化铝。虽然在此描述了可以用来形成电介质层110的材料的少数示例，但是该层可以由减小栅极漏电流的其它材料形成。电介质层110的生长方法可以是任何常规真空镀膜技术，比如原子层沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，优选为原子层沉积工艺。在这样的工艺中，衬底100和电介质层110之间会形成光滑的原子界面，可以形成理想厚度的栅极介质层。本发明方法中，电介质层110优选的厚度在

之间。

然后，在电介质层110上形成多晶硅层120。多晶硅层120的材料为多晶硅或掺杂金属杂质的多晶硅，金属杂质至少包括一种金属(例如钛、钽、钨等)以及金属硅化物。形成多晶硅层120的方法包括原子层沉积(ALD)、化学气相淀积(CVD)、物理气相淀积(PVD)、等离子体增强型化学气相淀积(PECVD)工艺。为了获得NMOS和PMOS较好的电学性能(例如阈值电压和驱动电流)的一致性，通常在多晶硅材料中，利用离子注入工艺方法掺杂杂质粒子，本发明以n型杂质，例如磷的掺杂为例。

随后利用等离子体增强化学气相淀积工艺在多晶硅层120上沉积硬掩膜层130，该硬掩膜层130的材料为氮化硅(SIN)。随后涂布光刻胶层，在涂布之前在硬掩膜表面还需形成一层抗反射层(图中未示出)以使显影后的光刻胶图形更加清晰。通过曝光、显影等工艺对光刻胶进行图案化，得到具有65nm以下特征线宽的光刻胶图形140。光刻胶图形140定义了栅极的位置和宽度。

在接下来的工艺步骤中，如图5所示，在反应室中利用等离子刻蚀或反应离子刻蚀(RIE)工艺，以图案化后的光刻胶图形140为掩膜刻蚀硬掩膜层130上，形成图案化的硬掩膜180。接着，以图案化的光刻胶图形140和硬掩膜180为掩膜，利用等离子刻蚀或RIE刻蚀多晶硅层120，图案化的硬掩膜180对多晶硅层120的刻蚀选择比很高，而且硬掩膜180比较致密，因此能够获得外形轮廓良好的栅极150，如图6所示。

接下来如图7所示，将刻蚀多晶硅层120后剩余的光刻胶图形140移除，可以采用湿法清洗或氧气等离子灰化(ashing)的方法去除光刻胶图形140。然后，在反应室中合适的压力和温度下，利用CVD工艺在具有栅极150的衬底100表面淀积起保护作用的侧壁氧化层170。侧壁氧化层170包括覆盖栅极150的侧壁部分和覆盖栅极介质层110表面的部分。侧壁氧化层170的材料优选为氧化硅，利用CVD工艺淀积形成，厚度为氧化硅相比氮化硅对磷酸具有较高的腐蚀选择性，因此在用磷酸腐蚀氮化硅硬掩膜时，氧化硅不会被腐蚀，起到了保护栅极的作用。

接下来如图9所示，利用磷酸，优选为热磷酸，去除硬掩膜层180。栅极150的侧壁氧化层170起着隔离栅极侧壁与磷酸的作用，使磷酸不会侵蚀到栅极150，避免了瓶颈现象的发生。

在接下来的工艺步骤中，利用PECVD工艺在衬底100表面淀积氮化硅层171。该氮化硅层171覆盖上述侧壁氧化层170和栅极150表面，如图10所示。然后，如图11所示，刻蚀所述氮化硅层171和侧壁氧化层170，形成侧壁间隔壁200。本发明的方法中形成栅极侧壁氧化层170的工艺与形成侧壁氧化层(spacer oxide)的工艺相同。侧壁氧化层170不但能够起到修复栅极表面的作用，而且能够直接作为后续形成的ON(氧化硅-氮化硅)侧壁间隔壁200中的氧化层，在这层氧化层170上直接淀积氮化硅层171，简化了器件的制造工艺。

本发明的半导体器件的结构示意图如图8所示，包括：半导体衬底100，所述衬底100表面具有栅极150，所述栅极150表面具有硬掩膜层180，所述栅极150侧壁表面具有氧化硅层170，该氧化硅层170用于在利用磷酸去除所述硬掩膜层180的过程中保护所述栅极150的侧壁。其中，所述硬掩膜层180的材料为氮化硅。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (5)

1、一种金属氧化物半导体器件的制造方法，包括：

提供一半导体衬底，所述衬底表面具有栅极，所述栅极表面具有掩膜层；

在所述栅极侧壁表面沉积氧化硅层；

在所述沉积氧化硅层后，去除所述掩膜层；

在所述衬底和栅极表面沉积氮化硅层；

刻蚀所述氮化硅层和氧化硅层形成侧壁间隔壁。

2、如权利要求1所述的方法，其特征在于：所述掩膜层的材料为氮化硅。

3、如权利要求1所述的方法，其特征在于：所述氧化硅层的形成方法为化学气相淀积法。

4、如权利要求3所述的方法，其特征在于：所述氧化硅层的厚度为

5、如权利要求2所述的方法，其特征在于：所述掩膜层利用磷酸湿法去除。

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