CN100483634C - 半导体器件的栅极制造方法和半导体器件 - Google Patents

Abstract

本发明公开了一种半导体器件，包括：半导体衬底，在所述半导体衬底表面形成的介质层，以及在所述介质层表面形成的栅极，其特征在于：所述栅极为T形结构，所述T形结构具有下层多晶硅层和p型原位掺杂的上层多晶硅层。

Description

半导体器件的栅极制造方法和半导体器件

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的栅极制造方法和半导体器件。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路晶片朝向更高的元件密度、高集成度方向发展，半导体器件的栅极尺寸变得越来越细且长度变得较以往更短。

多晶硅是制造栅极的优选材料，其具有特殊的耐热性以及较高的刻蚀成图精确姓。栅极的制造方法首先需在半导体衬底上形成一层栅极氧化硅，然后在栅极氧化层上沉积多晶硅层，随后涂布具有流动性的防反射层(ARC)和光刻胶，该层防反射层由于位于器件底部的多晶硅层表面，因此称为底部防反射层(BARC)。图案化光刻胶层后刻蚀多晶硅层形成栅极。

图1至图4为说明现有栅极制造方法的剖面示意图。如图1所示，在衬底100上生长一层栅极氧化层110，在栅极氧化层110上沉积多晶硅层120，然后对多晶硅层进行刻蚀以形成栅极。在这个过程中，首先需在多晶硅层表面形成BARC层130，以使显影后的图形更清晰。然后，涂布光刻胶，并对光刻胶进行图案化，形成光刻胶图形140。以光刻胶图形140为掩膜刻蚀多晶硅层形成栅极。

在制造工艺进入65nm工艺节点之后，栅极的最小特征尺寸已经达到65nm以下，甚至达到40nm。在此情况下，需采用光刻胶修剪技术将光刻胶图形140的宽度削减到与栅极宽度相当的程度。而且为了刻蚀工艺的要求，使光刻胶图形140需要具有足够的厚度。但是，如果光刻胶图形140过厚，那么厚而窄的光刻胶图形140在长时间刻蚀和削减过程中易出现物理形貌的倒塌现象，如图2所示。如果为了避免倒塌现象而降低光刻胶图形140的厚度，那么在刻蚀过程中，如前所述，由于光刻胶量不足，光刻胶很快被刻蚀尽，进而对BARC层130造成刻蚀，由于BARC具有流动性，因此刻蚀后的外形轮廓很不规则，如图3所示。如果以外形轮廓不规则的BARC层作为掩膜继续刻蚀多晶硅层120，会导致栅极170的外形轮廓不规则，如图4所示。可见，在65nm以下工艺节点，通过控制光刻胶图形140的外形来得到40nm特征尺寸的栅极是非常困难的。

申请号为200410093459的中国专利申请公开了一种可以减小栅特征尺寸的栅极制造方法，其通过两步削减刻蚀工艺缩小栅极线宽特征尺寸。第一步是对光刻胶和抗反射层进行削减，再通过各向异性刻蚀形成自对准硬掩膜，然后在光刻胶与有机抗反射层的保护下对硬掩膜进行各向同性的横向刻蚀，完成第二步削减，形成宽度小于90纳米的硬掩膜。但是，虽然该方法解决了光刻胶在长时间的削减工艺中损耗过大带来的一系列尺寸偏移、物理形貌倒塌等工艺问题，但是这种两步削减的制造栅极的工艺方法无疑增加了工艺复杂程度。

发明内容

本发明提供了一种半导体器件的栅极制造方法和半导体器件，能够进一步减小栅极线宽特征尺寸。

为达到上述目的，本发明提供了一种半导体器件的栅极制造方法，包括：

在半导体衬底上形成介质层；

在所述介质层表面淀积第一多晶硅层；

在所述第一多晶硅层表面淀积第二多晶硅层并对所述第二多晶硅层进行p型掺杂；

干法刻蚀所述第一多晶硅层和第二多晶硅层形成栅极。

所述p型掺杂为原位掺杂，掺杂的杂质为硼或锗。

所述方法还包括对所述第一多晶硅层进行n型掺杂的步骤。

所述n型掺杂的杂质为磷或砷。

所述方法还包括对所述第一多晶硅层进行p型掺杂的步骤。

所述p型掺杂的杂质为硼或锗。

所述第一多晶硅层的厚度为600～1000

。

所述第二多晶硅层的厚度为200～300

。

相应地，本发明提供的一种半导体器件，包括：半导体衬底，在所述半导体衬底表面形成的介质层，以及在所述介质层表面形成的栅极，其特征在于：所述栅极为T形结构，所述T形结构具有下层多晶硅层和上层p型原位掺杂的多晶硅层。

所述上层p型原位掺杂多晶硅层的高度为200～300

。所述p型掺杂的杂质为硼或锗。所述下层多晶硅层还包括n型杂质。所述n型杂质为磷或砷。所述下层多晶硅层还包括p型杂质。所述p型杂质为硼或锗。所述下层多晶硅层的高度为600～1000

。

与现有技术相比，本发明具有以下优点：

本发明的栅极制造方法在沉积多晶硅层后，可以对该多晶硅层进行n型或p型预掺杂，也可以不进行任何掺杂。然后在该多晶硅层表面再沉积一层薄的多晶硅层并进行原位p型掺杂，这样形成的双层多晶硅层中上层原位p型掺杂的多晶硅层和下层多晶硅层具有不同的刻蚀速率，下层多晶硅层要比上层原位P型掺杂的多晶硅层的刻蚀速率快。因此，在刻蚀的过程中下层多晶硅层会比上层原位P型掺杂的多晶硅层被刻蚀得更细，从而形成“T”形的栅极。由于对器件起作用的线宽为下层多晶硅的线宽，因此要得到40nm的栅极线宽，上层原位P型掺杂的多晶硅层表面的光刻胶掩膜宽度就无需做到40nm，而是可以放宽，例如65nm，也就是说用较宽的光刻胶掩膜可以得到更小的栅极特征尺寸。因此本发明的方法无需须对光刻胶进行过度修剪得过窄(例如40nm)便可得到40nm的栅极线宽，避免了光刻胶修剪带来的光刻胶倒塌等一系列工艺问题，简化了工艺，特别适用于65nm以下工艺节点的栅极的制造。

附图说明

通过附图中对本发明优选实施例的更具体说明，将使本发明的上述及其它目的、特征和优点更加清晰。在附图中，并未刻意按比例绘制附图，重点在于示出本发明的主旨。在全部附图中相同的附图标记表示相同的部分。为清楚明了起见，放大了层和区域的厚度，不应以此作为对本发明的限定。此外，在实际的制造工艺中应包含长度、宽度及深度的三维空间尺寸。

图1至图4为说明现有栅极制造方法的器件剖面示意图；

图5为多晶硅中离子掺杂浓度与掺杂深度的关系曲线图；

图6至图10为根据本发明实施例的半导体器件栅极制造方法的剖面图；

图11为根据本发明实施例的半导体器件结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明提供的半导体器件栅极的制造方法特别适用于特征尺寸在65nm及以下的半导体器件栅极的制造。所述半导体器件不仅是MOS晶体管，还可以是CMOS(互补金属氧化物半导体器件)中的PMOS晶体管和NMOS晶体管。

半导体器件的制造工艺进入65nm工艺节点之后，CMOS器件内部的NMOS和PMOS的电学性能一致性以及器件之间的性能一致性变得非常重要。预掺杂已经被广泛用于减小NMOS和PMOS自身电学特性之间的差异。对CMOS器件中的NMOS和PMOS的栅极进行预掺杂已经成为调节器件的阈值电压和驱动电流特性，获得理想器件性能的重要手段。对于NMOS或PMOS器件，通常采用n型杂质例如磷(P)、砷(As)或p型杂质例如硼(B)对栅极进行掺杂。本发明的栅极制造方法利用不同杂质掺杂的多晶硅具有不同的刻蚀速率这一特性，形成双层多晶硅层，通过刻蚀不同掺杂的双层多晶硅层能够得到更小的栅极线宽特征尺寸。

图6至图10为根据本发明实施例的半导体器件栅极制造方法的剖面图。如图6所示，首先在半导体衬底100上形成介质层110。衬底100可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。介质层110可以是氧化硅(SiO₂)或氮氧化硅(SiNO)，本发明的栅极特征尺寸在65nm以下，介质层110的其材料优选为高介电常数(高K)材料，可以作为形成栅极电介质层的高K材料例如氧化铪、氧化锆和氧化铝，也可以是减小栅极漏电流的其它材料。介质层110的生长方法可以是任何常规真空镀膜技术，比如原子层沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，优选为原子层沉积工艺。在这样的工艺中，衬底100和介质层110之间会形成光滑的原子界面，栅极的线宽特征尺寸在65nm以下，介质层110的厚度优选为10-20

。

接下来如图7所示，在介质层110表面沉积多晶硅层120，沉积的方法包括原子层沉积(ALD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等工艺。多晶硅层120的厚度控制在600

～1000

，优选为800

。然后对多晶硅层120进行n型掺杂，在本发明的其它实施例中可以对多晶硅层12进行p型掺杂，P型掺杂的杂质为硼或锗，优选为硼，掺杂浓度为1×10¹⁶～1×10¹⁷/cm³。也可以不进行任何掺杂。本实施例中采用离子注入(ionimplant)工艺对多晶硅层120进行掺杂，n型掺杂的掺杂杂质为磷或砷，优选为磷。离子注入是一个物理过程，掺杂原子被离化、分离、加速(获得动能)，形成离子束流，扫过多晶硅层表面，杂质离子对多晶硅层表面进行物理轰击，进入表面并在表面以下停下。离子注入使用掺杂杂质的气态源，大多数气态源为氟化物，例如PF₅、AsF₅、BF₃。被注入的离子是掺杂物原子离化产生的。在有源蒸气的离化反应室内进行掺杂物原子的离化。反应室内保持约10^-3托的低压，反应室内部灯丝加热到其表面可以发射电子的温度。带负电的电子被反应室中的正电极所吸引。电子从灯丝运动到正电极的过程中与杂质源分子碰撞，产生大量该分子所含元素形成的正离子。本实施例中，对于n型掺杂的多晶硅层120中磷的掺杂浓度为1×10²⁰～1×10²¹/cm³。图5为多晶硅中离子掺杂浓度与掺杂深度的关系曲线图，如图5所示，掺杂浓度在1×10²⁰～1×10²¹/cm³的范围内时，磷离子在注入深度为100

至2000

的范围内分布是比较均匀的。

接下来的工艺步骤如图8所示，在多晶硅层120表面继续淀积多晶硅层140并对该多晶硅层140进行p型原位掺杂。淀积的方法可以是化学气相淀积(CVD)或等离子体增强型化学气相淀积(PECVD)工艺。多晶硅层140的淀积厚度在200

～300

。采用原位(in suit)掺杂的方法，掺杂的杂质为硼或锗，优选为硼，掺杂浓度为1×10¹⁶～1×10¹⁷/cm³。采用气态源，例如BF₃，原位掺杂是将掺杂原子离化、分离、加速形成离子束流后，在淀积的过程中同步掺杂进入多晶硅层中，掺杂杂质在多晶硅层140中的均匀程度比较高。

随后如图9所示，在p型原位掺杂的多晶硅层140表面形成掩膜图形150。首先利用旋涂(spin-on)工艺形成一层BARC层，厚度为1500

～2000

，优选为1700

。BARC层可为富硅聚合物，优选为布鲁尔科技有限公司商标为GF系列产品，优选GF315或GF320。抗反射层的作用是使显影后的光刻胶图形更加清晰。随后在BARC层形成光致抗蚀剂层，厚度为500

～1000

，优选为800

。利用常规光刻工艺例如曝光、显影、清洗等工艺图案化光致抗蚀剂层，以形成定义栅极位置的光刻胶掩膜图形150。本发明的其它实施例中，也可以将光致抗蚀剂层直接形成于多晶硅层140表面，将光致抗蚀剂层厚度控制在1000

～2000

。

图案化光刻胶形成图形150之后，以图形150为掩膜，刻蚀p型原位掺杂的多晶硅层140和多晶硅层120，形成栅极。采用干法刻蚀，例如等离子体刻蚀工艺对上述各层进行刻蚀。在反应室内，可以通过调整等离子源的射频功率和阴极(也就是衬底)偏压功率来控制刻蚀的方向性。在本实施例中，反应室内通入刻蚀剂气体流量50-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率50W-2000W。刻蚀剂采用混合气体，混合气体可以包括比如SF6、CHF3、CF4、氯气Cl₂、氧气O₂、氮气N₂、氦气He和氧气O₂，以及其它惰性气体(比如氢气Ar、氖气Ne、氦气He等等)。这种刻蚀剂对于p型原位掺杂的多晶硅层140和多晶硅层120而言，具有很高的刻蚀选择性。由于上层P型原位掺杂的多晶硅层140和下层多晶硅层120对于干法刻蚀来说具有不同的刻蚀速率，多晶硅层120要比P型原位掺杂的多晶硅层140的刻蚀速率快，也就是多晶硅层120要比P型原位掺杂的多晶硅层140更容易被刻蚀。因此，在刻蚀的过程中，当刻蚀到下层多晶硅层120时，多晶硅层120会比上层P型原位掺杂的多晶硅层140被刻蚀得更细，从而在刻蚀后就能够形成由上层P型原位掺杂多晶硅170和下层多晶硅160构成的“T”形栅极，如图10所示。由于对器件起作用的线宽为下层多晶硅160的线宽，因此要得到40nm的栅极线宽，上层原位P型原位掺杂的多晶硅层140表面的光刻胶掩膜150的宽度无需做到40nm，而是可以放宽，例如65nm，也就是说如果用较宽的光刻胶掩膜150刻蚀P型原位掺杂的多晶硅层140形成栅极上层170后，继续刻蚀多晶硅层120便可以得到线宽更小的下层多晶硅160。因此本发明的方法无需须用40nm宽的光刻胶掩膜便可得到40nm的栅极线宽，简化了工艺。

图11为根据本发明实施例的半导体器件结构示意图。如图11所示，本发明的半导体器件包括半导体衬底100，在所述半导体衬底100表面形成的介质层110，以及在所述介质层110表面形成的栅极，所述栅极是由下层多晶硅160和上层p型原位掺杂的多晶硅层170组成的T形结构。栅极的两侧还具有包括氧化硅层180和氮化硅层190的侧墙(offset spacer)。所述p型原位掺杂的杂质为硼或锗。在其它实施例中，所述多晶硅160中可以包括n型杂质，所述n型杂质为磷或砷。在其它实施例中，所述多晶硅160还包括p型杂质，所述p型杂质为硼或锗。多晶硅层160的高度为600～1000

，多晶硅层170的高度为200～300

。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (16)

1、一种半导体器件的栅极制造方法，包括：

在半导体衬底上形成介质层；

在所述介质层表面淀积第一多晶硅层；

在所述第一多晶硅层表面淀积第二多晶硅层并对所述第二多晶硅层进行p型掺杂，所述p型掺杂为原位掺杂；

干法刻蚀所述第一多晶硅层和第二多晶硅层形成栅极，所述第一多晶硅层比第二多晶硅层被刻蚀得更细，形成T形结构。

2、如权利要求1所述的方法，其特征在于：掺杂的杂质为硼或锗。

3、如权利要求1所述的方法，其特征在于：所述方法还包括对所述第一多晶硅层进行n型掺杂的步骤。

4、如权利要求3所述的方法，其特征在于：所述n型掺杂的杂质为磷或砷。

5、如权利要求1所述的方法，其特征在于：所述方法还包括对所述第一多晶硅层进行p型掺杂的步骤。

6、如权利要求5所述的方法，其特征在于：所述p型掺杂的杂质为硼或锗。

7、如权利要求1所述的方法，其特征在于：所述第一多晶硅层的厚度为

8、如权利要求1所述的方法，其特征在于：所述第二多晶硅层的厚度为

9、一种半导体器件，包括：半导体衬底，在所述半导体衬底表面形成的介质层，以及在所述介质层表面形成的栅极，其特征在于：所述栅极为T形结构，所述T形结构具有下层多晶硅层和上层p型原位掺杂的多晶硅层。

10、如权利要求9所述的半导体器件，其特征在于：所述上层p型原位掺杂多晶硅层的高度为

11、如权利要求10所述的半导体器件，其特征在于：所述p型掺杂的杂质为硼或锗。

12、如权利要求9所述的半导体器件，其特征在于：所述下层多晶硅层还包括n型杂质。

13、如权利要求12所述的半导体器件，其特征在于：所述n型杂质为磷或砷。

14、如权利要求9所述的半导体器件，其特征在于：所述下层多晶硅层还包括p型杂质。

15、如权利要求14所述的半导体器件，其特征在于：所述p型杂质为硼或锗。

16、如权利要求9所述的半导体器件，其特征在于：所述下层多晶硅层的高度为

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