CN101752255A - Pmos晶体管的制造方法及栅极掺杂的方法 - Google Patents
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Abstract
本发明公开了一种PMOS晶体管的制造方法及栅极的掺杂方法，其中PMOS晶体管的制造方法包括步骤：提供N型半导体衬底上具有栅极的半导体结构；向栅极及栅极两侧的N型半导体衬底进行重掺杂氟化硼和硼，从而在栅极两侧的N型半导体衬底中形成源极区和漏极区；在源极区、漏极区和/或栅极上形成绝缘硅化物层；对所述绝缘硅化物层进行退火。该方法使得所述绝缘硅化物层中的气泡减少，提高了半导体器件的稳定性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及PMOS晶体管的制造方法及栅极掺杂的方法。
背景技术
在现有的半导体器件的制造技术中，通常首先在半导体衬底上形成栅氧层，在栅氧层上形成栅导电层，然后通过刻蚀栅导电层和栅氧层形成栅极，接着在栅极两侧的半导体衬底中离子注入形成源极区和漏极区，例如离子注入P型离子，从而形成PMOS晶体管，然后在栅极、源极区以及漏极区上形成绝缘硅化物层(SRO)，在栅极、源极区以及漏极区需要连接导线的位置将SRO刻蚀出通孔用来连接导线。
在公开号为：CN101286527A的中国专利申请中公开了一种具有双离子注入的PMOS结构的制造方法，其中具体公开了以下步骤：提供一N型半导体基底；在该N型半导体基底上形成一栅极氧化层；在该栅极氧化层上形成一多晶硅栅极；以该多晶硅栅极为掩膜，对该N型半导体基底进行第一次离子注入，注入硼离子而形成硼离子重掺杂区，之后进行第二次离子注入，注入氟化硼BF2离子于该硼离子掺杂区内而形成较浅的氟化硼离子轻掺杂区。
然而因为上述方法重掺杂利用的硼离子，因此半导体衬底的界面态不稳定，为了提高半导体衬底界面态的稳定性，传统技术在重掺杂的时候利用离子注入氟化硼离子。因为在后期利用该PMOS结构制造半导体器件还需要在栅极、源极区和漏极区上形成绝缘硅化物层(SRO)，在SRO之后进行退火使SRO层定性，同时激活离子注入的B离子，使其在栅极、源极区和漏极区分布的更深入、更均匀。但是随着半导体制造工艺尺寸的减小，SRO层随着减薄，利用重掺杂氟化硼离子的到的PMOS晶体管表面的气泡缺陷越来越严重。
发明内容
为了解决上述问题，本发明提供了一种半导体器件的制造方法，使的绝缘硅化物层中的气泡减少，提高了半导体器件的稳定性。
本发明的半导体器件的制造方法，包括步骤：
提供N型半导体衬底上具有栅极的半导体结构；
向栅极及栅极两侧的N型半导体衬底重掺杂氟化硼和硼，从而在栅极两侧的N型半导体衬底中形成源极区和漏极区；
在源极区、漏极区和/或栅极上形成绝缘硅化物层；
对所述绝缘硅化物层进行退火。
其中，在所述半导体结构的栅极两侧的半导体衬底中具有浅掺杂区。
其中，在对所述绝缘硅化物层进行退火步骤之后还进一步包括：
在所述绝缘硅化物层上形成层间绝缘介质层；
对所述绝缘介质层进行刻蚀，形成通孔，在所述通孔的底部暴露源极区、漏极区和/或栅极。
其中，在形成通孔步骤之后还进一步包括在通孔的底部形成金属硅化物
其中，所述氟化硼的注入剂量大于等于1E15，所述氟化硼和硼的注入剂量之和为2.4E15至3E15。
其中，所述氟化硼的离子注入能量范围为：5keV-15keV。
其中，所述硼的离子注入能量范围为：500eV-2keV。
其中，所述退火采用高温快速退火，退火温度为1050℃至1070℃。
其中，所述氮化硅层和/或氧化硅层的厚度为200埃至350埃。
相应的，本发明还提供了一种栅极掺杂的方法，包括步骤：
提供N型半导体衬底上具有栅极的半导体结构；
向栅极掺杂氟化硼和硼。
其中，所述氟化硼的剂量大于等于1E15。
其中，所述氟化硼和硼的注入剂量之和为2.4E15至3E15。
相应的，本发明还提供了一种一种PMOS晶体管的制造方法，包括步骤：提供N型半导体衬底上具有栅极的半导体结构；
向沿栅极两侧的N型半导体衬底重掺杂氟化硼和硼。
其中，所述氟化硼的剂量大于等于1E15，所述氟化硼和硼注入剂量之和为2.4E15至3E15。
上述技术方案的优点是：
上述方案向栅极及栅极两侧的N型半导体衬底重掺杂氟化硼和硼，从而在栅极两侧的N型半导体衬底中形成源极区和漏极区；在源极区、漏极区和/或栅极上形成绝缘硅化物层；对所述绝缘硅化物层进行退火。因为在重掺杂半导体衬底形成源极区和漏极区的过程中利用了氟化硼和硼两种物质，因此相比于重掺杂相同含量的硼离子的情况下，氟离子含量减少，这样减少了SRO的退火过程氟离子挥发带来的气泡缺陷。
附图说明
图1是对利用现有技术制造的半导体器件SRO表面的测试图。
图2是图1中虚线区域的放大图；
图3是本发明的半导体器件的制造方法的流程图；
图4是本发明的半导体器件的制造方法示意图；
图5本发明的栅极掺杂方法的流程图；
图6是对利用本发明的制造方法制造的半导体器件SRO表面的测试图。
具体实施方式
在形成半导体器件中的PMOS晶体管的源极区和漏极区的时候，为了得到稳定的界面态，通常在重掺杂P型离子形成源极区和漏极区时，利用离子注入氟化硼BF2，因为氟F离子可以和硅Si形成Si-F键，从而形成稳定的界面态。然后在栅极、源极区和漏极区上形成绝缘硅化物层(SRO)，在SRO之后进行退火使SRO结构更稳定，同时激活离子注入的硼B离子，使其扩散在栅极、源极区和漏极区分布的更均匀，扩散的更深。发明人研究后发现在退火的步骤中被离子注入的氟F离子会挥发，从而在SRO层表面形成气泡，而且随着半导体制造工艺尺寸的减小，SRO层随着减薄，例如65nm工艺，SRO层表面气泡缺陷越严重，从而测试后发现利用上述方法生成的PMOS器件在SRO表面的气泡缺陷随着SRO的减薄逐渐增加，例如如图1-图2所示的对SRO层为200埃时，对利用现有技术制造的半导体器件的SRO层表面测试的结果，其中图2为图1的局部放大图，通常在进行气泡缺陷测试时，从硅片的顶部向下测试，从图1可以看出，在测试到硅片顶部的半导体器件时，由于气泡缺陷太多以至于仪器无法继续向下测试，因此只得到硅片顶部的半导体器件的气泡缺陷的示意图，从图2中可以看出，在测试到的半导体器件的SRO上存在大量气泡缺陷。因为在制造半导体器件的时候通常在SRO层上还要形成层间绝缘介质层，用来隔离不同的金属布线层，因此如果SRO表面存在大量气泡则使得SRO层和层间绝缘介质层之间的粘附性变差，从而影响到半导体器件的稳定性，尤其在SRO层减薄到200埃以下时，气泡缺陷可能使半导体器件的性能变差。
因此发明人提供了一种半导体器件的制造方法，包括步骤：
提供N型半导体衬底上具有栅极的半导体结构；
向栅极及栅极两侧的N型半导体衬底重掺杂氟化硼和硼，从而在栅极两侧的N型半导体衬底中形成源极区和漏极区；
在源极区、漏极区和/或栅极上形成绝缘硅化物层；
对所述绝缘硅化物层进行退火。
其中，在所述半导体结构的栅极两侧的半导体衬底中具有浅掺杂区。
其中，在对所述绝缘硅化物层进行退火步骤之后还进一步包括：
在所述绝缘硅化物层上形成层间绝缘介质层；
对所述绝缘介质层进行刻蚀，形成通孔，在所述通孔的底部暴露源极区、漏极区和/或栅极。
其中，在形成通孔步骤之后还进一步包括在通孔的底部形成金属硅化物
其中，所述氟化硼的注入剂量大于等于1E15，所述氟化硼和硼的注入剂量之和为2.4E15至3E15。
其中，所述氟化硼的离子注入能量范围为：5keV-15keV。
其中，所述硼的离子注入能量范围为：500eV-2keV。
其中，所述退火采用高温快速退火，退火温度为1050℃至1070℃。
其中，所述氮化硅层和/或氧化硅层的厚度为200埃至350埃。
相应的，本发明还提供了一种栅极掺杂的方法，包括步骤：
提供N型半导体衬底上具有栅极的半导体结构；
提供N型半导体衬底上具有栅极的半导体结构；
向栅极掺杂氟化硼和硼。
其中，所述氟化硼的剂量大于等于1E15。
其中，所述氟化硼和硼的注入剂量之和为2.4E15至3E15。
相应的，本发明还提供了一种一种PMOS晶体管的制造方法，包括步骤：提供一N型半导体衬底上具有栅极的半导体结构；
向沿栅极两侧的N型半导体衬底重掺杂氟化硼和硼。
其中，所述氟化硼的剂量大于等于1E15，所述氟化硼和硼注入剂量之和为2.4E15至3E15。
下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
图3是本发明的半导体器件的制造方法的流程图，请参考图3。
S110：提供一N型半导体衬底上具有栅极的半导体结构；
如图3所示，提供N型半导体衬底100，所述的N型半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述N型半导体衬底100也可以是硅、锗、砷化镓或硅锗化合物；该N型半导体衬底100还可以具有外延层或绝缘层上硅结构；该N型半导体衬底100还可以具有N阱。所述的N型半导体衬底100还可以是其它半导体材料，这里不再一一列举。在本实施例中N型半导体衬底100具有有源区。
在N型半导体衬底100上具有栅极108，栅极108可以采用本领域技术人员熟知的方法形成，例如，首先，在N型半导体衬底100上形成栅氧层102。栅氧层102可以为二氧化硅材料。本实施例中栅氧层102利用热氧化生长或者淀积的方法产生。因为该栅氧层102起到电绝缘的作用，而且随着工艺尺寸的减小，需要该栅氧层102越来越薄很薄，因此采用原位蒸汽氧化(in situ steam generate oxidation)生长的方式可以获得高质量的栅氧层102。然后，在栅氧层102上形成栅导电层104。栅导电层104的材料可以为多晶硅。例如栅导电层104可以采用化学气相淀积形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。最后，刻蚀栅导电层106和栅氧层104，形成栅极108，在本实施例中栅极108位于N型半导体衬底100的有源区上。
在栅极两侧还可以具有栅极侧壁层109，该侧壁层109可以防止大剂量源极区和漏极区注入的时候过于接近栅极下的导电沟道区，以致可能发生的源漏穿通。例如该侧壁层109可以为氧化硅和氮化硅的叠层结构。
另外，上述半导体结构还可以在栅极的两侧N型半导体衬底100中具有浅掺杂区(LDD)，LDD可以利用离子注入B形成，或者低能量的离子注入BF2，例如离子注入BF2的能量小于3keV。
另外，在形成浅掺杂区之后还可以在栅极两侧形成栅侧墙，防止在重掺杂过程中形成栅极下的半导体衬底被掺杂。
S120：向栅极及栅极两侧的N型半导体衬底100重掺杂氟化硼BF2和硼B，从而栅极两侧的N型半导体衬底100中形成源极区和漏极区。
在栅极108形成之后，需要在栅极两侧的N型半导体衬底100中重掺杂形成源极区110和漏极区112，例如对于PMOS器件需要在栅极108两侧的有源区中掺杂P型离子，例如硼离子。而且为了得到特定电阻的栅极，通常对栅导电层104进行掺杂，例如PMOS器件的栅导电层掺杂P型离子，例如硼离子。因此在本实施例中，在离子注入P型离子形成源极区110和漏极区112的同时，也向栅极108进行离子注入P型离子，从而简化了工艺步骤，具体方法为：采用向栅极108和栅极两侧的有源区中离子注入氟化硼BF2和硼B，例如可以先注入氟化硼BF2再注入硼B，或者先注入硼B再注入氟化硼BF2。在本实施例中具体采用以下方式：高能量的离子注入氟化硼BF2能量范围为：5keV-15keV，剂量为1E15至2.4E15，例如1.5E15、2E15。然后低能量注入B，能量范围：500eV-2keV，剂量为0.6E15至2E15，例如1E15、1.5E15，例如具体的BF2的剂量为2E15，B剂量为1E15。BF2和B的离子注入方向垂直于N型半导体衬底100的上表面。这样在栅极108两侧形成源极区110和漏极区112，同时在栅极的栅导电层中掺杂了B离子，使得栅极108的电阻减小。而且由于BF2中含有F离子，因此F离子可以在栅极和N型半导体衬底100的界面处，以及源极区和漏极区的表面生成Si-F键，因为Si-F键非常稳定，因此制造的PMOS器件的界面态稳定，得到较好的负偏压温度稳定性(NBTI)。
S130：在源极区110、漏极区112和/或栅极108上形成绝缘硅化物层SRO114。
在本实施例中还进一步包括，在栅极108、源极区110以及漏极区112上形成绝缘硅化物层(SRO)114，可以利用本领域技术人员熟知的方法，例如化学气相淀积，硅化物的材料为氧化硅层、氮化硅层或其组合。该SRO114可以起到绝缘和保护PMOS器件的作用，该SRO114的厚度为350埃-200埃。
通常在SRO114中需要形成接触孔的地方刻蚀出通孔116，在所述通孔116的底部暴露源极区110、漏极区112和/或栅极108，然后在所述通孔116底部形成金属硅化物层，例如淀积钛，使得钛和通孔116底部的N型半导体衬底100反应生成金属硅化物层，使得半导体结构可以和接触孔116的位置再淀积的导电材料结合的更紧密。因此该氮化物层的作用具体为：一方面SRO114使得在后续淀积金属形成接触孔116的步骤中在不需要形成接触孔116的地方覆盖有SRO114不会和金属发生化学反应，因此使PMOS器件不被损伤，而且淀积在通孔116底部的金属层容易被去除，该SRO114还使得不需要形成接触孔116的位置和导电物质绝缘，同时该SRO114还容易和后续淀积在其上的层间绝缘物质紧密结合。
S140：对绝缘硅化物层进行退火。
进行高温快速退火(spike anneal)，这样可以在激活注入离子，使注入的离子扩散的更均匀的同时，使SRO114结构更稳定。高温快速退火的温度为1050℃-1070℃。
在现有技术中向栅导电层和栅氧层注入氟化硼BF2，虽然氟F离子保证了较好的NBTI，但是氟化硼BF2中的F离子会在退火的时候挥发从而在SRO表面产生气泡缺陷，因此本发明中通过将注入的物质中加入B，同时将BF2的剂量减少，但是保持离子注入的B离子总量不变，这样使得B离子剂量满足需要的前提下，保证了F离子相对减少，从而减少了在SRO层退火的步骤中产生的气泡缺陷。因此使得在SRO与后续在其上形成的层间绝缘介质紧密结合，使包括该PMOS器件的半导体器件的性能更稳定。
实施例二
图5本发明的栅极掺杂方法的流程图，如图5所示，栅极掺杂方法包括步骤：
S210：提供一N型半导体衬底100上具有栅极的半导体结构；
参考图5，提供N型半导体衬底100，所述的N型半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述N型半导体衬底100也可以是硅、锗、砷化镓或硅锗化合物；该N型半导体衬底100还可以具有外延层或绝缘层上硅结构；该N型半导体衬底100还可以具有N阱。所述的N型半导体衬底100还可以是其它半导体材料，这里不再一一列举。在本实施例中N型半导体衬底100具有有源区。
在N型半导体衬底100上具有栅极108，栅极108可以采用本领域技术人员熟知的方法形成，例如，首先，在N型半导体衬底100上形成栅氧层102。栅氧层102可以为二氧化硅材料。本实施例中栅氧层102利用热氧化生长或者淀积的方法产生。因为该栅氧层102起到电绝缘的作用，而且随着工艺尺寸的减小，需要该栅氧层102很薄，因此采用原位蒸汽氧化(in situ steam generate oxidation)生长的方式可以获得高质量的栅氧层102。然后，在栅氧层102上形成栅导电层104。栅导电层104的材料可以为多晶硅。例如栅导电层104可以采用化学气相淀积形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。然后刻蚀栅导电层106和栅氧层104，形成栅极108。
S220：向栅极掺杂B和BF2。
为了得到特定电阻的栅极，通常对栅导电层104进行掺杂，例如PMOS器件的栅导电层掺杂P型离子，例如硼离子。因此在本实施例中，向栅导电层104和栅氧层102进行离子注入P型离子，具体方法为：采用向栅导电层104和栅氧层102中离子注入氟化硼BF2和硼B，例如可以先注入氟化硼BF2再注入硼B，或者先注入硼B再注入氟化硼BF2。在本实施例中具体采用以下方式：高能量的离子注入氟化硼BF2能量范围为：5keV-15keV，剂量为1E15至2.4E15；低能量注入B，能量范围：500eV-2keV。方向垂直于栅导电层104表面方向。这样在栅极的栅导电层104中掺杂了B离子，使得栅极108的电阻减小。而且由于BF2中含有F离子，因此F离子可以在栅极和N型半导体衬底100的界面处，以及源极区和漏极区的表面生成Si-F键，因为Si-F键非常稳定，因此制造的PMOS器件的界面态稳定。
同时，为了阻止B离子进入栅氧层，可以在栅氧层104的表面形成含氮薄层106，因此该层使得在F离子通过含氮薄层106进入栅氧层104时，而硼离子较难通过。
之后可以在栅氧层102上形成SRO层，并进行退火。
SRO层的材料可以为氮化硅、二氧化硅或者其混合物，并进行退火。SRO层的厚度为350埃-200埃。退火的温度为1070℃-1050℃。
还可以在形成SRO层之前包括：还可以包括在栅极108两侧的N型半导体衬底100中形成源极区110和漏极区112的步骤。
在现有技术中向栅导电层和栅氧层注入BF2，虽然F离子保证了较好的NBTI，但是BF2中的F离子会在退火的时候挥发从而在SRO表面产生气泡缺陷，因此本发明中通过将少离子注入的掺杂中BF2的剂量，而相应的添加进B离子的剂量，这样在保证总的B离子剂量不变的前提下，保证了F离子相对减少，从而减少了在SRO层退火的步骤中产生的气泡缺陷。
实施例三
本实施例中与实施例一相同的步骤不在赘述，不同在于在本实施例中也可以在形成PMOS晶体管的方法中仅在栅极108两侧的N型半导体衬底100中进行离子注入BF2和B形成源极区110和漏极区112。
除上述实施例之外，还可以在形成栅层之后，对栅层进行离子注入硼和氟化硼，然后刻蚀形成栅极，从而实现对栅极的掺杂。
图6对利用本发明的制造方法制造的半导体器件SRO表面的测试图。从图6可以看出利用本发明的半导体制造方法的到的半导体结构在SRO表面的气泡缺陷较少，提高了器件稳定性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (14)
1.一种PMOS晶体管的制造方法，其特征在于，包括步骤：
提供N型半导体衬底上具有栅极的半导体结构；
向栅极及栅极两侧的N型半导体衬底进行重掺杂氟化硼和硼，从而在栅极两侧的N型半导体衬底中形成源极区和漏极区；
在源极区、漏极区和/或栅极上形成绝缘硅化物层；
对所述绝缘硅化物层进行退火。
2.根据权利要求1所述的PMOS晶体管的制造方法，其特征在于，在所述半导体结构的栅极两侧的半导体衬底中具有浅掺杂区。
3.根据权利要求2所述的PMOS晶体管的制造方法，其特征在于，在所述绝缘硅化物层进行退火步骤之后进一步包括：
在所述绝缘硅化物层上形成层间绝缘介质层；
对所述绝缘介质层进行刻蚀，形成通孔，在所述通孔的底部暴露源极区、漏极区和/或栅极。
4.根据权利要求3所述的PMOS晶体管的制造方法，其特征在于，在形成通孔步骤之后还进一步包括在通孔的底部形成金属硅化物。
5.根据权利要求4所述的制造方法，其特征在于，所述氟化硼的注入剂量大于等于1E15，所述氟化硼和硼的注入剂量之和为2.4E15至3E15。
6.根据权利要求5所述的PMOS晶体管的制造方法，其特征在于，所述氟化硼的离子注入能量范围为：5keV-15keV。
7.根据权利要求5所述的PMOS晶体管的制造方法，其特征在于，所述硼的离子注入能量范围为：500eV-2keV。
8.根据权利要求5所述的PMOS晶体管的制造方法，其特征在于，
所述退火采用高温快速退火，退火温度为1050℃至1070℃。
9.根据权利要求5所述的PMOS晶体管的制造方法，其特征在于，所述氮化硅层和/或氧化硅层的厚度为200埃至350埃。
10.一种栅极掺杂的方法，其特征在于，包括步骤：
提供N型半导体衬底上具有栅极的半导体结构；
向栅极掺杂氟化硼和硼。
11.根据权利要求10所述的方法，其特征在于，所述氟化硼的剂量大于等于1E15。
12.根据权利要求11所述的方法，其特征在于，所述氟化硼和硼的注入剂量之和为2.4E15至3E15。
13.一种PMOS晶体管的制造方法，其特征在于，包括步骤：
提供N型半导体衬底上具有栅极的半导体结构；
向沿栅极两侧的N型半导体衬底中重掺杂氟化硼和硼。
14.根据权利要求13所述的方法，其特征在于，所述氟化硼的剂量大于等于1E15，所述氟化硼和硼注入剂量之和为2.4E15至3E15。
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|---|---|
| CN (1) | CN101752255A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103295913A (zh) * | 2013-06-04 | 2013-09-11 | 上海华力微电子有限公司 | 改善半导体器件负偏压温度不稳定性的方法 |
| CN103972108A (zh) * | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | Pmos源漏区离子注入方法、pmos的制备方法 |
| CN104347370A (zh) * | 2013-07-23 | 2015-02-11 | 上海华虹宏力半导体制造有限公司 | 提高pmos器件栅极的负偏压温度稳定性方法 |
| CN105448678A (zh) * | 2014-07-09 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
-
2008
- 2008-12-19 CN CN200810207522A patent/CN101752255A/zh active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103295913A (zh) * | 2013-06-04 | 2013-09-11 | 上海华力微电子有限公司 | 改善半导体器件负偏压温度不稳定性的方法 |
| CN103295913B (zh) * | 2013-06-04 | 2016-01-27 | 上海华力微电子有限公司 | 改善半导体器件负偏压温度不稳定性的方法 |
| CN104347370A (zh) * | 2013-07-23 | 2015-02-11 | 上海华虹宏力半导体制造有限公司 | 提高pmos器件栅极的负偏压温度稳定性方法 |
| CN103972108A (zh) * | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | Pmos源漏区离子注入方法、pmos的制备方法 |
| CN103972108B (zh) * | 2014-05-20 | 2018-06-22 | 上海华力集成电路制造有限公司 | Pmos源漏区离子注入方法、pmos的制备方法 |
| CN105448678A (zh) * | 2014-07-09 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
| CN105448678B (zh) * | 2014-07-09 | 2019-01-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
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Open date: 20100623 |