CN105448678B - 一种半导体器件及其制作方法和电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法和电子装置，所述方法包括：提供半导体衬底；在所述半导体衬底上形成非掺杂多晶硅栅极层；对所述非掺杂多晶硅栅极层进行N型掺杂离子注入，以在所述非掺杂多晶硅栅极层的表面形成重掺杂N型掺杂离子层；刻蚀所述非掺杂多晶硅栅极层以形成栅极结构；进行P型掺杂离子源漏极离子注入，同时将所述重掺杂N型掺杂离子层转变为轻掺杂N型掺杂离子层；在所述半导体衬底的有源区和所述栅极结构之上形成金属硅化物。根据本发明的制作方法，在P型多晶硅栅极表面形成轻掺杂N型掺杂离子层，再形成金属硅化物层，可有效抑制由于之后的高温退火工艺导致的金属硅化物堆积问题的出现，进而提高了器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法和电子装置。
背景技术
随着嵌入式存储器制作工艺的不断发展，只读存储器隧道氧化物(ETOX)闪存的尺寸减小到了45nm，甚至更小的尺寸，ETOX闪存结构包括核心区(cell)和外围区(periphery)。由于核心区的栅极密度大，尺寸小，因此很难在核心区形成金属硅化物。为了提高外围区器件的性能，通常需要在外围区的晶体管的栅极以及有源区之上形成金属硅化物。
而为了降低核心区的有源区/栅极的Rc，一般还需沉积一层Ti，并对其进行高温退火(＞650℃)，然而高温退火会导致P型栅极上镍硅化物聚集问题的出现，影响器件的性能。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
针对现有技术的不足，本发明实施例一提供一种半导体器件的制作方法，包括：
提供半导体衬底；
在所述半导体衬底上形成非掺杂多晶硅栅极层；
对所述非掺杂多晶硅栅极层进行N型掺杂离子注入，以在所述非掺杂多晶硅栅极层的表面形成重掺杂N型掺杂离子层；
刻蚀所述非掺杂多晶硅栅极层以形成栅极结构；
进行P型掺杂离子源漏极离子注入，同时将所述重掺杂N型掺杂离子层转变为轻掺杂N型掺杂离子层；
在所述半导体衬底的有源区和所述栅极结构之上形成金属硅化物。
可选地，所述N型掺杂离子注入为低能量和高剂量的离子注入。
可选地，所述N型掺杂离子的注入工艺中注入能量为6～18KeV，掺杂剂量为1E15～3E15个/平方厘米。
可选地，所述重掺杂N型掺杂离子层的厚度为150～250埃。
可选地，所述N型掺杂离子为砷或者磷，所述P型掺杂离子是硼离子或氟化硼。
可选地，所述非掺杂多晶硅栅极层的厚度范围为1500～3000埃。
可选地，所述金属硅化物为镍基硅化物。
可选地，所述方法适用于只读存储器隧道氧化物闪存外围区的PMOS晶体管的制作。
可选地，在所述非掺杂多晶硅栅极层和所述半导体衬底之间还形成有栅氧化物层。
本发明实施例二提供一种半导体器件，包括：
半导体衬底，位于所述半导体衬底上的栅极结构，其中所述栅极结构包括栅氧化物层以及位于所述栅氧化物层上的P型多晶硅栅极层和位于所述P型多晶硅栅极层之上的轻掺杂N型掺杂离子层；
以及分别位于所述半导体衬底内的有源区和所述栅极结构顶面上方的金属硅化物层。
可选地，所述轻掺杂N型掺杂离子层的厚度为150～250埃。
可选地，所述金属硅化物为镍基硅化物。
可选地，所述半导体器件为只读存储器隧道氧化物闪存外围区的PMOS晶体管。
本发明实施例三提供一种电子装置，包括实施例二中所述的半导体器件。
综上所述，根据本发明的制作方法，在P型多晶硅栅极表面形成轻掺杂N型掺杂离子层，再形成金属硅化物层，可有效抑制由于之后的高温退火工艺导致的金属硅化物堆积问题的出现，进而提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1D为现有技术的方法的实施步骤所分别获得的器件的示意性剖面图；
图2A-2B为根据本发明实施例一的方法依次实施的步骤所获得的器件的示意性剖面图；
图3为根据本发明实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参考图1A-1D对现有的只读存储器隧道氧化物(ETOX)闪存的制作方法进行描述。
首先提供半导体衬底100，所述半导体衬底包括核心区(Cell)10和外围区(periphery)20。
如图1A所示，核心区10形成有控制栅结构101a，在核心区的有源区和控制栅结构101a上方形成金属硅化物阻挡(SAB)层102，以防止Ni金属层103沉积到有源区上。
如图1B所示，外围区20主要用于形成外围区晶体管等结构，外围区形成有栅极结构(简称外围栅极结构),例如P型栅极结构101b和N型栅极结构101c。在所述栅极结构的两侧形成有栅极侧壁层，并在所述栅极与外围晶体管的有源区之上沉积形成镍金属层103。
接着，进行退火处理，以在所述外围晶体管的有源区与所述栅极之上形成金属硅化物。
由于SAB膜的阻挡作用，核心区没有镍金属层，因此在核心区中未形成金属硅化物。
金属层与硅发生反应，生成金属硅化物，在所述外围晶体管的有源区与所述栅极之上形成了金属硅化物。
接着，沉积Ti/TiN粘附层，并进行高温退火处理，以降低核心区栅极的电阻，进而降低电阻-电容RC延迟。
如图1C所示，在核心区形成了钛硅化物104。
如图1D所示，在高温退火过程中，N型栅极结构101c顶面上的镍硅化物105不会受到影响，然而由于高温的影响使P型栅极结构101b顶面上的镍硅化物105发生聚集，对外围区晶体管的P型栅极造成了负面影响，进而影响器件的性能和良率。
鉴于此，本发明提出了一种新的制作方法，以解决上述问题。
实施例一
下面，参照2A至图2B和图3来描述本发明的一个实施例提出的半导体器件的制作方法。
本发明实施例的半导体器件的制作方法，包括如下步骤：
步骤301，提供半导体衬底200，在所述半导体衬底上形成非掺杂多晶硅栅极层202，如图2A所示。
其中，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底200中可以形成有用于隔离有源区的浅沟槽隔离(STI)等，浅沟槽隔离可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其他现有的低介电材料形成。当然，半导体衬底200中还可以形成有掺杂阱(未示出)等等。为了图示简洁，在这里仅用方框来表示。可选地，所述半导体衬底包括核心区(Cell)和外围区(periphery)。核心区主要用于形成控制栅等结构，外围区主要用于形成外围区晶体管等结构。在一个示例中，所述非掺杂多晶硅栅极层位于所述外围区中预定形成PMOS晶体管的区域。
在一个示例中，在形成所述非掺杂多晶硅栅极层202之前，在所述半导体衬底上形成有栅氧化物层201。栅氧化物层201可为单层的氧化硅层或氧化硅-氮化硅-氧化硅(ONO)的复合层。其形成方法可以为化学气相沉积、物理气相沉积和热氧化等一切适用的方法。
所述非掺杂多晶硅栅极层202可以是通过化学气相沉积、磁控溅射、物理气相沉积或者原子层沉积等方法形成的。作为一个实例，选用低压化学气相淀积(LPCVD)工艺。形成所述非掺杂多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。可选地，所述非掺杂多晶硅栅极层的厚度范围为1500～3000埃，例如2000埃、2500埃等。但并不局限于上述厚度，可根据实际需要进行调整。
继续参考图2A，步骤302，对所述非掺杂多晶硅栅极层202进行低能量和高剂量的N型掺杂离子注入，以在所述非掺杂多晶硅栅极层202的顶面形成重掺杂N型掺杂离子层203。
图2A中箭头表示N型掺杂离子注入的方向。所述N型掺杂离子为砷或者磷，优选为磷。进行注入的方法可以是半导体制造领域常见的运用离子注入设备将杂质离子植入多晶硅层中，作为一个实例，所述N型掺杂离子的注入工艺中注入能量为6～18KeV，例如15KeV，掺杂剂量为1E15～3E15个/平方厘米。由于注入能量低，掺杂剂量高，所以在所述多晶硅栅极层的顶面形成重掺杂N型掺杂离子层203，其中，形成的所述重掺杂N型掺杂离子层203的厚度为150～250埃，例如200埃。可通过调整注入能量大小，来控制N型掺杂离子的注入深度，本发明实施例使用较低的注入能量，来实现在多晶硅栅极层的顶面形成N型掺杂离子层。
步骤303，刻蚀所述非掺杂多晶硅栅极层，以形成栅极结构，并在所述栅极结构的两侧形成栅极侧壁层。
利用光刻方法在栅极层上定义出栅极图形，刻蚀非掺杂多晶硅栅极层和栅氧化物层。所述的刻蚀可以是干法刻蚀或者湿法刻蚀。干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述的刻蚀可以是以二氟甲烷和六氟化硫的混合气体作为刻蚀气体的等离子刻蚀，其中采用的RF功率是100～1000W，二氟甲烷的流量是20～200sccm。
可采用一切适合的方法形成栅极侧壁层，所述栅极侧壁层可以为氧化硅、氮化硅或其他合适的材料。
步骤304，进行P型掺杂离子源漏极离子注入，同时将所述重掺杂N型掺杂离子层转变为轻掺杂N型掺杂离子层。
如图2B所示，以栅极结构204和栅极侧壁层205为掩膜对半导体衬底进行P型掺杂离子注入，形成源漏极。图2B中箭头表示离子注入的方向。所述P型源漏极离子注入将待注入P型掺杂离子从器件上方注入整个源漏极区域，即待注入离子同时注入栅极结构204，以及栅极结构204两侧半导体衬底内，从而形成源漏极的P+区。可选地，所述P型掺杂离子可以是硼离子或氟化硼。
在此步骤中，由于同时对栅极结构204进行了P型掺杂离子注入，注入到栅极结构204顶面的P型掺杂离子中和前述形成的重掺杂N型掺杂离子层，使位于栅极结构顶面的重掺杂N型掺杂离子层转变为轻掺杂N型掺杂离子层204a。而在轻掺杂N型掺杂离子层下方形成了P型离子掺杂区204b。由于只在栅极结构204顶面处形成了轻掺杂N型掺杂离子层204a，故整个栅极结构204仍然表现为P型栅极，对其特性不会造成影响。
值得一提的是，对栅极结构顶面的重掺杂N型掺杂离子层进行P型掺杂离子注入时，要控制其P型掺杂离子注入的剂量低于N型掺杂离子层中N型掺杂离子的剂量，以保证形成轻掺杂N型掺杂离子层。
步骤305，在所述半导体衬底的有源区和所述栅极结构之上形成金属硅化物。
所述金属硅化物的形成步骤包括：首先在栅极结构以及有源区之上沉积金属层，然后进行高温退火处理，例如快速退火处理(RTA)，由于金属可与硅反应，但是不会与硅氧化物如二氧化硅反应，因此在所述栅极结构以及有源区之上形成金属硅化物。可选地，沉积的金属层的材料可为镍(Ni)、钛(Ti)或者钴(Co)等任一种金属，相应第，所形成的金属硅化物可为镍基硅化物、钛基硅化物或钴基硅化物。
上述方法适用于PMOS晶体管的制作，尤其适用于只读存储器隧道氧化物(ETOX)闪存外围区PMOS晶体管的制作。
当制作只读存储器隧道氧化物(ETOX)闪存外围区PMOS晶体管时，在形成所述金属硅化物层后，由于栅极结构顶面的轻掺杂N型掺杂离子层的存在，在之后的核心区Ti/TiN阻挡层沉积后的高温退火过程中，可有效抑制P型多晶硅栅极顶面上金属硅化物堆积问题的产生。
综上所述，根据本发明的制作方法，在P型多晶硅栅极表面形成轻掺杂N型掺杂离子层，再形成金属硅化物层，可有效抑制由于之后的高温退火工艺导致的金属硅化物堆积问题的出现，进而提高了器件的性能和良率。
实施例二
本发明还提供一种采用实施例一中方法制作的半导体器件，包括：
半导体衬底，位于所述半导体衬底上的栅极结构，其中所述栅极结构包括栅氧化物层以及位于所述栅氧化物层上的P型多晶硅栅极层和位于所述P型多晶硅栅极层之上的轻掺杂N型掺杂离子层；
以及分别位于所述半导体衬底内的有源区和所述栅极结构顶面上方的金属硅化物层。
可选地，所述轻掺杂N型掺杂离子层的厚度为150～250埃。
可选地，所述金属硅化物为镍基硅化物、钛基硅化物或钴基硅化物。
在一个实例中，所述半导体器件为只读存储器隧道氧化物闪存外围区的PMOS晶体管。
综上所述，由于本发明的半导体器件具有优良的金属硅化物层，因此其具有更高的性能和良率。
实施例三
本发明另外还提供一种电子装置，其包括实施例二的半导体器件。
由于包括的半导体器件具有更高的良率和性能，该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (13)
1.一种半导体器件的制作方法，包括：
提供半导体衬底，所述半导体衬底包括核心区和外围区；
在所述外围区形成PMOS晶体管的方法包括：
在所述半导体衬底上形成非掺杂多晶硅栅极层，
对所述非掺杂多晶硅栅极层进行N型掺杂离子注入，以在所述非掺杂多晶硅栅极层的表面形成重掺杂N型掺杂离子层，
刻蚀所述非掺杂多晶硅栅极层以形成栅极结构，
进行P型掺杂离子源漏极离子注入，同时将所述重掺杂N型掺杂离子层转变为轻掺杂N型掺杂离子层，并在所述轻掺杂N型掺杂离子层下方形成P型离子掺杂区，其中，所述轻掺杂N型掺杂离子层用于抑制之后退火工艺导致的金属硅化物堆积问题，
在所述半导体衬底的有源区和所述栅极结构之上形成金属硅化物；
在核心区形成Ti/TiN阻挡层，并进行退火，以在核心区形成钛硅化物。
2.根据权利要求1所述的方法，其特征在于，所述N型掺杂离子注入为低能量和高剂量的离子注入，所述N型掺杂离子的注入工艺中注入能量为6～18KeV，掺杂剂量为1E15～3E15个/平方厘米。
3.根据权利要求1所述的方法，其特征在于，所述重掺杂N型掺杂离子层的厚度为150～250埃。
4.根据权利要求1所述的方法，其特征在于，所述N型掺杂离子为砷或者磷，所述P型掺杂离子是硼离子或氟化硼。
5.根据权利要求1所述的方法，其特征在于，所述非掺杂多晶硅栅极层的厚度范围为1500～3000埃。
6.根据权利要求1所述的方法，其特征在于，所述金属硅化物为镍基硅化物。
7.根据权利要求1所述的方法，其特征在于，所述方法适用于只读存储器隧道氧化物闪存外围区的PMOS晶体管的制作。
8.根据权利要求1所述的方法，其特征在于，在所述非掺杂多晶硅栅极层和所述半导体衬底之间还形成有栅氧化物层。
9.一种采用如权利要求1-8之一所述的方法制备获得的半导体器件，包括：
半导体衬底，位于所述半导体衬底上的栅极结构，其中所述栅极结构包括栅氧化物层以及位于所述栅氧化物层上的P型多晶硅栅极层和位于所述P型多晶硅栅极层之上的轻掺杂N型掺杂离子层；
以及分别位于所述半导体衬底内的有源区和所述栅极结构顶面上方的金属硅化物层，其中，所述轻掺杂N型掺杂离子层用于抑制高温退火工艺导致的金属硅化物堆积问题。
10.根据权利要求9所述的半导体器件，其特征在于，所述轻掺杂N型掺杂离子层的厚度为150～250埃。
11.根据权利要求9所述的半导体器件，其特征在于，所述金属硅化物为镍基硅化物。
12.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件为只读存储器隧道氧化物闪存外围区的PMOS晶体管。
13.一种电子装置，其特征在于，包括权利要求9所述的半导体器件。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371396A (en) * | 1993-07-02 | 1994-12-06 | Thunderbird Technologies, Inc. | Field effect transistor having polycrystalline silicon gate junction |
| US20090170258A1 (en) * | 2007-12-27 | 2009-07-02 | Aaron Frank | Methods for full gate silicidation of metal gate structures |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371396A (en) * | 1993-07-02 | 1994-12-06 | Thunderbird Technologies, Inc. | Field effect transistor having polycrystalline silicon gate junction |
| US20090170258A1 (en) * | 2007-12-27 | 2009-07-02 | Aaron Frank | Methods for full gate silicidation of metal gate structures |
| CN101752255A (zh) * | 2008-12-19 | 2010-06-23 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的制造方法及栅极掺杂的方法 |
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