CN102157379A - 一种高性能半导体器件及其制造方法 - Google Patents

Abstract

本发明提出了一种制造半导体器件的方法，所述方法包括利用栅替代工艺，首先形成伪栅堆叠和及其侧墙，以及源极区和漏极区，对所述源极区和漏极区进行退火，而后去除伪栅堆叠，利用去除伪栅堆叠所形成的开口对衬底进行基本垂直的离子共注入和/或斜角度的离子共注入以在开口下方的衬底中形成陡峭的倒掺杂阱和/或分别在源极区和漏极区附近形成离子注入区，而后对所述器件进行退火，以激活掺杂；在所述开口中沉积栅介质层和金属栅极。从而抑制了MOSFET器件中的带-带泄漏电流和源漏结电容增加，避免源极、漏极击穿，从而提高器件性能。

Description

一种高性能半导体器件及其制造方法

技术领域

本发明通常涉及一种半导体器件及其制造方法。更具体而言，涉及一种半导体器件及其制造方法，用于在栅堆叠下方的半导体衬底中形成具有陡峭的倒掺杂阱以及分别在源极区和漏极区附近的半导体衬底中形成陡峭的离子注入区。

背景技术

随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相应地，为了提高MOSFET(金属氧化物半导体场效应晶体管)器件的性能需要进一步减少MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如小于40nm时，将会产生较严重的短通道效应(short channel effect或简写为SCE)，从而不利地降低器件的性能，给大规模集成电路的生产造成困难。如何降低短通道效应以及有效地控制短通道效应，已经成为集成电路大规模生产中的一个很关键的问题。在Thompson S等人的文章中：“MOS Scaling：Transistor Challenges for the 21^stCentury”，Intel Technology Journal Q3`981-19页，描述Halo离子注入和倒掺杂阱能够降低短通道效应。

此方案是基于在沟道中形成陡峭的倒掺杂阱以减小栅极下耗尽层的厚度，进而减少短通道效应。通常要求倒掺杂阱要有很陡峭的分布以达好的效果。但是由于快速光热退火或尖峰退火经常用于激活掺杂以及去除对源/漏区离子注入所导致的缺陷。而源极区和漏极区以及源/漏延伸区退火的热预算太大，这种退火形成原子扩散所需的温度和时间远远大于仅对沟道区中的掺杂剂进行退火所需。因此不利地导致沟道区中的掺杂原子扩散过大，从而破坏陡峭的倒掺杂分布。因此，为了改进半导体器件的性能，需要一种具有陡峭的倒掺杂分布的器件及其制造方法。

另外，由于在现有技术的Halo离子注入通常会将掺杂剂不当地引入源极区和漏极区的主体部分，与源/漏极区的掺杂重叠，引起MOSFET器件中的带-带泄漏电流和源漏结电容增加，导致源极、漏极击穿，从而导致器件性能的下降。因此，也需要一种半导体器件及其形成方法以减少在形成Halo离子注入时对源漏区域引入不当掺杂。

上述两种情况均会造成器件性能的降低，因此，需要提出一种新的半导体器件结构及其制造方法，能够有利地形成陡峭的倒掺杂分布和/或陡峭的离子注入分布。

发明内容

鉴于上述问题，本发明提出了一种制造半导体器件的方法，所述方法包括：a)提供一个衬底；b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；c)对所述源极区和漏极区进行退火；d)覆盖所述源极区和漏极区形成内层介电层；e)去除所述伪栅堆叠以形成开口；f)从所述开口对衬底进行基本垂直的离子共注入以在开口下方的衬底中形成陡峭的倒掺杂阱；g)对所述器件进行退火，以激活掺杂；h)在所述开口中沉积栅介质层和金属栅极。

根据本发明的第二方面，还提出了一种制造半导体器件的方法，所述方法包括：a)提供一个衬底；b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；c)对所述源极区和漏极区进行退火；d)覆盖所述源极区和漏极区形成内层介电层；e)去除所述伪栅堆叠以形成开口；f)从所述开口对衬底进行斜角度的离子共注入以分别在源极区和漏极区附近形成陡峭的离子注入区；g)对所述器件进行退火，以激活掺杂；h)在所述开口中沉积栅介质层和金属栅极。

根据本发明的第三方面，提出了一种制造半导体器件的方法，所述方法包括：a)提供一个衬底；b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；c)对所述源极区和漏极区进行退火；d)覆盖所述源极区和漏极区形成内层介电层；e)去除所述伪栅堆叠以形成开口；f)从所述开口对衬底进行基本垂直的离子共注入并进行斜角度的离子共注入，从而在开口下方的衬底中形成陡峭的倒掺杂阱并分别在源极区和漏极区附近形成陡峭的离子注入区；g)对所述器件进行退火，以激活掺杂；h)在所述开口中沉积栅介质层和金属栅极。

相应地，本发明还提供了一种半导体器件，所述器件包括：衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括形成于所述栅堆叠下方的衬底中的陡峭的倒掺杂阱。

根据本发明的另一个方面，提供一种半导体器件，所述器件包括：衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括分别形成于所述源极区和漏极区附近的陡峭的离子注入区。

根据本发明的在一个方面，提供一种半导体器件，所述器件包括：衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括形成于所述栅堆叠下方的衬底中的陡峭的倒掺杂阱和分别形成于所述源极区和漏极区附近的陡峭的离子注入区。

附图说明

图1示出了根据本发明的第一实施例的半导体器件的制造方法的流程图；

图2-11示出了根据本发明第一实施例的各个阶段的半导体器件的结构图。

图12示出了根据本发明的第二实施例的半导体器件的制造方法的流程图；

图13-15示出了根据本发明第二实施例的各个阶段的半导体器件的结构图。

图16示出了根据本发明的第三实施例的半导体器件的制造方法的流程图；

图17-19示出了根据本发明的第三实施例的各个阶段的半导体器件的结构图。

具体实施方式

本发明通常涉及一种半导体器件的制造方法，尤其涉及一种用于在半导体衬底上形成具有陡峭的倒掺杂阱和/或陡峭的离子注入区的半导体器件的方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

第一实施例

参考图1，图1示出了根据本发明的实施例的半导体器件的制造方法的流程图。在步骤101，首先提供一个半导体衬底202，参考图2。在本实施例中，衬底202包括位于晶体结构中的硅衬底(例如晶片)和隔离区201。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底202可以包括各种掺杂配置。其他例子的衬底202还可以包括其他基本半导体，例如锗和金刚石。或者，衬底202可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底202可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。

在步骤102，如图3-6所示，在衬底202上形成伪栅堆叠200及其侧墙214、源极区和漏极区204，其中所述伪栅堆叠200包括伪栅介质层212和伪栅极层208。

所述伪栅堆叠200的伪栅极介质层212可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅。伪栅极层208可以例如为多晶硅。在一个实施例中，伪栅极层208包括非晶硅。伪栅极介质层212和伪栅极层208可以由MOS技术工艺，例如沉积、光刻、蚀刻及/或其他合适的方法形成。可选地，所述伪栅堆叠200还包括在所述伪栅极层208上的氮化物帽层210，例如，氮化硅等。用于保护所述伪栅堆叠200，如图3所示。

在所述伪栅堆叠200的侧壁形成侧墙214，如图4所示。侧墙214可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。侧墙214可以具有多层结构。在一个实施例中，侧墙可以包括双层结构，即侧墙214-1和侧墙214-2，如图5所示。侧墙214可以通过包括沉积合适的电介质材料的方法形成。这结构可以用本领域技术人员所知晓的工艺得到。

源/漏极区204可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到衬底202中而形成。在一个实施例中，可以在形成侧墙214-1后进行源/漏极浅掺杂，如图4所示，而后形成侧墙214-2，如图5所示，之后再进行源漏极离子注入/halo离子注入，以形成源/漏极区204，如图6所示。源/漏极区204可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。

在步骤103，利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极204中的掺杂，热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。

在步骤104，在所述衬底上沉积形成内层介电层(ILD)218，所述可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述内层介电层218可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。内层介电层可以具有多层结构。在一个实施例中，内层介电层218的厚度范围为大约30到90纳米。而后，对所述内层介电层218平坦化处理以暴露所述伪栅堆叠200的上表面。例如可以通过化学机械抛光(CMP)或反应离子刻蚀方法来去除所述内层介电层218，从而暴露所述伪栅堆叠200的上表面，如图7所示。

而后方法进行到步骤105，去除所述伪栅堆叠200以形成开口。如图8所示。例如，可以通过蚀刻氮化物帽层210、伪栅极层208和伪栅极介质层212来除去伪栅堆叠200。可以使用湿蚀刻和/或干蚀刻除去所述伪栅堆叠200。在一个实施例中，湿蚀刻工艺包括四甲基氢氧化铵(TMAH)KOH或者其他合适蚀刻剂溶液。

在步骤106，从所述开口对衬底202进行基本垂直的离子共注入以在开口下方的衬底中形成陡峭的倒掺杂阱206。所述基本垂直的离子共注入的深度范围大约为5-500nm。所述基本垂直的离子共注入可以通过如下方式进行，首先进行第一次基本垂直的离子注入，将第一掺杂剂注入开口下方的衬底202中以形成掺杂阱区，如图9所示，所述第一掺杂剂包括：C、Ge、N和F之一及其组合，所述第一次基本垂直的离子注入的剂量大约为1e1e1512至3e15。所述第一掺杂剂能够有利地减缓后续注入的第二掺杂剂的扩散速率，所以能够有助于生成陡峭的倒掺杂阱分布。而后进行第二次基本垂直的离子注入，将第二掺杂剂注入所述掺杂阱区，如图10所示。其中对于N型半导体器件，所述第二掺杂剂包括：B，对于P型半导体器件，所述第二掺杂剂包括：As、P。所述第二次基本垂直的离子注入的剂量大约为1e1e1512至3e15。所述陡峭的倒掺杂阱206由开口的宽度、开口的高度、离子注入的能量、注入的角度及离子穿透侧墙214的能力决定。

而后，在步骤107，对所述器件进行退火，以激活掺杂。例如可以采用快速热退火，在其他的实施例中可以采用其他的退火工艺。在这一步骤，还需要考虑对源漏区及源漏扩展区参杂的激活需要和扩散影响。如果源漏区及源漏扩展区掺杂还没有激活，可以利用本步骤顺带退火，以达到激活目的。根据本发明的实施例，通常采用尖峰退火工艺对器件进行退火，例如在大约1000℃以上的温度进行0.5到2秒间退火。

此后，在步骤108，在所述开口中沉积栅介质层220和金属栅极222，如图11所示。优选地，可以在形成栅极介质层220之后可以在其上沉积功函数金属栅层(图中未示出)。功函数金属栅层可以包括在大约10埃到大约100埃范围之间的厚度。用于功函数金属栅层的材料可以包括TiN、TiAlN、TaN以及TaAlN。

之后在所述栅极介质层220之上形成金属栅极222。金属栅极材料可以包括一个或多个材料层，例如衬层，向栅极提供合适功函数的材料，栅电极材料和/或其他合适材料。对于N型半导体器件可以从包含下列元素的组中选择一种或多种元素进行沉积：TiN、TiAlN、TaAlN、TaN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa_x及这些材料的组合；对于P型半导体器件可以从包含下列元素的组中选择一种或多种元素进行沉积：TiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSi_x、Ni₃Si、Pt、Ru、Ir、Mo、HfRu、RuO_x及这些材料的组合。

最后在步骤109，执行化学机械抛光(CMP)工艺，以形成金属栅堆叠。

第二实施例

下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此再次不再赘述。在根据本发明的第二实施的流程图如图12所示，如图12所示，在步骤206，从所述开口对衬底202进行斜角度的离子共注入以分别在源极区和漏极区附近形成陡峭的离子注入区207。所述斜角度的离子共注入的深度范围大约为5-500nm。从所述开口对衬底202进行斜角度的离子共注入可以通过如下方式进行：进行第一次斜角度的离子注入，将第一掺杂剂注入衬底202以分别在源极区和漏极区204附近形成离子注入区，如图13所示。所述第一掺杂剂包括：C、Ge、N和F之一及其组合，所述第一次斜角度的离子注入的剂量大约为1e12至3e15。所述第一掺杂剂能够有利地减缓后续注入的第二掺杂剂的扩散速率，所以能够有助于生成陡峭的离子注入区分布。而后进行第二次斜角度的离子注入，将第二掺杂剂注入所述离子注入区，如图14所示。其中对于N型半导体器件，所述第二掺杂剂包括：B，对于P型半导体器件，所述第二掺杂剂包括：As、P。所述第二次斜角度的离子注入的剂量大约为1e12至3e15。所述斜角度离子注入为以与垂直方向成20-70度的角度对所述器件进行对称的离子注入。所述离子注入区207由开口的宽度、开口的高度、离子注入的能量、注入的角度及离子穿透侧墙214的能力决定。当与垂直方向的角度增大，离子注入区207将从沟道中间移向沟道的两侧，同时离子注入区207的深度变浅。所以在实施中，根据控制器件短通道效应需要，设计离子注入的能量和角度。假如在进行对称的离子注入中，与垂直方向的角度不大，源漏区附近的两个离子注入区离沟道中间近，可能出现重叠。一般地，单个离子注入区域207的宽度小于开口宽度的1.5倍。

继而，步骤进行到207，与第一实施例的相应步骤类似地，对所述器件进行退火，以激活掺杂。例如可以采用快速热退火，在其他的实施例中可以采用其他的退火工艺。在这一步骤，还需要考虑对源漏区及源漏扩展区参杂的激活需要和扩散影响。如果源漏区及源漏扩展区掺杂还没有激活，可以利用本步骤顺带退火，以达到激活目的。根据本发明的实施例，通常采用尖峰退火工艺对器件进行退火，例如在大约1000℃以上的温度进行0.5到2秒间退火。

此后，在步骤208，在所述开口中沉积栅介质层220和金属栅极222，最后在步骤209，执行化学机械抛光(CMP)工艺，以形成金属栅堆叠，如图15所示。

第三实施例

下面将仅就第三实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此再次不再赘述。在根据本发明的第三实施的流程图如图16所示，如图16所示，在步骤306，从所述开口对衬底202进行基本垂直的离子共注入并进行斜角度的离子共注入，从而在开口下方的衬底202中形成陡峭的倒掺杂阱206并分别在源极区和漏极区204附近形成陡峭的离子注入区207。所述基本垂直的离子共注入和斜角度的离子共注入的深度范围大约为5-500nm。

可以通过如下方式来进行基本垂直的离子共注入和斜角度的离子共注入，例如，可以首先进行第一次基本垂直的离子注入，将第一掺杂剂注入开口下方的衬底202中以形成掺杂阱区，而后进行第一次斜角度的离子注入，将第一掺杂剂注入衬底202以分别在源极区和漏极区204附近形成离子注入区，如图17所示。当然也可以调换顺序进行离子注入。所述第一掺杂剂包括：C、Ge、N和F之一及其组合，所述第一次基本垂直的离子注入的剂量大约为1e12至3e15。所述第一掺杂剂能够有利地减缓后续注入的第二掺杂剂的扩散速率，所以能够有助于生成陡峭的倒掺杂阱分布和离子注入区分布。而后进行第二次基本垂直的离子注入，将第二掺杂剂注入所述掺杂阱区，随后进行第二次斜角度的离子注入，将第二掺杂剂注入所述离子注入区，如图18所示。其中对于N型半导体器件，所述第二掺杂剂包括：B，对于P型半导体器件，所述第二掺杂剂包括：As、P。所述第二次斜角度的离子注入的剂量大约为1e12至3e15。所述斜角度离子注入为以与垂直方向成20-70度的角度对所述器件进行对称的离子注入。所述倒掺杂阱206和离子注入区207由开口的宽度、开口的高度、离子注入的能量、注入的角度及离子穿透侧墙214的能力决定。当斜角度的离子注入与垂直方向的角度增大，离子注入区207将从沟道中间移向沟道的两侧，同时离子注入区207的深度变浅。所以在实施中，根据控制器件短通道效应需要，设计离子注入的能量和角度。假如在进行对称的离子注入中，与垂直方向的角度不大，源漏区附近的两个离子注入区离沟道中间近，可能出现重叠。一般地，单个离子注入区域207的宽度小于开口宽度的1.5倍。

继而，步骤进行到307，与第一实施例的相应步骤类似地，对所述器件进行退火，以激活掺杂。例如可以采用快速热退火，在其他的实施例中可以采用其他的退火工艺。在这一步骤，还需要考虑对源漏区及源漏扩展区参杂的激活需要和扩散影响。如果源漏区及源漏扩展区掺杂还没有激活，可以利用本步骤顺带退火，以达到激活目的。根据本发明的实施例，通常采用尖峰退火工艺对器件进行退火，例如在大约1000℃以上的温度进行0.5到2秒间退火。

此后，在步骤308，在所述开口中沉积栅介质层220和金属栅极222，最后在步骤309，执行化学机械抛光(CMP)工艺，以形成金属栅堆叠，如图19所示。

上面已经根据第一、第二和第三实施例阐述了本发明的具体实施方式。本发明的实施例利用去除伪栅堆叠形成的开口进行基本垂直的离子共注入和斜角度的离子共注入，从而在栅堆叠下方的衬底中形成了陡峭的倒掺杂阱，并且分别在源极区和漏极区附近形成了离子注入区，利用共注入的方法首先将C、Ge、N和F之一及其组合等第一掺杂剂注入衬底，所述第一掺杂剂起到有利地减缓后续注入的第二掺杂剂的扩散速率的作用，因此能够有助于生成陡峭的倒掺杂阱分布和离子注入区分布。从而抑制了MOSFET器件中的带-带泄漏电流和源漏结电容增加，避免源极、漏极击穿，从而提高器件性能。

此外，对于本发明中的离子共注入，本发明采用了先进行源/漏及其延伸区退火、再进行离子共注入、再进行掺杂退火的方式，避免了源/漏及其延伸区退火对共注入掺杂的影响；可考虑对源/漏及其延伸区掺杂影响，分开优化离子共注入退火，以满足离子共注入掺杂剂的激活和扩散控制需要。

此外，由于现有技术的离子注入通常在栅极介质形成后进行，离子注入可能使栅极介质劣化，也会不利地降低器件的性能。而本发明可采用先进行的离子注入，再形成栅极介质和金属栅极的方式，可以避免上述栅极介质劣化的问题。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (30)

1.一种制造半导体器件的方法，所述方法包括：

a)提供一个衬底；

b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；

c)对所述源极区和漏极区进行退火；

d)覆盖所述源极区和漏极区形成内层介电层；

e)去除所述伪栅堆叠以形成开口；

f)从所述开口对衬底进行基本垂直的离子共注入以在开口下方的衬底中形成陡峭的倒掺杂阱；

g)对所述器件进行退火，以激活掺杂；

h)在所述开口中沉积栅介质层和金属栅极。

2.一种制造半导体器件的方法，所述方法包括：

a)提供一个衬底；

b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；

c)对所述源极区和漏极区进行退火；

d)覆盖所述源极区和漏极区形成内层介电层；

e)去除所述伪栅堆叠以形成开口；

f)从所述开口对衬底进行斜角度的离子共注入以分别在源极区和漏极区附近形成陡峭的离子注入区；

g)对所述器件进行退火，以激活掺杂；

h)在所述开口中沉积栅介质层和金属栅极。

3.一种制造半导体器件的方法，所述方法包括：

a)提供一个衬底；

b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；

c)对所述源极区和漏极区进行退火；

d)覆盖所述源极区和漏极区形成内层介电层；

e)去除所述伪栅堆叠以形成开口；

f)从所述开口对衬底进行基本垂直的离子共注入并进行斜角度的离子共注入，从而在开口下方的衬底中形成陡峭的倒掺杂阱并分别在源极区和漏极区附近形成陡峭的离子注入区；

g)对所述器件进行退火，以激活掺杂；

h)在所述开口中沉积栅介质层和金属栅极。

4.根据权利要求1-3之一所述的方法，其中所述伪栅堆叠还包括位于伪栅极层上的氮化物帽层。

5.根据权利要求1-3之一所述的方法，其中所述步骤g为：进行闪光退火，以激活掺杂。

6.根据权利要求1-3之一所述的方法，其中从所述开口对衬底进行基本垂直的离子共注入包括如下步骤：进行第一次基本垂直的离子注入，将第一掺杂剂注入开口下方的衬底中以形成掺杂阱区，以及进行第二次基本垂直的离子注入，将第二掺杂剂注入所述掺杂阱区。

7.根据权利要求6所述的方法，其中所述第一掺杂剂包括：C、Ge、N和F之一及其组合。

8.根据权利要求7所述的方法，其中对于N型半导体器件，所述第二掺杂剂包括：B，对于P型半导体器件，所述第二掺杂剂包括：As、P。

9.根据权利要求6所述的方法，其中所述第一次和第二次基本垂直的离子注入的剂量大约为1e12至3e15。

10.根据权利要求1-3之一所述的方法，其中从所述开口对衬底进行斜角度的离子共注入包括如下步骤：进行第一次斜角度的离子注入，将第一掺杂剂注入衬底以分别在源极区和漏极区附近形成离子注入区，以及进行第二次斜角度的离子注入，将第二掺杂剂注入所述离子注入区。

11.根据权利要求10所述的方法，其中所述第一掺杂剂包括：C、Ge、N和F之一及其组合。

12.根据权利要求11所述的方法，其中对于N型半导体器件，所述第二掺杂剂包括：B，对于P型半导体器件，所述第二掺杂剂包括：As、P。

13.根据权利要求10所述的方法，其中所述第一次和第二次斜角度的离子注入的剂量大约为1e12至3e15。

14.根据权利要求10所述的方法，其中所述斜角度离子注入为以与垂直方向成20-70度的角度对所述器件进行对称的离子注入。

15.根据权利要求1-3之一所述的方法，其中所述基本垂直的离子共注入以及所述斜角度的离子共注入的深度范围大约为5-500nm。

16.一种半导体器件，所述器件包括：衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括形成于所述栅堆叠下方的衬底中的陡峭的倒掺杂阱。

17.一种半导体器件，所述器件包括：衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括分别形成于所述源极区和漏极区附近的陡峭的离子注入区。

18.一种半导体器件，所述器件包括：衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括形成于所述栅堆叠下方的衬底中的陡峭的倒掺杂阱和分别形成于所述源极区和漏极区附近的陡峭的离子注入区。

19.根据权利要求16-18之一所述的器件，其中所述陡峭的倒掺杂阱通过基本垂直的离子共注入来形成。

20.根据权利要求16-18之一所述的器件，其中所述陡峭的离子注入区通过斜角度的离子共注入来形成。

21.根据权利要求19所述的器件，其中所述基本垂直的离子共注入通过进行第一次基本垂直的离子注入，将第一掺杂剂注入栅堆叠下方的衬底中以形成掺杂阱区，以及进行第二次基本垂直的离子注入，将第二掺杂剂注入所述掺杂阱区来形成。

22.根据权利要求21所述的器件，其中所述第一掺杂剂包括：C、Ge、N和F之一及其组合。

23.根据权利要求22所述的器件，其中对于N型半导体器件，所述第二掺杂剂包括：B，对于P型半导体器件，所述第二掺杂剂包括：As、P。

24.根据权利要求21所述的器件，其中所述第一次和第二次基本垂直的离子注入的剂量大约为1e12至3e15。

25.根据权利要求20所述的器件，其中所述斜角度的离子共注入通过进行第一次斜角度的离子注入，将第一掺杂剂注入衬底以分别在源极区和漏极区附近形成离子注入区，以及进行第二次斜角度的离子注入，将第二掺杂剂注入所述离子注入区来形成。

26.根据权利要求25所述的器件，其中所述第一掺杂剂包括：C、Ge、N和F之一及其组合。

27.根据权利要求26所述的器件，其中对于N型半导体器件，所述第二掺杂剂包括：B，对于P型半导体器件，所述第二掺杂剂包括：As、P。

28.根据权利要求25所述的器件，其中所述第一次和第二次斜角度的离子注入的剂量大约为1e12至3e15。

29.根据权利要求25所述的器件，其中所述斜角度离子注入为以与垂直方向成20-70度的角度对所述器件进行对称的离子注入。

30.根据权利要求16-18之一所述的器件，其中所述基本垂直的离子共注入以及所述斜角度的离子共注入的深度范围大约为5-500nm。

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