CN102110611A - 具有改善的载流子迁移率的nmos的制造方法 - Google Patents

具有改善的载流子迁移率的nmos的制造方法 Download PDF

Info

Publication number
CN102110611A
CN102110611A CN200910244132.8A CN200910244132A CN102110611A CN 102110611 A CN102110611 A CN 102110611A CN 200910244132 A CN200910244132 A CN 200910244132A CN 102110611 A CN102110611 A CN 102110611A
Authority
CN
China
Prior art keywords
layer
contact hole
tension stress
grid
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910244132.8A
Other languages
English (en)
Other versions
CN102110611B (zh
Inventor
朱慧珑
尹海洲
骆志炯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN200910244132.8A priority Critical patent/CN102110611B/zh
Priority to PCT/CN2010/074145 priority patent/WO2011079582A1/zh
Priority to US13/063,896 priority patent/US8361851B2/en
Publication of CN102110611A publication Critical patent/CN102110611A/zh
Application granted granted Critical
Publication of CN102110611B publication Critical patent/CN102110611B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

通过直接在NMOS的源极区、漏极区上方的接触孔中形成具有拉应力性质的材料，例如钨，从而对NMOS器件的沟道区施加拉应力。而后去除所述NMOS器件的栅堆叠中的伪栅极层，以使栅堆叠对沟道区的反作用力进一步减小，从而提高沟道区域的拉应力，提高载流子的迁移率，改善器件的性能。本发明避免采用单独的应力层来改善NMOS器件沟道区的拉应力，有利地简化了器件制造工艺，同时改善了器件的尺寸和性能。

Description

具有改善的载流子迁移率的NMOS的制造方法
技术领域
本发明涉及通过应变工程来改善NMOS晶体管器件性能的制造方法，更具体地，本发明涉及通过引起沟道区的应力改变，来提高载流子的迁移率。
背景技术
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。
然而，当集成电路元件的尺寸缩小时，不可避免地损害了晶体管和其他元件运转的恒定材料特性和物理效应。因此，已经对晶体管的设计进行了很多新的创新，以便把这些元件的性能保持到合适的水平。
场效应晶体管中保持性能的重要因素是载流子迁移率，在通过非常薄的栅介质来与沟道隔离的栅极上施加的电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。
已经知道，根据载流子的类型和应力方向，FET的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，降低空穴迁移率，可以有利地提高NMOS的性能；而压应力可以提高空穴迁移率，降低电子迁移率，可以有利地提高PMOS的性能。现有技术中已经提出了大量的结构和材料用于在半导体材料中包含拉力或者压力，例如在US2006/0160317中，就提出了一种在MOSFET器件上通过沉积应力层，并选择性地刻蚀全部或者部分栅极层，来提高沟道中的载流子迁移率的方案。
然而，现有技术通常通过设置单独的应力层或者应力界面来改变载流子的迁移率，这将不利于器件尺寸的持续缩小，并且导致复杂的制造工艺。而且随着目前半导体器件尺寸的减小，相应的沟道区域也随之减小。因此，当应力材料膨胀时，对于施加在沟道区域两侧的源极和/或漏极区域应力材料，其相应增加的应力非常有限，从而不能够很好地改善MOSFET晶体管，尤其是N-FET晶体管的性能，这样，其对应构成的COMS电路的性能也相应地较差。因此，需要提供一种新的半导体器件的制造方法，能够使得在不使用单独的应力层的情况下，提高NMOS器件的沟道区的载流子迁移率，降低器件的尺寸并简化制造工艺。
发明内容
鉴于上述问题，本发明提供一种具有改善的载流子迁移率的N型场效应晶体管器件的制造方法：在衬底上形成N型场效应晶体管器件，所述器件具有包括栅极介质层、金属栅层和伪栅极层的栅堆叠；覆盖所述器件的源极区、漏极区和栅堆叠形成接触刻蚀停止层；在所述接触刻蚀停止层中分别形成位于源极区和漏极区上方的第一对接触孔，所述接触孔临近所述栅堆叠设置；在所述第一对接触孔中形成具有拉应力性质的材料，从而对所述器件的沟道区域施加拉应力；移除所述伪栅极层，以提高沟道区域的拉应力。所述具有拉应力性质的材料优选为钨。
进一步地，可以在在移除所述伪栅极层的步骤之后，在所述金属栅层上形成应力层或者非应力层。在形成应力层的情况下，可以在所述金属栅层上沉积金属连接层，例如Al。在形成非应力层的情况下，可以在所述金属栅极层上沉积具有压应力性质的应力层，例如氮化物层，以进一步提高沟道区域的拉应力。
可以在器件上进一步形成保护层和层间介质层，并在所述保护层和层间介质层中形成与所述第一对接触孔联通的第二对接触孔，在所述第二对接触孔中沉积接触材料。这样就可以通过两个独立的工艺形成接触孔和金属接触，从而有利地降低了金属填充的难度。
附图说明
图1-7示出了根据本发明的实施例的N型场效应晶体管器件的不同阶段的示意性截面图；
图8示出了根据本发明的实施例的N型场效应晶体管的制造方法的流程图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
如上所述，当沟道区被置于拉应力下时，能够改进N型场效应晶体管(NMOS)器件的性能。在本发明的实施例中，通过在NMOS的源极区、漏极区上方的接触孔中形成具有拉应力性质的材料，从而对NMOS器件的沟道区施加拉应力，而后去除所述NMOS器件的栅堆叠中的伪栅极层，以使栅堆叠对沟道区的反作用力进一步减小，从而提高沟道区域的拉应力。在本发明的一个实施例中，具有拉应力性质的材料为钨。特别地，可以在栅堆叠中进一步沉积具有压应力性质的应力层，以进一步提高沟道区的拉应力。通过本发明的制造方法，可以不必单独地形成应力层，而通过在接触孔中填充应力材料并随后选择性地移除栅堆叠中的部分结构来提高NMOS器件中沟道区的拉应力。
参考图8，图8示出了根据本发明的实施例的N型场效应晶体管的制造方法的流程图。在步骤901，在衬底上形成N型场效应晶体管器件，所述器件具有包括栅极介质层、金属栅层和伪栅极层的栅堆叠。如图1所示，在晶片上利用公知的处理技术形成NMOS器件，所述器件具有衬底200、位于衬底上的源极区和漏极区202、在所述源极区和漏极区之间的栅堆叠206，所述栅堆叠包括栅极介质层208、金属栅层210和伪栅极层212。半导体衬底可以包括任何的几种半导体材料，包括但不限于硅、锗、硅-锗、硅-锗合金、碳化硅、碳化硅锗合金等。典型地，半导体衬底200可以是但不限于约几百微米厚，例如从5-70的厚度范围。用来形成NMOS器件的许多过程和材料对于本领域技术人员是公知的。
特别地如图1所示，可以在半导体衬底200中形成隔离区，例如浅沟槽隔离(STI)结构214，以便电隔离连续的场效应晶体管器件。在所述衬底中形成源/漏极并分别连接至沟道204。在所述沟道上方形成栅堆叠206，包括栅介质层208、金属栅层210以及伪栅极层212。例如，首先在衬底上形成栅介质层208，可以通过沉积高k材料来形成，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，栅介质层的厚度大约为2-10nm。而后在所述栅介质层上形成金属栅层210，例如通过沉积例如TaC，TiN，TaTbN，TaErN，TaYbN，TaSiN，HfSiN，MoSiN，RuTax，NiTax来形成，厚度大约为2-10nm。在所述金属栅层210上形成伪栅极层212，例如通过沉积Poly-Si、Poly-SiGe来形成伪栅极层212。对所述器件进行图案化，并进行刻蚀，以形成栅堆叠206。特别地，在所述栅堆叠的侧壁形成侧墙216。所述侧墙216可以为但不限于氮化物材料，可以通过本领域公知的形成侧墙的方法来形成。
可选地，可以首先在所述源极区、漏极区以及所述伪栅极层的表面形成金属硅化物层218。例如可以通过在所述源极区、漏极区和所述伪栅极层的表面先沉积一层薄的金属层，例如Ni或Co，对所述器件进行退火，这样对应衬底200区域，沉积的金属层与位于其下方的衬底200发生化学反应，从而在金属层与该接触的器件表面形成金属硅化物，例如NiSi、NiPtSi或CoSi2；对应伪栅极层212区域，沉积的金属层与位于其下方的多晶硅伪栅极层212发生化学反应，从而在金属层与该接触的器件表面形成金属硅化物。而后，进行刻蚀，以移除没有反应的金属层，从而形成金属硅化物层。所述金属硅化物层218，例如NiSi、NiPtSi或CoSi2层，可以起到减少电阻的作用。
而后，在步骤902，在覆盖所述器件的源极区、漏极区202和栅堆叠206形成接触刻蚀停止层220和刻蚀保护层221，如图2所示。接触刻蚀停止层220可以利用本领域公知的沉积工艺形成，例如可以是但不限于氮化物层，例如氮化硅层，并且其沉积厚度可以是大约10-100nm。刻蚀保护层221可以使例如SiO2层，以用于后续的化学机械抛光(CMP)工艺中防止该工艺处理对栅堆叠的损害，在一个实施例中SiO2层221的厚度可以在100-300nm的范围内。方法进行到步骤903，在所述接触刻蚀停止层中分别形成位于源极区和漏极区上方的第一对接触孔222，所述接触孔222临近所述栅堆叠设置，如图3所示。可以利用例如本领域公知的形成接触孔的方法，例如反应离子刻蚀来形成接触孔222。所述接触孔222可以设置在距离所述栅堆叠或所述侧墙大约10nm-50nm的范围内。
此后，在步骤904，如图4所示，在所述第一对接触孔中形成具有拉应力性质的材料，从而对所述器件的沟道区域施加拉应力。所述具有拉应力性质的材料可以是但不限于钨。可以使用本领域公知的对接触孔进行沉积的方法形成所述接触连接。例如，可选地，可以在接触孔中首先沉积TiN层(未示出)，而后在所述TiN层上形成钨接触，沉积TiN层的作用是用作扩散阻挡层，从而阻止后续沉积在接触孔222中的钨扩散到硅中去。最后对所述器件执行化学机械抛光(CMP)以暴露所述伪栅极层。其中化学机械抛光工艺停止在对应源、漏区的两侧的接触刻蚀停止层220上，从而形成一对钨的应力接触222，并暴露伪栅极层212。通过设置例如SiO2层221的保护层，可以防止在执行CMP工艺过程中，尤其在抛光栅堆叠216上方的接触刻蚀停止层220时，过量抛光而造成对栅堆叠的损坏。
此后在步骤905，如图5所示，移除所述伪栅极层212，以提高沟道区域的拉应力。由于伪栅极层212的材料为多晶硅或者多晶硅锗材料，因此，其可以通过例如，去氢刻蚀混合气来进行。由于伪栅极层被移除，导致栅堆叠中的反作用力进一步减小，从而进一步调高了沟道区的拉应力。
可选择地，如图6所示，可以在所述金属栅极层上沉积应力层或者是非应力层224。在沉积应力层的情况下，所述应力层可以是具有与所属填充接触孔的材料具有相反应力的材料以进一步提高沟道区的拉应力。例如可以沉积具有压应力性质的应力材料，包括，但不限于TiAl或压应力的氮化硅等。在沉积非应力层的情况下，可以在所述金属栅极层上沉积金属连接层，所述金属连接层的材料包括但不限于Al。
特别地，可选择地，如图7所示，可以覆盖所述接触刻蚀停止层、所述接触孔表面和所述栅堆叠的表面形成保护层226和层间介质层228，在所述保护层和层间介质层中形成与所述第一对接触孔222联通的第二对接触孔230，在所述第二对接触孔中沉积接触材料。所述保护层和所述层间介质层均可以利用本领域公知的工艺来形成，包括但不限于等离子体沉积、化学气相沉积等。所述保护层可以包括氮化物层，包括但不限于氮化硅，并且其沉积厚度例如可以是大约10-30nm之间。层间介质层228可以包括氧化物层，还包括但不限于低k材料，其沉积厚度可以是大约10-200nm。保护层226沉积在形成的NMOS晶体管上方，可以封住器件进行保护，以防止湿气等外部环境对该器件的影响。层间介质层228可以对形成的N-FET晶体管的电学性能进行改善。
在所述第二对接触孔中沉积的接触材料，可以包括但不限于钨。这样就可以通过两个独立的工艺形成接触孔和金属接触，从而有利地避免了金属填充的难度。
应用本发明的实施例，通过直接在NMOS的源极区、漏极区上方的接触孔中形成具有拉应力性质的材料，例如钨，从而对NMOS器件的沟道区施加拉应力。而后去除所述NMOS器件的栅堆叠中的伪栅极层，以使栅堆叠对沟道区的反作用力进一步减小，从而提高沟道区域的拉应力，提高载流子的迁移率，改善器件的性能。本发明避免采用单独的应力层来改善NMOS器件沟道区的拉应力，有利地简化了器件制造工艺，同时改善了器件的尺寸和性能。特别地，可以在器件上进一步形成保护层和层间介质层，并在所述保护层和层间介质层中形成与所述第一对接触孔联通的第二对接触孔，在所述第二对接触孔中沉积接触材料。这样就可以通过两个独立的工艺形成接触孔和金属接触，从而有利地降低了金属填充的难度。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (17)

1.一种具有改善的载流子迁移率的N型场效应晶体管器件的制造方法：
在衬底上形成N型场效应晶体管器件，所述器件具有包括栅极介质层、金属栅层和伪栅极层的栅堆叠，以及源极区和漏极区；
覆盖所述器件的源极区、漏极区和栅堆叠形成接触刻蚀停止层；
在所述接触刻蚀停止层中分别形成位于源极区和漏极区上方的第一对接触孔，所述接触孔临近所述栅堆叠设置；
在所述第一对接触孔中形成具有拉应力性质的材料，从而对所述器件的沟道区域施加拉应力；
移除所述伪栅极层，以提高沟道区域的拉应力。
2.根据权利要求1所述的方法，其中：所述具有拉应力性质的材料为钨。
3.根据权利要求2所述的方法，其中在所述第一对接触孔中形成具有拉应力性质的材料的步骤还包括：
在所述接触孔中形成TiN层；
在所述TiN层上形成钨接触；以及
对所述器件执行化学机械抛光以暴露所述伪栅极层。
4.根据权利要求1所述的方法，还包括：
在移除所述伪栅极层的步骤之后，在所述金属栅层上形成金属连接层。
5.根据权利要求4所述的方法，其中所述金属连接层的材料包括Al。
6.根据权利要求1所述的方法，还包括：
在移除所述伪栅极层的步骤之后，在所述金属栅层上形成具有压应力性质的应力层，以进一步提高沟道区域的拉应力。
7.根据权利要求6所述的方法，其中所述应力层为TiAl层或氮化硅层。
8.根据权利要求1所述的方法，还包括：
在形成接触刻蚀停止层的步骤之前，在所述晶体管的源极区、漏极区表面以及伪栅极层的表面形成金属硅化物层的步骤。
9.根据权利要求8所述的方法，其中所述金属硅化物层包括：NiSi和CoSi2。
10.根据权利要求1所述的方法，所述第一对接触孔形成在距离所述栅堆叠两侧大约10-50nm处。
11.根据权利要求1所述的方法，还包括：
在形成具有拉应力性质的材料的步骤之后，对所述器件进行化学机械抛光，以暴露所述伪栅极层。
12.根据权利要求1所述的方法，其中所述接触刻蚀停止层包括氮化物层。
13.根据权利要求1所述的方法，其中形成所述器件的步骤还包括，在所述栅堆叠的侧壁形成侧墙的步骤。
14.根据权利要求1所述的方法，还包括：
在移除所述伪栅极的步骤之后，覆盖所述接触刻蚀停止层、所述接触孔表面和所述栅堆叠的表面形成保护层和层间介质层，在所述保护层和层间介质层中形成与所述第一对接触孔联通的第二对接触孔，在所述第二对接触孔中沉积具有拉应力性质的接触材料。
15.根据权利要求14所述的方法，其中所述保护层包括氮化物层。
16.根据权利要求14所述的方法，其中所述层间介质层包括氧化物层或低k材料。
17.根据权利要求14所述的制造方法，其中所述具有拉应力性质的接触材料为钨。
CN200910244132.8A 2009-12-29 2009-12-29 具有改善的载流子迁移率的nmos的制造方法 Active CN102110611B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN200910244132.8A CN102110611B (zh) 2009-12-29 2009-12-29 具有改善的载流子迁移率的nmos的制造方法
PCT/CN2010/074145 WO2011079582A1 (zh) 2009-12-29 2010-06-21 具有改善的载流子迁移率的nmosfet的制造方法
US13/063,896 US8361851B2 (en) 2009-12-29 2010-06-21 Method for manufacturing an NMOS with improved carrier mobility

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200910244132.8A CN102110611B (zh) 2009-12-29 2009-12-29 具有改善的载流子迁移率的nmos的制造方法

Publications (2)

Publication Number Publication Date
CN102110611A true CN102110611A (zh) 2011-06-29
CN102110611B CN102110611B (zh) 2013-04-10

Family

ID=44174730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910244132.8A Active CN102110611B (zh) 2009-12-29 2009-12-29 具有改善的载流子迁移率的nmos的制造方法

Country Status (3)

Country Link
US (1) US8361851B2 (zh)
CN (1) CN102110611B (zh)
WO (1) WO2011079582A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102938378A (zh) * 2011-08-16 2013-02-20 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN104681563A (zh) * 2013-11-28 2015-06-03 中国科学院微电子研究所 半导体装置及其制造方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN112786439A (zh) * 2021-01-19 2021-05-11 长鑫存储技术有限公司 半导体结构的制造方法、半导体结构、晶体管及存储器
CN113903665A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697523B2 (en) * 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
JP2014090138A (ja) * 2012-10-31 2014-05-15 Ntt Electornics Corp フォトダイオード
US8835237B2 (en) * 2012-11-07 2014-09-16 International Business Machines Corporation Robust replacement gate integration
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9196613B2 (en) 2013-11-19 2015-11-24 International Business Machines Corporation Stress inducing contact metal in FinFET CMOS
US20160035891A1 (en) * 2014-07-31 2016-02-04 Qualcomm Incorporated Stress in n-channel field effect transistors
US9362285B2 (en) 2014-10-02 2016-06-07 International Business Machines Corporation Structure and method to increase contact area in unmerged EPI integration for CMOS FinFETs
US9362400B1 (en) 2015-03-06 2016-06-07 International Business Machines Corporation Semiconductor device including dielectrically isolated finFETs and buried stressor
US10043903B2 (en) 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
US11524580B2 (en) 2020-11-16 2022-12-13 Ford Global Technologies, Llc Video display retractable to vehicle headliner with dual deployment locations

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132413A1 (en) 2001-03-13 2002-09-19 Ting-Chang Chang Method of fabricating a MOS transistor
US7294890B2 (en) * 2005-03-03 2007-11-13 Agency For Science, Technology And Research Fully salicided (FUSA) MOSFET structure
JP4515305B2 (ja) 2005-03-29 2010-07-28 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法
US7271045B2 (en) * 2005-09-30 2007-09-18 Intel Corporation Etch stop and hard mask film property matching to enable improved replacement metal gate process
US7416931B2 (en) * 2006-08-22 2008-08-26 Advanced Micro Devices, Inc. Methods for fabricating a stress enhanced MOS circuit
CN101162732B (zh) * 2006-10-09 2010-11-03 上海华虹Nec电子有限公司 金属氧化物半导体场效应晶体管及其制作方法
US7968952B2 (en) * 2006-12-29 2011-06-28 Intel Corporation Stressed barrier plug slot contact structure for transistor performance enhancement
US8035165B2 (en) * 2008-08-26 2011-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating a first contact structure in a gate last process

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102938378A (zh) * 2011-08-16 2013-02-20 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8877651B2 (en) 2011-08-16 2014-11-04 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method involving multilayer contact etch stop
CN102938378B (zh) * 2011-08-16 2015-06-17 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
CN104681563A (zh) * 2013-11-28 2015-06-03 中国科学院微电子研究所 半导体装置及其制造方法
CN104681563B (zh) * 2013-11-28 2018-05-08 中国科学院微电子研究所 半导体装置及其制造方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104821277B (zh) * 2014-01-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN113903665A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112786439A (zh) * 2021-01-19 2021-05-11 长鑫存储技术有限公司 半导体结构的制造方法、半导体结构、晶体管及存储器

Also Published As

Publication number Publication date
CN102110611B (zh) 2013-04-10
US8361851B2 (en) 2013-01-29
US20120264261A1 (en) 2012-10-18
WO2011079582A1 (zh) 2011-07-07

Similar Documents

Publication Publication Date Title
CN102110611B (zh) 具有改善的载流子迁移率的nmos的制造方法
CN102117808B (zh) 具有改善的载流子迁移率的场效应晶体管器件及制造方法
KR101027107B1 (ko) 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ
US8836038B2 (en) CMOS dual metal gate semiconductor device
JP5305907B2 (ja) 応力が加えられたゲート金属シリサイド層を含む高性能ｍｏｓｆｅｔ及びその製造方法
US7504336B2 (en) Methods for forming CMOS devices with intrinsically stressed metal silicide layers
CN102110612B (zh) 半导体器件及其制造方法
US7629655B2 (en) Semiconductor device with multiple silicide regions
CN102299156B (zh) 一种半导体器件及其制造方法
US10461169B2 (en) Semiconductor device structure and method for forming the same
CN102087979A (zh) 高性能半导体器件及其形成方法
CN102339752A (zh) 一种基于栅极替代工艺的制造半导体器件的方法
JP2007534148A (ja) Ｃｍｏｓ電界効果トランジスタを製造するための方法及び装置
CN102110689A (zh) 一种半导体器件及其制造方法
US7892961B2 (en) Methods for forming MOS devices with metal-inserted polysilicon gate stack
CN102237277A (zh) 半导体器件及其形成方法
CN102683210A (zh) 一种半导体结构及其制造方法
CN202003995U (zh) 具有应力结构的场效应晶体管器件
CN103779212B (zh) 半导体结构及其制造方法
CN102214688A (zh) 一种高速晶体管结构及其制造方法
CN102157378A (zh) 一种半导体器件的制造方法
CN102842615A (zh) 一种半导体结构及其制造方法
CN102299110A (zh) 一种半导体器件的形成方法及其半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant