CN103730345A - 半导体器件制造方法 - Google Patents
半导体器件制造方法 Download PDFInfo
- Publication number
- CN103730345A CN103730345A CN201210393040.8A CN201210393040A CN103730345A CN 103730345 A CN103730345 A CN 103730345A CN 201210393040 A CN201210393040 A CN 201210393040A CN 103730345 A CN103730345 A CN 103730345A
- Authority
- CN
- China
- Prior art keywords
- clearance wall
- material layer
- wall
- clearance
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000000034 method Methods 0.000 claims abstract description 56
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 133
- 125000006850 spacer group Chemical group 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 22
- 239000003989 dielectric material Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 14
- 239000012212 insulator Substances 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 10
- 125000001475 halogen functional group Chemical group 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 3
- 229910000765 intermetallic Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 230000007797 corrosion Effects 0.000 claims description 2
- 238000005260 corrosion Methods 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供了一种利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在第一材料层的侧面，依次形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极凹槽，继而在栅极凹槽中形成所需要的栅极和栅极绝缘层。本发明中，利用回刻蚀形成间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚45nm的栅极线条的形成，并且使工艺具有良好的可控性。
Description
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种利用间隙壁技术形成栅极的晶体管器件制造方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在亚45nm领域，高K栅绝缘材料和金属栅极被用来维持和提高晶体管的性能。然而，当栅极线条尺寸进入亚45nm领域时，栅极线条形成工艺的可控性开始遇到很大的难题，人们无法很好地控制所获得的栅极线条的形貌，这会影响到晶体管的性能。
因此，需要提供一种新的晶体管制造方法，能够形成足够细小栅极线条的同时，使工艺过程具有可控制性，并且能够简化工艺，从而更好地确保晶体管性能。
发明内容
本发明提供一种晶体管的制造方法，利用间隙壁技术形成类似于后栅工艺(gate last)中的栅极，克服了现有技术中存在的工艺可控性差的缺陷。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，其包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；
形成图案化的第一材料层；
全面性沉积第一间隙壁材料层，并进行回刻蚀，形成位于所述第一材料层侧面上的第一间隙壁；
全面性沉积第二间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁的侧面上的第二间隙壁；
全面性沉积第三间隙壁材料层，并进行回刻蚀，形成位于所述第二间隙壁的侧面上的第三间隙壁；
所述第一间隙壁、第二间隙壁、第三间隙壁形成复合间隙壁
去除所述第一材料层；
形成源漏区域；
全面性沉积第二材料层，并进行CMP工艺，暴露出所述复合间隙壁；
去除所述第二间隙壁，形成栅极空洞；
依次沉积栅极绝缘材料层和栅极材料层，并进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层，使得所述栅极材料层和所述栅极绝缘材料层仅位于所述栅极空洞之内，从而形成栅极和栅极绝缘层。
在本发明的方法中在形成栅极和栅极绝缘层之后，还包括形成源漏区域接触，互连线。
在本发明的方法中，在去除所述第一材料层之后和形成源漏区域之前，还包括：
形成LDD和Halo区域；
全面性沉积第四间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁和第三间隙壁的侧面上的第四间隙壁。
在本发明的方法中，所述第一间隙壁与所述第一材料层的材料不同，所述第三间隙壁的材料与所述第一材料层的材料不同，这样，在去除所述第一材料层的步骤中，所述第一间隙壁、第三间隙壁不会受到损伤。
在本发明的方法中，所述第二间隙壁的材料与所述第二材料层、所述第一间隙壁、所述第三间隙壁的材料都不相同，这样，在去除所述第二间隙壁、形成栅极空洞的步骤中，所述第二材料层、所述第一间隙壁、所述第三间隙壁不会受损伤。
在本发明的方法中，去除所述第二间隙壁，形成栅极空洞的步骤中，采用湿法腐蚀工艺去除所述第二间隙壁。
在本发明的方法中，所述第二间隙壁的宽度为1-100nm，优选为10-50nm。
在本发明的方法中，所述栅极绝缘材料层为高K绝缘材料，所述栅极材料层为金属、金属化合物或者多晶硅。
在本发明的方法中，进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层步骤中的CMP工艺以所述第二材料层的上表面为终点。
本发明的优点在于：在第一材料层的侧面，先后形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极空洞，继而在栅极空洞中形成所需要的栅极和栅极绝缘层，栅极和栅极绝缘层的形成在源漏区域形成之后，其形成顺序类似于传统工艺中的后栅工艺(gate last)。本发明中，利用回刻蚀形成各个间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚45nm的栅极线条的形成，并且使工艺具有良好的可控性。
附图说明
图1-16本发明提供的晶体管器件的制造方法流程示意图；
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及一种利用间隙壁技术的晶体管制造方法，下面参见附图1-16，将要详细描述本发明提供的半导体器件制造方法。
首先，参见附图1，在半导体衬底1上形成图案化的第一材料层2。具体而言，提供半导体衬底1，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。可以首先在半导体衬底1上形成STI结构并进行阱区注入(未在图中示出)。接着，全面性沉积一层第一材料层，通过光刻和刻蚀工艺，形成图案化的第一材料层2。第一材料层2的材料例如为SiO2、压应力Si3N4、无应力Si3N4，其厚度为10-1000nm，优选为20-200nm，对应于之后形成的栅极的高度。
接着，参见附图2，全面性沉积第一间隙壁材料层3。第一间隙壁材料层3的材料与第一材料层2的材料不同，可以为压应力Si3N4、无应力Si3N4或SiO2，采用保形性良好的沉积工艺，使其以期望的厚度覆盖第一材料层2的顶面以及侧面。
接着，参见附图3，形成第一间隙壁4。具体包括，在形成第一间隙壁材料层3之后，对第一间隙壁材料层3进行各向异性的回刻蚀工艺，去除位于图案化的第一材料层2的顶面和衬底1表面上的第一间隙壁材料层3，仅保留位于图案化的第一材料层2的侧面上的第一间隙壁材料层3，从而形成第一间隙壁4。第一间隙壁4的厚度为1-100nm，优选为10-50nm。
接着，参见附图4，全面性沉积第二间隙壁材料层5。第二间隙壁材料层5的材料与第一间隙壁和第二间隙壁的材料都不相同，例如为张应力Si3N4，采用保形性良好的沉积工艺，使其以期望的厚度覆盖第一间隙壁4以及图案化的第一材料层2。
接着，参见附图5，形成第二间隙壁6。具体包括，在形成第二间隙壁材料层5之后，对第二间隙壁材料层5进行各向异性的回刻蚀工艺，去除位于第一间隙壁4和图案化第一材料层2的顶面以及衬底1表面上的第二间隙壁材料层5，仅保留位于第一间隙壁4侧面的第二间隙壁材料层5，从而形成第二间隙壁6。
接着，参见附图6，全面性沉积第三间隙壁材料层7。第三间隙壁材料层7的材料与第一材料层2的材料不同，可以为压应力Si3N4、无应力Si3N4或SiO2，采用保形性良好的沉积工艺，使其以期望的厚度覆盖第一间隙壁4、第二间隙壁6和图案化第一材料层2。
接着，参见附图7，形成第三间隙壁8。具体包括，在形成第三间隙壁材料层7之后，对第三间隙壁材料层7进行各向异性的回刻蚀工艺，去除位于第一间隙壁4、第二间隙壁6和图案化第一材料层2的顶面以及衬底1表面上的第三间隙壁材料层7，仅保留位于第二间隙壁6的侧面上的第三间隙壁材料层7，从而形成第三间隙壁8。至此，形成了由第一间隙壁4、第二间隙壁6、第三间隙壁8组成的复合间隙壁
接着，参见附图8，去除第一材料层2。可以采用湿法腐蚀去除第一材料层2，这样在衬底1上仅剩余第一间隙壁4、第二间隙壁6和第三间隙壁8。由于第一间隙壁4与第一材料层2的材料不同，第三间隙壁8的材料与第一材料层2的材料不同，这样，在去除第一材料层时，第一间隙壁4、第三间隙壁8不会受到损伤。
接着，可选地，形成晶体管的LDD和Halo区域(未图示)，之后，全面性沉积第四间隙壁材料层9(参见附图9)，形成第四间隙壁10(参见附图10)。首先，利用第一间隙壁4、第二间隙壁6和第三间隙壁8组成的复合间隙壁为掩模，形成晶体管的LDD和Halo区域(未图示)。接着，全面性沉积第四间隙壁材料层9(参见附图9)，第四间隙壁材料层9的材料可以与第一间隙壁材料层和第三间隙壁材料层的材料相同，为压应力Si3N4、无应力Si3N4或SiO2。采用保形性良好的沉积工艺，使其以期望的厚度覆盖第一间隙壁4、第二间隙壁6和第三间隙壁8。形成第四间隙壁10(参见附图10)具体包括，在形成第四间隙壁材料层9之后，对第四间隙壁材料层9进行各向异性的回刻蚀工艺，去除位于第一间隙壁4、第二间隙壁6和第三间隙壁8的顶面以及衬底1表面上的第四间隙壁材料层9，仅保留位于第一间隙壁4和第三间隙壁8的侧面上的第四间隙壁材料层9，从而形成第四间隙壁10。
接着，参见附图10，源漏区域11。以第一间隙壁4、第二间隙壁6、第三间隙壁8以及第四间隙壁10为掩模(可选地，若之前未形成第四间隙壁10，则以第一间隙壁4、第二间隙壁6、第三间隙壁8为掩模)，形成晶体管源漏区域11。具体可以采用自对准的离子注入形成源漏区域，也可以首先进行自对准的源漏区域刻蚀，形成源漏区域沟槽，然后进行源漏区域外延生长，从而形成晶体管的源漏区域。在形成源漏区域之前，可选地，在衬底上全面沉积一层衬垫氧化层(未示出)，以保护各间隙壁。
接下来，参见附图11，全面性沉积第二材料层12，第二材料层12的材料与第二间隙壁6的材料不相同，例如可以是TEOS，第二材料层12的厚度大于复合间隙壁的高度，因此，第二材料层12完全覆盖了复合间隙壁。
接下来，参见附图12，采用CMP工艺，去除部分第二材料层12，暴露出复合间隙壁，这样，第二材料层12和复合间隙壁的上表面处于同一水平面。第二材料层12可以作为随后栅极CMP工艺的终点，也可以起到保护和支撑栅极结构的作用，使栅极结构在CMP过程中不会被损伤。
接着，参见附图13，去除第二间隙壁6，形成栅极空洞13。可以采用湿法腐蚀去除第二间隙壁6，具体可以采用DHF。栅极空洞13用于在随后的工艺中容纳所要制备的栅极和栅极绝缘层。第二间隙壁6的宽度限制了栅极空洞13的宽度，因而也限定了之后形成的栅极的宽度。考虑到栅极宽度，之前形成的第二间隙壁6的宽度可以设置为1-100nm，优选为10-50nm。同时，由于第二间隙壁6的材料与第二材料层12、第一间隙壁4、第三间隙壁8的材料都不相同，这样，在去除第二间隙壁6、形成栅极空洞13时，第二材料层12、第一间隙壁4、第三间隙壁8不会受损伤。
接着，参见附图14，依次沉积栅极绝缘材料层14和栅极材料层15。栅极绝缘材料层14为高K绝缘材料，可以选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料，SiO2，SiON，Si3N4。栅极绝缘材料层14的沉积工艺例如为CVD。栅极材料层15为金属或金属化合物，其材料具体为TiN，TaN，W等，另外，也可以采用多晶硅材料。在附图14中，栅极绝缘材料层14和栅极材料层15覆盖了栅极空洞13的侧壁和底面。
接着，参见附图15，形成栅极17和栅极绝缘层16。采用CMP工艺，去除栅极空洞13之外的栅极绝缘材料层14和栅极材料层15。该步CMP工艺，可以以第二材料层为终点，去除栅极空洞13外的栅极绝缘材料层14和栅极材料层15。经过此步骤，栅极绝缘材料层14和栅极材料层15仅位于栅极空洞13以内，从而形成了所需要的栅极绝缘层16和栅极17。
接着，参见附图16，去除第二材料层12。可以采用湿法腐蚀去除第二材料层12。到这里，完成了栅极、栅极绝缘层以及栅极间隙壁的制造。随后可以进行晶体管其它部件的制造，如源漏区域接触，互连线等等。
至此，本发明提出并详细描述了利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在第一材料层的侧面，先后形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极空洞，继而在栅极空洞中形成所需要的栅极和栅极绝缘层，栅极和栅极绝缘层的形成在源漏区域形成之后，其形成顺序类似于传统工艺中的后栅工艺(gate last)。本发明中，利用回刻蚀形成各个间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚45nm的栅极线条的形成，并且使工艺具有良好的可控性。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (9)
1.一种半导体器件制造方法，其特征在于包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；
形成图案化的第一材料层；
全面性沉积第一间隙壁材料层，并进行回刻蚀，形成位于所述第一材料层侧面上的第一间隙壁；
全面性沉积第二间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁的侧面上的第二间隙壁；
全面性沉积第三间隙壁材料层，并进行回刻蚀，形成位于所述第二间隙壁的侧面上的第三间隙壁；
所述第一间隙壁、第二间隙壁、第三间隙壁形成复合间隙壁去除所述第一材料层；
形成源漏区域；
全面性沉积第二材料层，并进行CMP工艺，暴露出所述复合间隙壁；
去除所述第二间隙壁，形成栅极空洞；
依次沉积栅极绝缘材料层和栅极材料层，并进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层，使得所述栅极材料层和所述栅极绝缘材料层仅位于所述栅极空洞之内，从而形成栅极和栅极绝缘层。
2.根据权利要求1所述的方法，其特征在于，在形成栅极和栅极绝缘层之后，还包括形成源漏区域接触，互连线。
3.根据权利要求1所述的方法，其特征在于，在去除所述第一材料层之后和形成源漏区域之前，还包括：
形成LDD和Halo区域；
全面性沉积第四间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁和第三间隙壁的侧面上的第四间隙壁。
4.根据权利要求1所述的方法，其特征在于，所述第一间隙壁与所述第一材料层的材料不同，所述第三间隙壁的材料与所述第一材料层的材料不同，这样，在去除所述第一材料层的步骤中，所述第一间隙壁、第三间隙壁不会受到损伤。
5.根据权利要求1所述的方法，其特征在于，所述第二间隙壁的材料与所述第二材料层、所述第一间隙壁、所述第三间隙壁的材料都不相同，这样，在去除所述第二间隙壁、形成栅极空洞的步骤中，所述第二材料层、所述第一间隙壁、所述第三间隙壁不会受损伤。
6.根据权利要求1所述的方法，其特征在于，去除所述第二间隙壁，形成栅极空洞的步骤中，采用湿法腐蚀工艺去除所述第二间隙壁。
7.根据权利要求1所述的方法，其特征在于，所述第二间隙壁的宽度为1-100nm，优选为10-50nm。
8.根据权利要求1所述的方法，其特征在于，所述栅极绝缘材料层为高K绝缘材料，所述栅极材料层为金属、金属化合物或者多晶硅。
9.根据权利要求1所述的方法，其特征在于，进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层步骤中的CMP工艺以所述第二材料层的上表面为终点。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210393040.8A CN103730345B (zh) | 2012-10-16 | 2012-10-16 | 半导体器件制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210393040.8A CN103730345B (zh) | 2012-10-16 | 2012-10-16 | 半导体器件制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103730345A true CN103730345A (zh) | 2014-04-16 |
| CN103730345B CN103730345B (zh) | 2018-02-13 |
Family
ID=50454368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210393040.8A Active CN103730345B (zh) | 2012-10-16 | 2012-10-16 | 半导体器件制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103730345B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021197025A1 (zh) * | 2020-03-30 | 2021-10-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010083626A (ko) * | 2000-02-17 | 2001-09-01 | 박종섭 | 트랜지스터 형성방법 |
| CN1638050A (zh) * | 2004-01-09 | 2005-07-13 | 国际商业机器公司 | 形成用于半导体器件的栅极结构的方法和半导体器件 |
| US20070045611A1 (en) * | 2005-08-30 | 2007-03-01 | International Business Machines Corporation | Mosfet with laterally graded channel region and method for manufacturing same |
| US20070215950A1 (en) * | 2006-03-20 | 2007-09-20 | Tomonori Aoyama | Semiconductor device and manufacturing method thereof |
| CN102157379A (zh) * | 2010-02-11 | 2011-08-17 | 中国科学院微电子研究所 | 一种高性能半导体器件及其制造方法 |
-
2012
- 2012-10-16 CN CN201210393040.8A patent/CN103730345B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010083626A (ko) * | 2000-02-17 | 2001-09-01 | 박종섭 | 트랜지스터 형성방법 |
| CN1638050A (zh) * | 2004-01-09 | 2005-07-13 | 国际商业机器公司 | 形成用于半导体器件的栅极结构的方法和半导体器件 |
| US20070045611A1 (en) * | 2005-08-30 | 2007-03-01 | International Business Machines Corporation | Mosfet with laterally graded channel region and method for manufacturing same |
| US20070215950A1 (en) * | 2006-03-20 | 2007-09-20 | Tomonori Aoyama | Semiconductor device and manufacturing method thereof |
| CN102157379A (zh) * | 2010-02-11 | 2011-08-17 | 中国科学院微电子研究所 | 一种高性能半导体器件及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021197025A1 (zh) * | 2020-03-30 | 2021-10-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103730345B (zh) | 2018-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9406805B2 (en) | Fin-FET | |
| CN103378155B (zh) | 伪FinFET结构及其制造方法 | |
| CN103985711A (zh) | 具有减少的寄生电容量的FinFET及其制造方法 | |
| US9318575B2 (en) | Semiconductor device and method for fabricating the same | |
| CN105336609A (zh) | 一种FinFET器件及其制造方法、电子装置 | |
| CN102956466B (zh) | 鳍状晶体管与其制作方法 | |
| CN106531797A (zh) | 半导体器件及其形成方法 | |
| CN103137489B (zh) | 半导体器件的制作方法 | |
| CN104952706A (zh) | 一种半导体器件的制备方法 | |
| CN104217948B (zh) | 半导体制造方法 | |
| CN103730345A (zh) | 半导体器件制造方法 | |
| CN103377931B (zh) | 半导体结构及其制造方法 | |
| US20170271470A1 (en) | Method for fabrication of a field-effect with reduced stray capacitance | |
| CN105097517A (zh) | 一种FinFET器件及其制造方法、电子装置 | |
| CN103730341A (zh) | 半导体器件制造方法 | |
| CN105097516A (zh) | 一种FinFET器件及其制造方法、电子装置 | |
| CN104332406A (zh) | 半导体器件及其制造方法 | |
| CN103021800B (zh) | 受控横向刻蚀方法 | |
| TWI523114B (zh) | 鰭狀電晶體與其製作方法 | |
| CN102270607B (zh) | 栅极堆叠的制造方法和半导体器件 | |
| CN106158640A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN106910686B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN105810636B (zh) | 非挥发性存储器的制造方法 | |
| CN104051245A (zh) | 一种半导体器件的制备方法 | |
| CN103578952B (zh) | 半导体器件制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201217 Address after: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee after: AoXin integrated circuit technology (Guangdong) Co.,Ltd. Address before: 100029 No. 3 Beitucheng West Road, Chaoyang District, Beijing Patentee before: Institute of Microelectronics, Chinese Academy of Sciences |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220425 Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd. Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd. |