CN112151367B - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其形成方法。在本发明提供了一种新的半导体器件的形成方法中，通过将现有技术中的形成高K金属栅CMOS器件中的单晶硅栅极层替换为非晶硅栅极层，并通过对非晶硅栅极层进行退火处理，从而使非晶硅栅极中的非晶硅再结晶形成多晶硅栅极。由于CMOS器件中栅极堆叠层的有效电阻与晶硅栅中的掺杂离子浓度的均匀性，以及掺杂离子的渗透程度有关，因此，可以通过将非晶硅进行退火处理，从而得到对掺杂离子具有高渗透力的多晶硅，在该多晶硅中掺杂P型或N型离子后能够获得相对更加均匀的掺杂浓度，由此提高最终的CMOS器件中栅极结构的多晶硅栅极层中的掺杂离子浓度的均匀度，以及掺杂离子的渗透程度，进而减小栅极电阻。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。在制造典型栅极尺寸小于50nm的CMOS器件时，所谓的高k金属栅极技术已经普及。根据高k金属栅极制造工艺流程，包括在栅电极中的绝缘层由高k材料构成。这与常规的氧化物/多晶硅(poly/SiON)方法相反，在常规的氧化物/多晶硅方法中，栅电极绝缘层通常由氧化物构成，在基于硅的器件情况下优选二氧化硅或氮氧化硅。目前，在半导体制造工艺流程中实现高k金属栅极的工艺方法有栅极工艺，其制造工艺流程类似于传统poly/SiON方法过程中采取的流程。首先形成栅电极，包括高k电介质膜和单晶硅栅极，继之以后续的晶体管制造阶段，例如，源极区域和漏极区域的限定、部分衬底表面的硅化、金属化等等。
目前，在采用先栅工艺形成半导体器件的过程中，由于单晶硅栅极对掺杂硼离子的非均匀性和低渗透性，导致半导体器件的栅极电阻增大，从而提高了半导体器件的工作电压。
发明内容
本发明的目的在于提供一种半导体器件的形成方法，以降低半导体器件的栅极电阻。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：
提供一半导体衬底，所述半导体衬底上依次堆叠有界面层、高K介质层和栅极堆叠层，所述栅极堆叠层包括金属栅极层和位于所述金属栅极层上的非晶硅栅极层；
对所述非晶硅栅极层进行退火处理，以使所述非晶硅栅极层转换为多晶硅栅极层；
对所述多晶硅栅极层进行离子注入。
可选的，所述金属栅极层的材料可以包含氮化钛，所述高K介质层的材料可以包括二氧化铪。
可选的，在所述多晶硅栅极层中注入的离子可以为P型离子或N型离子。
可选的，所述退火工艺可以为毫秒退火工艺。
可选的，所述毫秒退火工艺的工艺条件可以为：工艺温度范围为：900℃～1300℃。
可选的，在所述半导体衬底上形成栅极堆叠层的步骤可以包括：
在所述高K介质层上沉积金属栅极层，并对所述金属栅极层进行减薄处理，以使得所述金属栅极层的厚度达到第一目标厚度；
在所述第一目标厚度的金属栅极层上沉积非晶硅栅极层，并对所述非晶硅栅极层进行顶部平坦化处理，直至所述非晶硅栅极层的厚度达到第二目标厚度。
可选的，所述第一目标厚度与所述第二目标厚度的比值范围可以为1:5。
可选的，在所述半导体衬底上形成依次堆叠的所述界面层、所述高K介质层和所述栅极堆叠层之前，还可以包括：
在所述半导体衬底中形成浅沟槽隔离结构，所述浅沟槽隔离结构限定出有源区；
在所述半导体衬底上形成图案化的第一光刻胶层，并以所述图案化的第一光刻胶层为掩膜，对所述有源区进行离子注入，以在所述有源区中形成离子注入区。
可选的，在对所述多晶硅栅极层进行离子注入之后，还可以包括：
在所述包含掺杂离子的所述多晶硅栅极层上形成图案化的第二光刻胶层，并以所述图案化的第二光刻胶层为掩膜，对所述包含掺杂离子的多晶硅栅极层、金属栅极层、高K介质层和所述界面层进行刻蚀，以形成分立的栅极结构，并暴露出部分所述半导体衬底的表面；
对所述栅极结构的顶部进行金属硅化处理，以在所述栅极结构的顶面和所述暴露出的部分半导体衬底的表面上形成金属硅化物。
基于如上所述的半导体器件的形成方法，本发明还提供了一种半导体器件，包括：
半导体衬底；
高K介质层，位于所述半导体衬底的表面上；
栅极结构，位于所述高K介质层的表面上，所述栅极结构包括依次堆叠在所述高K介质层的表面上的第一目标厚度的金属栅极层和第二目标厚度的多晶硅栅极层，所述多晶硅栅极层中掺杂有N型离子或P型离子；
源漏区，形成于所述栅极结构两侧的半导体衬底中；
金属硅化物，覆盖在所述多晶硅栅极层的顶面以及所述栅极结构所暴露出的所述源漏区的表面上。
与现有技术相比，本发明提供的技术方案至少具有如下有益效果：
本发明提供了一种新的半导体器件的形成方法。具体的，在本发明提供的半导体器件的形成方法中，通过将现有技术中的形成高K金属栅CMOS器件中的单晶硅栅极层替换为非晶硅栅极层，并通过对非晶硅栅极层进行退火处理，从而使非晶硅栅极中的非晶硅再结晶形成多晶硅栅极。之后，再对多晶硅栅极层进行离子注入。由于CMOS器件中栅极堆叠层的有效电阻与晶硅栅中的掺杂离子浓度的均匀性，以及掺杂离子的渗透程度有关，因此，可以通过将非晶硅进行退火处理，从而得到对掺杂离子具有高渗透力的多晶硅，在该多晶硅中掺杂P型或N型离子后能够获得相对更加均匀的掺杂浓度，由此提高最终的CMOS器件中栅极结构的多晶硅栅极层中的掺杂离子浓度的均匀度，以及掺杂离子的渗透程度，进而减小栅极电阻。
进一步的，利用本发明的半导体器件的形成方法形成的栅极结构(即栅极堆叠层)由金属栅极层和多晶硅栅极层组成，因此可以通过控制金属栅极层和多晶硅栅极层对应的非晶硅栅极层的厚度或者厚度占比，例如减薄栅极堆叠层中非晶硅栅极层的厚度、增大栅极堆叠层中金属栅极层的厚度，来缩短最终形成的多晶硅栅极层中掺杂离子的扩散路径，从而在提高多晶硅栅极层中掺杂离子的浓度的均匀性，增强掺杂离子的渗透能力的同时，进一步降低多晶硅栅极层与金属栅极层的界面电阻，最终使得栅极堆叠层实现更低的栅极电阻。
同时，CMOS器件中栅极堆叠层的栅极电阻减小了，因此，更进一步的降低了开启或关闭所述器件所需的最小工作电压。
附图说明
图1为本发明一实施例中的半导体器件的形成方法的流程示意图；
图2a～图2d为本发明一实施例中的半导体器件的形成方法在其制备过程中的结构示意图。
其中，附图标记如下：
100-半导体衬底； 110-界面层；
120-高K介质层； 130-栅极堆叠层；
131-金属栅极层； 132-非晶硅栅极层；
132’-多晶硅栅极层； 101-浅沟槽隔离结构；
140-栅极结构； 150-金属硅化物；
I-有源区； S/D-源漏区。
具体实施方式
承如背景技术所述，目前，在半导体制造工艺流程中实现高k金属栅极的工艺方法有栅极工艺，其制造工艺流程类似于传统poly/SiON方法过程中采取的流程。首先形成栅电极，包括高k电介质膜和单晶硅栅极，继之以后续的晶体管制造阶段，例如，源极区域和漏极区域的限定、部分衬底表面的硅化、金属化等等。然而，在采用先栅工艺形成半导体器件的过程中，由于单晶硅栅极对掺杂硼离子的非均匀性和低渗透性，导致半导体器件的栅极电阻增大，从而提高了半导体器件的工作电压。
为此，本发明提供了一种的半导体器件的形成方法，以降低半导体器件的栅极电阻。
参考图1，图1为本发明一实施例中提供的本发明一实施例中的半导体器件的形成方法的流程示意图，该方法包括如下步骤：
步骤S100，提供一半导体衬底，所述半导体衬底上依次堆叠有界面层、高K介质层和栅极堆叠层，所述栅极堆叠层包括金属栅极层和位于所述金属栅极层上的非晶硅栅极层。
步骤S200，对所述非晶硅栅极层进行退火处理，以使所述非晶硅栅极层转换为多晶硅栅极层。
步骤S300，对所述多晶硅栅极层进行离子注入。
即，本发明实施例中提供了一种新型的半导体器件的形成方法。具体的，在本发明提供的半导体器件的形成方法中，通过将现有技术中的形成高K金属栅CMOS器件中的单晶硅栅极层替换为非晶硅栅极层，并通过对非晶硅栅极层进行退火处理，从而使非晶硅栅极中的非晶硅再结晶形成多晶硅栅极。之后，再对多晶硅栅极层进行离子注入。由于CMOS器件中栅极堆叠层的有效电阻与晶硅栅中的掺杂离子浓度的均匀性，以及掺杂离子的渗透程度有关，因此，可以通过将非晶硅进行退火处理，从而得到对掺杂离子具有高渗透力以及均匀的掺杂浓度的多晶硅的方式，提高CMOS器件中栅极堆叠层的晶硅栅中的掺杂离子浓度的均匀度，以及掺杂离子的渗透程度，进而减小栅极堆叠层的栅极电阻。
以下结合附图和具体实施例对本发明提出的半导体结构的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2a～图2d为本发明一实施例中的半导体器件的形成方法在其制备过程中的结构示意图。
在步骤S100中，具体参考图2a所示，提供一半导体衬底100，所述半导体衬底100上依次堆叠有界面层110、高K介质层120和栅极堆叠层130，所述栅极堆叠层130包括金属栅极层131和位于所述金属栅极层上的非晶硅栅极层132。
本实施例中，所述半导体衬底100的材料可以为硅，还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底100的材料可以是适宜于工艺需要或易于集成的材料。在本发明实施例中，可以采用原子沉积工艺在所述半导体衬底100上依次沉积的方式形成所述界面层110、高K介质层120和栅极堆叠层130，也可以通过PVD(物理气相沉积)、CVD(化学气相沉积)等方法形成，本发明实施例对此不做具体限定。其中，所述界面层110用于作为所述半导体衬底100和所述高K介质层120之间的绝缘层，从而为半导体衬底100与高K介质层120的界面提供良好电气质量。所述高K介质层120用于作为所述界面层110与所述栅极堆叠层130之间的隔绝层。示例性的，所述金属栅极层130的材料可以包含氮化钛，所述高K介质层120的材料可以包括二氧化铪。
进一步的，在本发明实施例中还提供了一种在所述半导体衬底100上形成栅极堆叠层130的具体方式，包括如下步骤：
首先，继续参考图2a所示，在所述高K介质层120上沉积金属栅极层131，并对所述金属栅极层131进行减薄处理，以使得所述金属栅极层的厚度达到第一目标厚度；
接着，采用合适的非晶硅沉积工艺，在所述第一目标厚度的金属栅极层131上沉积要求厚度的非晶硅，以形成非晶硅栅极层132，并对所述非晶硅栅极层132进行顶部平坦化处理，直至所述非晶硅栅极层132的厚度达到第二目标厚度。
其中，所述第一目标厚度与所述第二目标厚度的比值范围为1:5。
本实施例中，可以通过分别控制栅极堆叠层130中沉积的金属栅极层131和非晶硅栅极层132的厚度的方式，具体的，可以减薄栅极堆叠层中非晶硅栅极层132的厚度，并同时增大所述金属栅极层131的厚度，从而实现缩短半导体器件中最终形成的多晶硅栅极层中掺杂离子的扩散路径，从而在提高多晶硅栅极层中掺杂离子的浓度的均匀性，增强掺杂离子的渗透能力的同时，降低该多晶硅栅极层与金属栅极层的界面电阻，最终实现栅极层的栅极电阻的降低。
进一步的，在本发明一具体的实施例中，在所述半导体衬底100上形成依次堆叠的所述界面层110、所述高K介质层120和所述栅极堆叠层130之前，还可以包括如下步骤：
首先，具体参考图2b所示，在所述半导体衬底100中形成浅沟槽隔离结构101，所述浅沟槽隔离结构101限定出有源区I；
接着，在所述半导体衬底上100形成图案化的第一光刻胶层(未图示)，并以所述图案化的第一光刻胶层为掩膜，对所述有源区I进行离子注入，以在所述有源区中形成离子注入区(未图示)。
步骤S200，对所述非晶硅栅极层132进行退火处理，以使所述非晶硅栅极层132中的非晶硅结晶，转变为多晶硅，从而，最终所述非晶硅栅极层132转换为多晶硅栅极层132’。
其中，所述退火工艺可以为毫秒退火工艺。并且，所述毫秒退火工艺的工艺条件可以为：工艺温度范围为：900℃～1300℃。
本实施例中，通过将现有技术中的形成高K金属栅CMOS器件中的单晶硅栅极层替换为非晶硅栅极层132，并通过对非晶硅栅极层132进行退火处理，从而使非晶硅栅极132中的非晶硅再结晶形成多晶硅栅极层132’。由于在CMOS器件中栅极堆叠层130的有效电阻与晶硅栅中的掺杂离子浓度的均匀性，以及掺杂离子的渗透程度有关，因此，可以通过将非晶硅进行退火处理，从而得到对掺杂离子具有高渗透力以及均匀的掺杂浓度的多晶硅的方式，提高CMOS器件中栅极堆叠层130的多晶硅栅极层132’中的掺杂离子浓度的均匀度，以及掺杂离子的渗透程度，进而减小栅极堆叠层130最终的栅极电阻。
此外，CMOS器件中栅极堆叠层的栅极电阻减小了，因此，更进一步的降低了开启或关闭所述器件所需的最小工作电压。
步骤S300，具体参考图2c所示，对所述多晶硅栅极层132’进行离子注入。
本实施例中，在所述多晶硅栅极层132’中注入的离子可以为P型离子或N型离子。其中，所述P型离子可以为硼离子(B)，所述N型离子可以为磷离子(P)。示例性的，本发明实施例中，对多晶硅栅极层132’进行硼离子(B)注入。由于该多晶硅栅极层132’是通过非晶硅栅极层退火结晶形成，其相比直接采用多晶硅沉积方式形成的多晶硅以及通过沉积方式形成的单晶硅而言，具有对掺杂离子高渗透力、掺杂离子后能够获得均匀的离子掺杂浓度的特点，由此，可以减小栅极堆叠层130最终的栅极电阻。
进一步的，在上述步骤S300对所述多晶硅栅极层132’进行离子注入之后，本发明提供的半导体器件的形成方法还可以包括如下步骤：
首先，具体参考图2d所示，在所述包含掺杂离子的所述多晶硅栅极层132’上形成图案化的第二光刻胶层(未图示)，并以所述图案化的第二光刻胶层为掩膜，对所述包含掺杂离子的多晶硅栅极层132’、金属栅极层131、高K介质层120和所述界面层110进行刻蚀，以形成分立的栅极结构140，并暴露出部分所述半导体衬底100的表面；
其次，继续参考图2d所示，对所述栅极结构140的顶部进行金属硅化处理，以在所述栅极结构140的顶面和所述暴露出的部分半导体衬底的表面上形成金属硅化物150。
基于如上所述的半导体器件的形成方法，本发明实施例中还提供了一种半导体器件，所述半导体器件包括：
半导体衬底100；
高K介质层120，位于所述半导体衬底100的表面上；
栅极结构140，位于所述高K介质层120的表面上，所述栅极结构140包括依次堆叠在所述高K介质层120的表面上的第一目标厚度的金属栅极层131和第二目标厚度的多晶硅栅极层132’，所述多晶硅栅极层132’中掺杂有N型离子或P型离子；
源漏区S/D，形成于所述栅极结构140两侧的半导体衬底100中；
金属硅化物140，覆盖在所述多晶硅栅极层132’的顶面以及所述栅极结构140所暴露出的所述源漏区S/D的表面上。
综上所述，本发明提供了一种新的半导体器件的形成方法。具体的，在本发明提供的半导体器件的形成方法中，通过将现有技术中的形成高K金属栅CMOS器件中的单晶硅栅极层替换为非晶硅栅极层，并通过对非晶硅栅极层进行退火处理，从而使非晶硅栅极层中的非晶硅再结晶形成多晶硅栅极。之后，再对多晶硅栅极层进行离子注入。由于CMOS器件中栅极堆叠层的有效电阻与晶硅栅中的掺杂离子浓度的均匀性，以及掺杂离子的渗透程度有关，因此，可以通过将非晶硅栅极层中的非晶硅进行退火处理，从而得到对掺杂离子具有高渗透力的多晶硅，在该多晶硅中掺杂P型或N型离子后能够获得相对更加均匀的掺杂浓度，由此提高最终的CMOS器件中栅极结构的多晶硅栅极层中的掺杂离子浓度的均匀度，以及掺杂离子的渗透程度，进而减小栅极电阻。
进一步的，利用本发明的半导体器件的形成方法形成的栅极结构(即栅极堆叠层)由金属栅极层和多晶硅栅极层组成，因此可以通过控制金属栅极层和多晶硅栅极层对应的非晶硅栅极层的厚度或者厚度占比，例如减薄栅极堆叠层中非晶硅栅极层的厚度、增大栅极堆叠层中金属栅极层的厚度，来缩短最终形成的多晶硅栅极层中掺杂离子的扩散路径，从而在提高多晶硅栅极层中掺杂离子的浓度的均匀性，增强掺杂离子的渗透能力的同时，进一步降低多晶硅栅极层与金属栅极层的界面电阻，最终使得栅极堆叠层实现更低的栅极电阻。
同时，CMOS器件中栅极堆叠层的栅极电阻减小了，因此，更进一步的降低了开启或关闭所述器件所需的最小工作电压。
应当注意的是，上述各实施例中，虽然以先栅工艺为例来进行说明，但是本发明的技术方案并不仅仅限定于此，其也可以适用于后栅工艺，此时上述步骤S100中，提供的半导体衬底上可以有去除伪栅(未图示)后的栅极沟槽(未图示)，界面层、高K介质层和栅极堆叠层依次填充在该栅极沟槽中，所述栅极堆叠层包括金属栅极层和位于所述金属栅极层上的非晶硅栅极层。由此，在该后栅工艺中最终获得的栅极结构也是有金属栅极层和掺杂的多晶硅栅极层堆叠组成，该栅极结构的性能也能得到改善。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

Claims (7)

1.一种半导体器件的形成方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底上依次堆叠有界面层、高K介质层和栅极堆叠层，所述栅极堆叠层包括金属栅极层和位于所述金属栅极层上的非晶硅栅极层；
对所述非晶硅栅极层进行退火处理，以使所述非晶硅栅极层转换为多晶硅栅极层；
对所述多晶硅栅极层进行离子注入，其中，在所述多晶硅栅极层中注入的离子为P 型离子或N型离子；
其中，在所述半导体衬底上形成栅极堆叠层的步骤包括：
在所述高K介质层上沉积金属栅极层，并对所述金属栅极层进行减薄处理，以使得所述金属栅极层的厚度达到第一目标厚度；以及在所述第一目标厚度的金属栅极层上沉积非晶硅栅极层，并对所述非晶硅栅极层进行顶部平坦化处理，直至所述非晶硅栅极层的厚度达到第二目标厚度；其中，所述第一目标厚度与所述第二目标厚度的比值范围为1：5。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属栅极层的材料包含氮化钛，所述高K介质层的材料包括二氧化铪。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理为毫秒退火工艺。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述毫秒退火工艺的工艺条件为：工艺温度范围为：900℃~1300℃。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述半导体衬底上形成依次堆叠的所述界面层、所述高K介质层和所述栅极堆叠层之前，还包括：
在所述半导体衬底中形成浅沟槽隔离结构，所述浅沟槽隔离结构限定出有源区；
在所述半导体衬底上形成图案化的第一光刻胶层，并以所述图案化的第一光刻胶层为掩膜，对所述有源区进行离子注入，以在所述有源区中形成离子注入区。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，在对所述多晶硅栅极层进行离子注入之后，还包括：
在掺杂离子后包含掺杂离子的所述多晶硅栅极层上形成图案化的第二光刻胶层，并以所述图案化的第二光刻胶层为掩膜，对所述包含掺杂离子的多晶硅栅极层、金属栅极层、高K介质层和所述界面层进行刻蚀，以形成分立的栅极结构，并暴露出部分所述半导体衬底的表面；
对所述栅极结构的顶部进行金属硅化处理，以在所述栅极结构的顶面和所述暴露出的部分半导体衬底的表面上形成金属硅化物。
7.一种采用权利要求1至6中任一项所述的形成方法制备的半导体器件，其特征在于，包括：
半导体衬底；
高K介质层，位于所述半导体衬底的表面上；
栅极结构，位于所述高K介质层的表面上，所述栅极结构包括依次堆叠在所述高K介质层的表面上的第一目标厚度的金属栅极层和第二目标厚度的多晶硅栅极层，所述多晶硅栅极层中掺杂有N型离子或P型离子；
源漏区，形成于所述栅极结构两侧的半导体衬底中；
金属硅化物，覆盖在所述多晶硅栅极层的顶面以及所述栅极结构所暴露出的所述源漏区的表面上。
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