JP2000114396A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ｐ型のゲート電極における空乏化を防止する
と共にシート抵抗の低下を図り、ｐ型のＭＯＳトランジ
スタの駆動能力及び信頼性を向上させる。 【解決手段】 シリコン基板１１上に酸化シリコン膜１
２を介して非晶質シリコン膜１６を形成する。熱処理に
よって、非晶質シリコン膜１６をポリシリコン膜１７に
変化させる。この際、熱処理温度を５５０℃〜７００℃
に設定し、ポリシリコン膜１７における結晶粒径の測定
値の出現度数ピークが５０ｎｍを超えるようにする。ポ
リシリコン膜１７をパターニングし、ポリシリコン膜１
７からなるゲート電極１７’を形成する。ポリシリコン
膜１７からなるゲート電極１７’中に、ホウ素またはホ
ウ素を含む化合物をｐ型の不純物として導入する。熱処
理によって、ポリシリコン膜１７からなるゲート電極１
７’中のｐ型不純物を活性化させ、ｐ型のゲート電極を
得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にはｐ型のポリシリコンからなるゲート
電極を備えたＭＯＳトランジスタの製造に適する半導体
装置の製造方法に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタのゲート電極を構成
する材料としては、不純物を含有するポリシリコン膜が
用いられている。

【０００３】近年、半導体装置の低消費電力化及び高機
能化の要求に伴い、メモリ素子や論理素子をはじめとす
る多くの素子に、Ｐチャンネル型のＭＯＳトランジスタ
（以下、ＰＭＯＳと記す）とＮチャンネル型のＭＯＳト
ランジスタ（以下、ＮＭＯＳと記す）とを同一基板上に
混載してなるＣＭＯＳ構成のトランジスタ（以下、ＣＭ
ＯＳと記す）が用いられるようになってきている。この
ＣＭＯＳのゲート電極には、不純物としてリン（Ｐ）や
ヒ素（Ａｓ）といったｎ型不純物を含有するポリシリコ
ン膜が用いられていた。

【０００４】ところが、上記ＣＭＯＳにおいては、さら
なる低消費電力化を促進するための低電源電圧化及び動
作速度の高速化が要求されており、これを達成するには
ＰＭＯＳとＮＭＯＳのしきい電圧を十分に低い範囲で対
称にする必要がある。このため、ＰＭＯＳにおいては、
ｎ型不純物を含有するポリシリコン膜に替えてｐ型不純
物を含有するポリシリコン膜によってゲート電極を構成
するようになってきている。すなわち、ＮＭＯＳにｎ型
のゲート電極を設け、ＰＭＯＳにｐ型のゲート電極を設
けることで、ＮＭＯＳ、ＰＭＯＳ共に表面チャネル型と
するのである。このような構成のＣＭＯＳは、デュアル
ゲート型のＣＭＯＳと呼ばれ、上記ｐ型不純物としては
ホウ素（Ｂ）または２フッ化ホウ素（ＢＦ₂ ）のような
ホウ素を含有する化合物が用いられている。

【０００５】ところで、上記ポリシリコンからなるゲー
ト電極を有す半導体装置を製造する場合には、ＣＶＤ(C
hemical Vapor Deposition) 法によってシリコン基板上
にポリシリコン膜を形成した後、このポリシリコン膜を
パターニングすることによって当該ポリシリコン膜から
なるゲート電極を形成している。ゲート電極を構成する
ポリシリコン膜への不純物の導入は、ポリシリコン膜の
パターニング前またはパターニング後にイオン注入によ
って行われる。そして、ポリシリコン膜に不純物を導入
した後には、この不純物を活性化させるための熱処理が
行われている。

【０００６】

【発明が解決しようとする課題】ところが、上記半導体
装置の製造方法においては、不純物を活性化するための
熱処理における熱履歴が同一であっても、不純物の種類
や量によってポリシリコン膜中の不純物の活性化の度合
いが大きく異なる。

【０００７】図８は、ポリシリコン膜におけるシート抵
抗と不純物量との関係を示すグラフである。このグラフ
は、ＣＶＤ法によって形成した膜厚２００ｎｍのポリシ
リコン膜中に、ｎ型不純物としてリンイオン（Ｐ⁺ ）を
１０ｋｅＶの注入エネルギーで各ドーズ量だけイオン注
入した結果と、ｐ型不純物としてホウ素イオン（Ｂ⁺）
を５ｋｅＶの注入エネルギーで各ドーズ量だけイオン注
入した結果であり、各イオン注入の後には１０００℃で
１０秒間の活性化熱処理を行っている。これらのグラフ
に示すように、ｐ⁺ を導入したポリシリコンと比較し
て、Ｂ⁺ を導入したポリシリコンは、不純物の注入ドー
ズ量の増加に対するシート抵抗の低下率が低いことが分
かる。これは、ポリシリコン膜中におけるＰ⁺ と比較し
て、ポリシリコン中におけるＢ⁺ の活性化の度合いが低
いことに起因している。

【０００８】この結果、上記製造方法によって得られた
ＣＭＯＳにおいては、ｎ型のゲート電極と比較してｐ型
のゲート電極が空乏化し易くなる。これは、ｐ型のゲー
ト電極を有するＰＭＯＳ及びこのＰＭＯＳを有するＣＭ
ＯＳの駆動能力を低下さる要因になっている。しかも、
上記空乏化によって、ＰＭＯＳにおけるゲート絶縁膜の
信頼性が劣化する。また、このゲート電極の空乏化は、
半導体装置の微細化が進行してゲート絶縁膜が薄膜化す
る程顕著になることも報告されていることから、今後さ
らに大きな課題となる。

【０００９】さらに、１０００℃におけるリン（Ｐ）の
シリコンに対する固溶度は９×１０²⁰個／ｃｍ³ であ
り、この固溶範囲においてはＰ⁺ を導入したｎ型のポリ
シリコンのシート抵抗を数十Ω／ｃｍ² 程度にまで下げ
ることができる。これ対して、ホウ素（Ｂ）のシリコン
に対する固溶度は３×１０²⁰個／ｃｍ³ 程度であり、こ
の固溶範囲においてはＢ⁺ を導入したｐ型のポリシリコ
ンのシート抵抗を、数十Ω／ｃｍ² 程度にまで下げるこ
とはできない。

【００１０】また、図９（１）及び図９（２）はＰ⁺ を
導入したｎ型のポリシリコンにおける結晶粒径のヒスト
グラムであり、図１０（１）及び図１０（２）はＢ⁺ を
導入したｐ型のポリシリコンにおける結晶粒径のヒスト
グラムである。尚、各ポリシリコンともに、ＣＶＤ法に
よって形成したポリシリコン膜中に不純物をイオン注入
によって導入した後に活性化処理を行って得られたもの
であり、各ヒストグラムとも透過型電子顕微鏡にて調べ
た結果である。これらの各図に示すように、Ｐ⁺ を導入
したポリシリコンは、ドーズ量の増加に伴って結晶粒径
が大きくなっている。これに対して、Ｂ⁺ を導入したポ
リシリコンは、ドーズ量を増加させても結晶粒径が大き
くなることはない。ここで、一般的には、ポリシリコン
の結晶粒径が大きいほど、ポリシリコン中における電子
移動度は高くなることが知られている。

【００１１】以上のことから、ｐ型のポリシリコンは、
ｎ型のポリシリコンよりも電子移動度の向上、すなわち
シート抵抗の低下に限界があることがわかる。したがっ
て、上記半導体装置の製造方法では、数十Ω／ｃｍ² 程
度の低いシート抵抗を有するｐ型のポリシリコンを得る
ことができない。これは、このゲート電極を有するＰＭ
ＯＳ及びこのＰＭＯＳを有するＣＭＯＳの駆動能力を低
下さる要因になっている。

【００１２】

【課題を解決するための手段】上記課題を解決するため
の本発明の半導体装置の製造方法は、以下の工程を行う
ことを特徴としている。先ず、基材上に非晶質シリコン
膜を形成する。次に、熱処理によって、この非晶質シリ
コン膜をポリシリコン膜に変化させる。この際、このポ
リシリコン膜における結晶粒径の測定値の出現度数のピ
ークが５０ｎｍを超えるように、上記熱処理の温度を５
５０℃から７００℃に設定する。また、上記非晶質シリ
コン膜またはこのポリシリコン膜に不純物を導入する工
程を行う。この不純物は、ホウ素またはホウ素を含有す
る化合物であることとする。

【００１３】上記半導体装置の製造方法では、非晶質シ
リコン膜を熱処理してポリシリコン膜に変化させる際、
熱処理の温度を５５０℃〜７００℃の低温に設定するこ
とで、結晶粒径の測定値の出現度数ピークを５０ｎｍを
超える大粒径のポリシリコン膜を得るようにしている。
このため、ポリシリコン膜中における結晶粒界の面積が
縮小され、この結晶粒界に偏析する不純物量が削減され
る。したがって、このポリシリコン膜中に導入される不
純物がホウ素やホウ素を含有する化合物であっても、ポ
リシリコンの結晶粒内に取り込まれて活性化される不純
物量が増加し、活性化の度合いが向上する。しかも、ポ
リシリコン膜における結晶粒径の測定値の出現度数ピー
クを５０ｎｍを超えるものにしたことで、上記不純物が
ホウ素やホウ素を含有する化合物であっても、ポリシリ
コン膜のシート抵抗が数十Ω／ｃｍ² 程度にまで低下す
る。

【００１４】さらに、この半導体装置の製造方法は、上
記不純物を導入する工程を行った後、このポリシリコン
膜をパターニングして当該ポリシリコン膜からなるゲー
ト電極を形成する工程を行うか、または、上記ポリシリ
コン膜をパターニングして当該ポリシリコン膜からなる
ゲート電極を形成した後、このポリシリコン膜に上記不
純物を導入する工程を行う。

【００１５】上記半導体装置の製造方法では、不純物が
十分に活性化された低シート抵抗のｐ型のポリシリコン
膜からなるゲート電極が得られる。したがって、このゲ
ート電極を有する半導体装置においては、ゲート電極の
空乏化が抑えられると共にゲート電極が低シート抵抗化
される。

【００１６】

【発明の実施の形態】

【００１７】以下、本発明の半導体装置の製造方法をデ
ュアルゲートＣＭＯＳの製造に適用した実施の形態を図
面に基づいて説明する。先ず、図１（１）に示すよう
に、Ｎ型のシリコン基板１１の表面側に、素子分離技術
によって酸化シリコン膜からなる素子分離膜１２を形成
する。その後、シリコン基板１１において、ＮＭＯＳが
形成される領域（ＮＭＯＳ領域）にＰウェル拡散層１３
を形成し、ＰＭＯＳが形成される領域（ＰＭＯＳ領域）
にＮウェル拡散層１４を形成する。その後、熱酸化法に
よって、シリコン基板１１の表面層に、５ｎｍ程度の膜
厚の酸化シリコン膜１５を成長させる。以上によって、
請求項に示す基材を形成する。

【００１８】しがる後、上記基材上、すなわち酸化シリ
コン膜１５が形成されたシリコン基板１１の上方に、非
晶質シリコン膜１６を形成する。この非晶質シリコン膜
１６は、例えばＣＶＤ法（シリコン基板１１の加熱温度
条件：５５０℃）によって形成され、２００ｎｍ程度の
膜厚に形成する。

【００１９】次に、図１（２）に示すように、熱処理を
行うことによって、非晶質シリコン膜１６における非晶
質シリコンを結晶化させ、この非晶質シリコン膜１６を
ポリシリコン膜１７に変化させる。この際、ポリシリコ
ン膜１７における結晶粒径の測定値の出現度数ピークが
５０ｎｍを超えるように、加熱温度を５５０℃〜７００
℃の低温に抑えて熱処理を行う。ここでは例えば、窒素
ガス雰囲気下において、６００℃で１０時間の熱処理を
行うこととする。

【００２０】以上の後、図１（３）に示すように、フォ
トリソグラフィーと異方性エッチングとによって、ポリ
シリコン膜１７をパターニグし、ポリシリコン膜１７か
らなるゲート電極１７’を形成する。

【００２１】次に、図２（１）に示すように、ＰＭＯＳ
領域、すなわちＮウェル拡散層１４の上方をレジスト膜
１８で覆う。そして、このレジスト膜１８をマスクにし
たイオン注入によって、Ｐウェル拡散層１３上のゲート
電極１７’及びシリコン基板１１の表面層（Ｐウェル拡
散層１３の表面層）に、ｎ型の不純物１９を導入する。
ここでは、ヒ素イオン（Ａｓ⁺ ）を、注入エネルギー１
５ｋｅＶ、注入ドーズ量６×１０¹³個／ｃｍ² の条件で
導入する。このイオン注入が終了した後に、レジスト膜
１８を除去する。

【００２２】次に、図２（２）に示すように、Ｐウェル
拡散層１３の上方をレジスト膜２０で覆う。そして、こ
のレジスト膜１９をマスクにしたイオン注入によって、
Ｎウェル拡散層１４上のゲート電極１７’及びシリコン
基板１１の表面層（Ｎウェル拡散層１４の表面層）に、
ｐ型の不純物２１を導入する。ここでは、ｐ型の不純物
として、２フッ化ホウ素イオン（ＢＦ₂ ⁺ ）を、注入エ
ネルギー１０ｋｅＶ、注入ドーズ量１×１０¹⁴個／ｃｍ
² の条件で導入する。このイオン注入が終了した後に、
レジスト膜２０を除去する。

【００２３】その後、図２（３）に示すように、ゲート
電極１７’の側壁に、窒化シリコンからなるサイドウォ
ール２２を形成する。このサイドウォール２２を形成す
るには先ず、ＣＶＤ法によって、ゲート電極１７’を覆
う状態でシリコン基板１１上に１００ｎｍ程度の膜厚の
窒化シリコン膜（図示省略）を形成する。その後、この
窒化シリコン膜を全面エッチバックしてゲート電極１
７’の側壁にのみサイドウォールとなる窒化シリコン膜
を残す。

【００２４】次に、Ｎウェル拡散層１４の上方をレジス
ト膜２３で覆う。そして、このレジスト膜２３をマスク
にしたイオン注入によって、Ｐウェル拡散層１３上のゲ
ート電極１７’及びシリコン基板１１の表面層（Ｐウェ
ル拡散層１３の表面層）に、ｎ型の不純物２４を導入す
る。ここでは、ヒ素イオン（Ａｓ⁺ ）を、注入エネルギ
ー４０ｋｅＶ、注入ドーズ量５×１０¹⁵個／ｃｍ² の条
件で導入する。このイオン注入が終了した後に、レジス
ト膜２３を除去する。

【００２５】その後、図３（１）に示すように、Ｐウェ
ル拡散層１３の上方をレジスト膜２５で覆う。そして、
このレジスト膜２５をマスクにしたイオン注入によっ
て、Ｎウェル拡散層１４上のゲート電極１７’及びシリ
コン基板１１の表面層（Ｎウェル領域１４の表面層）
に、ｐ型の不純物２６を導入する。ここでは、ｐ型の不
純物２６として、ホウ素イオン（Ｂ⁺ ）を、注入エネル
ギー５ｋｅＶ、注入ドーズ量４×１０¹⁵個／ｃｍ² の条
件で導入する。このイオン注入が終了した後に、レジス
ト膜２５を除去する。

【００２６】以上の後、図３（２）に示すように、ゲー
ト電極１７’及びシリコン基板１１の表面層に導入した
上記各不純物の活性化熱処理を行う。ここでは、１００
０℃で１０秒程度の急速熱処理を行う。

【００２７】これによって、ＮＭＯＳ領域に、ｎ型のポ
リシコンからなるゲート電極１７ａ、ｎ型のＬＤＤ拡散
層２７ａ及びｎ型のソース／ドレイン拡散層２８ａを有
する表面チャネル型のＮＭＯＳ１ａを形成する。また、
ＰＭＯＳ領域に、ｐ型のポリシリコンからなるｐ型のゲ
ート電極１７ｂ、ｐ型のＬＤＤ拡散層２７ｂ及びｐ型の
ソース／ドレイン拡散層２８ｂを有する表面チャネル型
のＰＭＯＳ１ｂを形成し、デュアルゲートＣＭＯＳを完
成させる。

【００２８】上記デュアルゲートＣＭＯＳの製造方法に
よれば、図１（２）を用いて説明したように、非晶質シ
リコン膜１６を熱処理してポリシリコン膜１７に変化さ
せる際、熱処理の温度を５５０℃〜７００℃の低温に設
定することで、結晶粒径の測定値の出現度数ピークが５
０ｎｍを超える程度に大粒径化されたポリシリコン膜１
７を得ている。

【００２９】これによって、ＣＶＤ法によって形成され
たポリシリコン膜と比較して、ポリシリコン膜１７中に
おける結晶粒径が大型化されて結晶粒界の面積が縮小さ
れ、この結晶粒界に偏析する不純物が少なくなる。この
ため、ポリシリコン膜１７中に導入される不純物が、元
来活性化され難いとされていたホウ素やホウ素を含有す
る化合物であっても、ポリシリコンの結晶粒内に取り込
まれた状態で活性化される不純物量が増加し、活性化の
度合いが向上する。

【００３０】したがって、ｐ型のゲート電極１７ｂ中に
おけるｐ型の不純物２１，２６の活性化の度合いが向上
し、ｐ型のゲート電極１７ｂにおける空乏化を防止する
ことが可能になる。この結果、ｐ型のゲート電極１７ｂ
を有するＰＭＯＳ１ｂ及びこのＰＭＯＳ１ｂとＮＭＯＳ
１ａとで構成されるデュアルゲートＣＭＯＳの駆動能力
が向上すると共に、ＰＭＯＳ１ｂにおける酸化シリコン
膜１５からなるゲート絶縁膜の信頼性、さらには上記デ
ュアルゲートＣＭＯＳの信頼性が向上する。

【００３１】しかも、ポリシリコン膜１７における結晶
粒径の測定値の出現度数ピークを５０ｎｍを超えるもの
にしたことで、ポリシリコン膜１７内に導入する不純物
がホウ素やホウ素を含有する化合物であっても、ポリシ
リコン膜１７のシート抵抗を数十Ω／ｃｍ² 程度にまで
低下させることが可能になる。この結果、ｐ型のゲート
電極１７ｂを有するＰＭＯＳ１ｂ及びこのＰＭＯＳ１ｂ
とＮＭＯＳ１ａとで構成されるデュアルゲートＣＭＯＳ
の駆動能力が向上する。

【００３２】

【実施例】次に、本発明の半導体装置の製造方法を適用
した実施例を説明する。尚、ここでは、本発明をＭＯＳ
トランジスタの製造方法に適用した場合において、この
ＭＯＳトランジスタのゲート電極となるｐ型のポリシリ
コン膜を形成する工程のみを抜粋して説明する。

【００３３】先ず、図４（１）に示すように、Ｎ型のシ
リコン基板４１の表面層に、熱酸化法によって５ｎｍ程
度の膜厚の酸化シリコン膜４２を成長させた。そして、
表面が酸化シリコン膜４２で覆われたシリコン基板４１
を、請求項に示す基材として形成した。

【００３４】しかる後、図４（２）に示すように、上記
基材上、すなわち酸化シリコン膜４２が形成されたシリ
コン基板４１の上方に、非晶質シリコン膜４３を形成し
た。この非晶質シリコン膜４３は、ＣＶＤ法（シリコン
基板の加熱温度条件：５５０℃）によって、２００ｎｍ
程度の膜厚で形成した。

【００３５】次に、図４（３）に示すように、熱処理を
行うことによって、非晶質シリコン膜４３における非晶
質シリコンを結晶化させ、この非晶質シリコン膜４３を
ポリシリコン膜４４に変化させた。この際、ポリシリコ
ン膜４４における結晶粒径の測定値の出現度数ピークが
５０ｎｍを超えるように、処理温度を抑えて熱処理を行
った。ここでは、窒素ガス雰囲気下において、６５０℃
で１０時間の熱処理を行った。

【００３６】次に、図４（４）に示すように、イオン注
入によって、ポリシリコン膜４４中にｐ型の不純物４５
としてホウ素イオン（Ｂ⁺ ）を導入した。ここでは、後
にポリシリコン膜４４におけるシート抵抗の注入ドーズ
量依存性を調べるためドーズ量を変化させた各イオン注
入を行った。各イオン注入条件は、次の通りである。注
入エネルギー５ｋｅＶ、注入ドーズ量３×１０¹⁵、６×
１０¹⁵、９×１０¹⁵個／ｃｍ² 。

【００３７】以上の後、図４（５）に示すように、ポリ
シリコン膜４４中における上記不純物の活性化熱処理を
行った。ここでは、窒素雰囲気中におけるランプ加熱に
よって、１０００℃で１０秒の急速熱処理を行った。以
上のようにしてｐ型のポリシリコン膜４４ａを形成し
た。そして、このポリシリコン膜４４ａを実施例サンプ
ルとし、この実施例サンプルに関してシート抵抗のドー
ズ量依存性を調べた。

【００３８】また、上記実施例サンプルに対する比較例
サンプル１として、ＣＶＤ成膜によって形成されたポリ
シリコン膜にｐ型の不純物を導入する従来の方法で形成
されたｐ型のポリシリコン膜を用意した。以下に、この
比較例サンプル１の形成方法を説明する。尚、上記実施
例と同様の構成要素には同一の符号を付して説明を行う
こととする。

【００３９】先ず、図５（１）に示すように、Ｎ型のシ
リコン基板４１の表面層に、熱酸化法によって５ｎｍ程
度の膜厚の酸化シリコン膜４２を成長させ、請求項に示
す基材を形成した。

【００４０】しかる後、図５（２）に示すように、上記
基材上、すなわち酸化シリコン膜４２が形成されたシリ
コン基板４１の上方に、ＣＶＤ法によってポリシリコン
膜５１を形成した。このポリシリコン膜５１は、シリコ
ン基板の加熱温度条件を６２５℃に設定して、２００ｎ
ｍ程度の膜厚に形成した。

【００４１】次に、図５（３）に示すように、イオン注
入によって、ポリシリコン膜５１中にｐ型の不純物４５
としてホウ素イオン（Ｂ⁺ ）を導入した。ここでのイオ
ン注入条件は、上記実施例サンプルの形成におけるｐ型
の不純物のイオン注入条件と同様とする。

【００４２】以上の後、図５（４）に示すように、ポリ
シリコン膜５１中におけるｐ型の不純物４５の活性化熱
処理を行った。ここでの活性化熱処理条件は、上記実施
例サンプルの形成における活性化熱処理条件と同様とす
る。そして、以上のようにして得られたｐ型のポリシリ
コン膜５１ａを比較例サンプル１とし、この比較例サン
プル１に関してシート抵抗のドーズ量依存性を調べた。

【００４３】さらに、比較例サンプル２として、単結晶
シリコン層に不純物を導入して得られたｐ型の単結晶シ
リコン層を用意した。以下に、この比較例サンプル２の
形成方法を説明する。先ず、図６（１）に示すように、
イオン注入によって、Ｎ型のシリコン基板４１の表面層
にｐ型の不純物４５としてホウ素イオン（Ｂ⁺ ）を導入
した。ここでのイオン注入条件は、上記実施例サンプル
の形成におけるｐ型の不純物のイオン注入条件と同様と
する。

【００４４】以上の後、図６（２）に示すように、シリ
コン基板４１の表面層中に導入したｐ型の不純物４５の
活性化熱処理を行った。ここでの活性化熱処理条件は、
上記実施例サンプルの形成における活性化熱処理条件と
同様とする。以上のようにして、シリコン基板４１の表
面層にｐ型の単結晶シリコン層４１ａを形成し、この単
結晶シリコン層４１ａを比較例サンプル２とした。そし
て、この比較例サンプル２に関してシート抵抗の注入ド
ーズ量依存性を調べた。

【００４５】図７は、上記実施例サンプル、比較例サン
プル１及び比較例サンプル２に関する、シート抵抗の注
入ドーズ量依存性を示すグラフである。これらのグラフ
から明らかなように、実施例サンプルのシート抵抗は、
従来の方法で形成された比較例サンプル１のシート抵抗
よりも低く、単結晶シリコン層からなる比較例サンプル
２と同程度のシート抵抗（数十Ω／ｃｍ² ）になってい
ることが分かる。この結果、実施例サンプルは、ポリシ
リコンの粒径が比較例サンプル１よりも大粒径化して、
その結晶性が単結晶シリコンに近づいたことが確認され
た。

【００４６】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、ポリシリコン膜中に導入される不
純物がホウ素やホウ素を含有する化合物であっても、当
該ポリシリコン膜中における不純物の活性化の度合いを
向上させてこのポリシリコン膜からなるゲート電極の空
乏化を抑制することができると共に、当該ポリシリコン
膜におけるシート抵抗を十分に低下させることが可能に
なる。この結果、駆動能力及び信頼性に優れた表面チャ
ネル型のＰＭＯＳ及びこのＰＭＯＳを用いたデュアルゲ
ートＣＭＯＳを構成することが可能になる。

【図面の簡単な説明】

【図１】本発明を適用したデュアルゲートＣＭＯＳの製
造方法を説明する断面工程図（その１）である。

【図２】本発明を適用したデュアルゲートＣＭＯＳの製
造方法を説明する断面工程図（その２）である。

【図３】本発明を適用したデュアルゲートＣＭＯＳの製
造方法を説明する断面工程図（その３）である。

【図４】本発明を適用した実施例を説明する断面工程図
である。

【図５】実施例の比較となる比較例サンプル１の形成を
説明する断面工程図である。

【図６】実施例の比較となる比較例サンプル２の形成を
説明する断面工程図である。

【図７】各サンプルにおけるシート抵抗の注入ドーズ量
依存性を示すグラフである。

【図８】ポリシリコン膜におけるシート抵抗の注入ドー
ズ量依存性を示すグラフである。

【図９】ｎ型のポリシリコン膜における結晶粒径のヒス
トグラムである。

【図１０】従来のｐ型のポリシリコン膜における結晶粒
径のヒストグラムである。

【符号の説明】

１６…非晶質シリコン膜、１７…ポリシリコン膜、１
７’…ゲート電極、１７ｂ…ｐ型のゲート電極

フロントページの続き Ｆターム(参考） 5F040 DA01 DA02 DA05 DA06 DB03 DC01 EB03 EC07 EF02 FA07 FB02 FC21 5F048 AA07 AA08 AC03 BA01 BB06 BB07 BC06 BE03 BG12 5F052 AA11 CA04 DA01 DB01 FA05 FA06 JA02 JA03 JA04 KA05

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基材上に非晶質シリコン膜を形成する工
   程と、 ５５０℃〜７００℃の熱処理によって、前記非晶質シリ
   コン膜を結晶粒径の測定値の出現度数ピークが５０ｎｍ
   を超えるポリシリコン膜に変化させる工程と、 前記非晶質シリコン膜または前記ポリシリコン膜に不純
   物を導入する工程と、 熱処理によって、前記ポリシリコン膜中の不純物を活性
   化させる工程とを行うことを特徴とする半導体装置の製
   造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記不純物は、ホウ素またはホウ素を含む化合物である
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項１記載の半導体装置の製造方法に
   おいて、 前記不純物を導入する工程を行った後、前記ポリシリコ
   ン膜をパターニングして当該ポリシリコン膜からなるゲ
   ート電極を形成する工程を行うことを特徴とする半導体
   装置の製造方法。
4. 【請求項４】 請求項１記載の半導体装置の製造方法に
   おいて、 前記不純物を導入する工程を行う前に、前記ポリシリコ
   ン膜をパターニングして当該ポリシリコン膜からなるゲ
   ート電極を形成する工程を行い、 次に、前記ゲート電極を構成する前記ポリシリコン膜に
   前記不純物を導入する工程を行うことを特徴とする半導
   体装置の製造方法。