CN101996886B - 半导体器件的制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件的制造方法，包括步骤：提供半导体衬底，所述半导体衬底上具有栅极结构；在栅极结构两侧形成伪侧壁隔离物；对所述栅极结构及所述伪侧壁隔离物两侧的半导体衬底重掺杂，形成源/漏极重掺杂区；去除所述伪侧壁隔离物；对所述栅极结构两侧的半导体衬底轻掺杂，形成源/漏极轻掺杂区；对掺杂后的所述半导体衬底进行退火，该方法大大提高了器件的性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的制造方法。
背景技术
随着半导体制造技术的飞速发展，为了使半导体器件具备更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向高集成度方向发展，CMOS器件的栅极特征尺寸已经进入深亚微米阶段，栅极下的导电沟道变得越来越细且长度变得较以往更短，这样就对工艺的要求越来越高。
图1为一种传统的MOS晶体管的结构示意图，如图1所示，在传统的半导体制造技术中，为形成MOS晶体管，首先提供半导体衬底10，在半导体衬底10中形成阱区20，所述阱区20为n阱(用于形成PMOS)或p阱(用于形成NMOS)。然后在半导体衬底10表面沉积栅极氧化层30，再于栅极氧化层30表面沉积多晶硅层40，图案化所述多晶硅层40并刻蚀栅极氧化层30和多晶硅层40形成MOS晶体管的栅极结构50。然后在栅极结构50的两侧进行低剂量离子注入，之后紧接着进行退火，使离子在半导体衬底10内进行扩散，形成轻掺杂源极区60a和轻掺杂漏极区60b(轻掺杂源/漏极区也叫LDD)。
接下来在半导体衬底10和栅极结构50表面沉积氧化硅和氮化硅，并利用干法刻蚀形成侧壁隔离物(offset spacer)70，随后在栅极结构50的两侧进行高剂量离子注入，之后紧接着进行退火，使离子在半导体衬底10内进行扩散，形成重掺杂源极区80a和重掺杂漏极区80b，轻掺杂源极区60a和重掺杂源极区80a构成源极区，轻掺杂漏极区60b和重掺杂漏极区80b构成漏极区。
例如在公开号为“CN1518765A”，名称为“半导体器件的制造方法”的中国专利中还可以发现更多与上述技术方案相关的信息，例如更详细的形成源极区和漏极区的方法。
在离子注入之后的退火可以使注入的离子在半导体衬底内扩散，并修复离子注入对半导体衬底带来的损伤，但是随着器件尺寸的下降，例如在65nm及以下工艺中，源极区和漏极区之间的导电沟道已经很短，尤其在LDD之后要进行退火，源漏重掺杂之后还要退火，这样两次退火可能使得源漏穿通，这样就会导致器件性能不合格。
发明内容
本发明解决的问题是，提高器件的性能。
为了解决上述问题，本发明提供了一种半导体器件的制造方法，包括步骤：提供半导体衬底，所述半导体衬底上具有栅极结构；在栅极结构两侧形成伪侧壁隔离物；对所述栅极结构及所述伪侧壁隔离物两侧的半导体衬底重掺杂，形成源/漏极重掺杂区；去除所述伪侧壁隔离物；对所述栅极结构两侧的半导体衬底轻掺杂，形成源/漏极轻掺杂区；对掺杂后的所述半导体衬底进行退火。
可选的，所述退火为激光退火，退火温度为1300℃±50℃，退火时间为20ms至100ms。
可选的，所述退火为尖峰退火，以100℃/min至250℃/min的速率升温到1040℃至1070℃，然后再以100℃/min至250℃/min的速率降温。
可选的，所述退火为RTA退火，退火温度为1000℃至1050℃，退火时间为10s至30s。
可选的，在对所述栅极结构两侧的半导体衬底重掺杂，形成源/漏极重掺杂区之后还包括退火步骤。
可选的，所述形成源/漏极重掺杂区之后的退火为RTA退火，退火温度为900℃至1000℃，退火时间为1ms至10ms。
可选的，所述伪侧壁隔离物的材料为氧化硅。
可选的，所述伪侧壁隔离物的形成方法为LPCVD方法。
可选的，在所述退火后还包括步骤：
在栅极两侧形成侧壁隔离物；
形成金属接触。
相比于现有技术，上述技术方案的优点在于：
在现有技术中在每一步离子注入之后都会进行退火，退火会使得离子进一步扩散，随着器件尺寸的减小，例如在65nm及以下工艺中，源极区和漏极区之间的导电沟道已经很短，尤其在LDD之后要进行退火，源漏重掺杂之后还要退火，这样退火可能使得源漏穿通，本发明中调换了LDD和重掺杂源漏区的形成顺序，这样在LDD之后只有一步退火，从而保证了轻掺杂源极区和轻掺杂漏极区之间的距离，也就是保证了源极区和漏极区之间的导电沟道的长度，从而提高了器件的性能。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为一种传统的MOS晶体管的结构示意图；
图2为本发明的半导体器件制造方法的流程图；
图3至图7为本发明的半导体器件制造方法一实施例的示意图。
具体实施方式
在执行离子注入工艺之后，通常进行退火，使得注入的离子在半导体衬底内进一步向更深更广方向扩散，并且分布的更均匀，而且还可以修复在离子注入过程中对半导体衬底带来的损伤。但随着器件尺寸的下降，例如在65nm及以下工艺中，源极区和漏极区之间的导电沟道已经很短，这样如果按照传统工艺在LDD之后要进行退火，源漏重掺杂之后还要退火，并且在形成LDD时由于没有侧壁隔离物，因此离子注入形成的轻掺杂源极区和轻掺杂漏极区的距离很近，这样再执行两次退火之后可能使得源漏穿通，从而就会导致器件性能不合格。
因此本发明提供了一种半导体器件的制造方法，包括步骤：提供半导体衬底，所述半导体衬底上具有栅极结构；在栅极结构两侧形成伪侧壁隔离物；对所述栅极结构及所述伪侧壁隔离物两侧的半导体衬底重掺杂，形成源/漏极重掺杂区；去除所述伪侧壁隔离物；对所述栅极结构两侧的半导体衬底轻掺杂，形成源/漏极轻掺杂区；对掺杂后的所述半导体衬底进行退火。
可选的，所述退火为激光退火，退火温度为1300℃±50℃，退火时间为20ms至100ms。
可选的，所述退火为尖峰退火，以100℃/min至250℃/min的速率升温到1040℃至1070℃，然后再以100℃/min至250℃/min的速率降温。
可选的，所述退火为RTA退火，退火温度为1000℃至1050℃，退火时间为10s至30s。
可选的，在对所述栅极结构两侧的半导体衬底重掺杂，形成源/漏极重掺杂区之后还包括退火步骤。
可选的，所述形成源/漏极重掺杂区之后的退火为RTA退火，退火温度为900℃至1000℃，退火时间为1ms至10ms。
可选的，所述伪侧壁隔离物的材料为氧化硅。
可选的，所述伪侧壁隔离物的形成方法为LPCVD方法。
可选的，在所述退火后还包括步骤：
在栅极两侧形成侧壁隔离物；
形成金属接触。
本发明通过调整形成轻掺杂源/漏极区和重掺杂源/漏极区步骤，从而使得在轻掺杂源/漏极区在离子注入之后只有一步退火，这样就使得形成轻掺杂源/漏极区注入的离子的扩散在合适的范围内，从而减小了源漏穿通的可能，提高了器件性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2为本发明的半导体器件制造方法的流程图。图3至图7为本发明的半导体器件制造方法一实施例的示意图。下面结合图2至图7对本发明的半导体器件制造方法进行说明，其包括步骤：
S10：提供半导体衬底，所述半导体衬底上具有栅极结构。
参考图3，具体的，半导体衬底100可以是单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成半导体衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。在半导体衬底100中通过掺杂工艺例如离子注入工艺形成p阱(图中未示出)。
然后，在衬底100表面形成栅极氧化层110，栅极氧化层110可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极氧化层110的材料优选为高介电常数材料，例如氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。虽然在此描述了可以用来形成栅极氧化层110的材料的少数示例，但是该层可以由减小栅极漏电流的其它材料形成。栅极氧化层110的生长方法可以是任何常规真空镀膜技术，比如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)工艺。
接着，在栅极氧化层110表面沉积栅层120，例如多晶硅层，可以利用PECVD或高密度等离子化学气相沉积(HDP-CVD)工艺在衬底表面沉积多晶硅层，随后利用光刻胶和氮化硅作为掩膜，采用等离子刻蚀方法刻蚀栅极氧化层110和栅层120，形成NMOS晶体管的栅极结构130。然后去除剩余的光刻胶和硬掩膜氮化硅，光刻胶的去除采用灰化工艺，硬掩膜氮化硅采用磷酸湿法去除。
接下来，为了修复刻蚀和去除氮化硅时对栅极结构130的侧壁造成的损伤，还可以在栅极表面和两侧生长一层氧化层140。可以利用热氧化或ISSG(原位蒸气产生)形成上述氧化层140。
S20：在栅极结构130两侧形成伪侧壁隔离物。
参考图4，在栅极结构130两侧形成伪侧壁隔离物150，在一优选实施方式中，利用LPCVD(低压化学汽相沉积)方法形成伪侧壁隔离物150，且所述伪侧壁隔离物150的材料为氧化硅，例如具体的O2的流量具体为15sccm-20sccm，例如16sccm、17sccm、18sccm、19sccm，TEOS的流量为200sccm。反应腔室内的压力为1.88torr，腔室内温度为550℃至700℃，形成氧化硅层的厚度在
。该方法形成的氧化硅层的质地疏松，从而便于在重掺杂之后的步骤中去除。并且优选的厚度
使得在退火之后源极区和漏极区也保持了一定的距离，不会形成穿通。
随后利用光刻胶做掩膜，采用等离子刻蚀方法刻蚀氧化硅层，从而形成伪侧壁隔离物。
当然在另外的实施方式中，所示伪侧壁隔离物150的材料也可以为其它材料，例如氮化硅(SiN)、氢氧化硅(SiOH)、氮氧化硅(SiNO)等等，这里不一一列举。
S30：对所述栅极结构130及所述伪侧壁隔离物150两侧的半导体衬底100重掺杂，形成源/漏极重掺杂区。
该步骤可以利用本领域技术人员熟知的方法，在一个具体实施方式中，参考图5，可以分为下列三步执行：
首先，离子注入磷离子，离子注入的能量为25Kev，剂量为1E13atom/cm2至1.5E15atom/cm2；
接着，离子注入砷离子，离子注入砷离子的能量为25Kev，剂量为2E15atom/cm2至3E15atom/cm2。
接着，离子注入磷离子，离子注入的能量为5Kev，剂量为1E13atom/cm2至1.5E15atom/cm2。
从而，形成重掺杂源极区160a和重掺杂漏极区160b。
S40：去除所述伪侧壁隔离物。
参考图6，具体的可以采用干法刻蚀，例如在一具体实施方式中，先形成覆盖半导体衬底100、栅极结构130以及伪侧壁隔离物150的光刻胶层，然后进行光刻暴露出伪侧壁隔离物150；接着进行刻蚀，例如在反应室内通入刻蚀剂气体流量50sccm-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4mTorr-80mTorr，等离子源射频输出功率1500W-2000W。刻蚀剂采用混合气体，混合气体包括SF6、CHF3、CF4、氯气Cl2、氧气O2、氮气N2、氦气He和氧气O2，以及其它惰性气体，例如氩气Ar、氖气Ne等等；最后去除光刻胶层。
当然在其它实施例中也可以采用其它的刻蚀方法，例如如果伪侧壁隔离物的材料为氮化硅，也可以采用磷酸清洗的方法。
S50：对所述栅极结构130两侧的半导体衬底100轻掺杂，形成源/漏极轻掺杂区。
参考图7，该步骤可以采用本领域技术人员所熟知的方法，例如可以具体为：
首先向所述栅极结构130两侧的半导体衬底100中第一步离子注入磷离子，其中，注入磷离子的能量为1Kev至5Kev，剂量为2.0E13atom/cm2至8.0E14atom/cm2；
接着，向所述栅极结构130两侧的半导体衬底100中第二步离子注入砷离子，其中，注入砷离子的能量为1Kev至4Kev，剂量为8.0E14atom/cm2至1.5E15atom/cm2。
从而形成源极轻掺杂区180a和漏极轻掺杂区180b。
S60：对掺杂后的所述半导体衬底100进行退火。
在一优选的实施方式中，所述退火为激光退火，退火温度为1300℃±50℃，退火时间为20ms至100ms。
另外也可以采用尖峰退火，具体的，以100℃/min至250℃/min的速率升温到1040℃至1070℃，然后再以100℃/min至250℃/min的速率降温。
另外也可以采用RTA退火，具体的，退火温度为1000℃至1050℃，退火时间为10s至30s。
在另一个实施例中，除上述步骤之外，优选的，在重掺杂形成重掺杂源极区和重掺杂漏极区后还包括退火步骤。具体的所述形成源/漏极重掺杂区之后的退火为RTA退火，退火温度为900℃至1000℃，退火时间为1ms至10ms。
在现有技术中在每一步离子注入(例如形成轻掺杂源/漏极区和形成重掺杂源/漏极区)之后都会进行退火，退火会使得离子进一步扩散，随着器件尺寸的减小，例如在65nm及以下工艺中，源极区和漏极区之间的导电沟道已经很短，尤其在LDD之后要进行退火，源漏重掺杂之后还要退火，这样退火可能使得源漏穿通。在本发明中，因为形成重掺杂源/漏极区时，栅极结构两侧具有伪侧壁隔离物，因此重掺杂源/漏极区之间的距离足够大，使得即使经过两次退火，重掺杂源极区和重掺杂漏极区也不会穿通，因此将形成轻掺杂源/漏极区的步骤放到重掺杂后面，这样轻掺杂之后只要经过一次退火，从而大大减小了轻掺杂源极区和轻掺杂漏极区之间穿通的可能，从而大大提高了器件的性能，并且在本发明中优选了合适的轻掺杂之后的退火温度，从而使得重掺杂之后仅仅一次退火就可以使得形成的源极区和漏极区满足要求，因此大大节省了工艺步骤，并且也减小了重掺杂源/漏极区进一步扩散的比较接近的可能。
在另一个实施例中，还可以包括形成具有ON结构的侧壁隔离物的步骤。ON结构包括氧化硅和氮化硅，该步骤可以采用本领域技术人员熟知的方法，不再赘述。
然后还可以在半导体衬底100、栅极结构130、侧壁隔离物表面形成自对准阻挡层。随后，在自对准阻挡层表面涂布光刻胶并通过显影、定影等光刻工艺构图所述自对准阻挡层，借此界定义金属硅化物形成的位置。接着，利用图案化的光刻胶为掩膜刻蚀所述自对准阻挡层，在自对准阻挡层中对应栅极、源区和漏区的位置处形成开口。接着，在自对准阻挡层表面利用物理溅射的方法沉积金属镍或钴。由于自对准阻挡层起到掩膜的作用，因此所述金属只会与栅极、源区和漏区表面的硅相接触。随后进行热退火，使与栅极、源区和漏区接触的金属与下方的硅发生硅化反应，形成镍或钴的硅化物。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (6)
1.一种半导体器件的制造方法，其特征在于，包括步骤：
提供半导体衬底，所述半导体衬底上具有栅极结构；
在栅极结构两侧形成伪侧壁隔离物；
对所述栅极结构及所述伪侧壁隔离物两侧的半导体衬底重掺杂，形成源／漏极重掺杂区；
去除所述伪侧壁隔离物；对所述栅极结构两侧的半导体衬底轻掺杂，形成源／漏极轻掺杂区；
对轻掺杂后的所述半导体衬底进行退火，轻掺杂之后的退火为激光退火，退火温度为1300℃+50℃，退火时间为20ms至100ms。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在对所述栅极结构两侧的半导体衬底重掺杂，形成源／漏极重掺杂区之后还包括退火步骤。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述形成源／漏极重掺杂区之后的退火为RTA退火，退火温度为900℃至1000℃，退火时间为1ms至10ms。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述伪侧壁隔离物的材料为氧化硅。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述伪侧壁隔离物的形成方法为LPCVD方法。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述退火后还包括步骤：
在栅极两侧形成侧壁隔离物；形成金属接触。
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|---|---|---|---|---|
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| CN105990142A (zh) * | 2015-02-03 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998272A (en) * | 1996-11-12 | 1999-12-07 | Advanced Micro Devices, Inc. | Silicidation and deep source-drain formation prior to source-drain extension formation |
| US6472283B1 (en) * | 1999-09-24 | 2002-10-29 | Advanced Micro Devices, Inc. | MOS transistor processing utilizing UV-nitride removable spacer and HF etch |
| CN1466177A (zh) * | 2002-07-03 | 2004-01-07 | 旺宏电子股份有限公司 | 金氧半导体晶体管的制造方法 |
| CN101431056A (zh) * | 2007-11-07 | 2009-05-13 | 上海华虹Nec电子有限公司 | 半导体器件制备中源漏注入的方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998272A (en) * | 1996-11-12 | 1999-12-07 | Advanced Micro Devices, Inc. | Silicidation and deep source-drain formation prior to source-drain extension formation |
| US6472283B1 (en) * | 1999-09-24 | 2002-10-29 | Advanced Micro Devices, Inc. | MOS transistor processing utilizing UV-nitride removable spacer and HF etch |
| CN1466177A (zh) * | 2002-07-03 | 2004-01-07 | 旺宏电子股份有限公司 | 金氧半导体晶体管的制造方法 |
| CN101431056A (zh) * | 2007-11-07 | 2009-05-13 | 上海华虹Nec电子有限公司 | 半导体器件制备中源漏注入的方法 |
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|---|---|
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| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA Effective date: 20121106 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121106 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |