JPH09171970A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
で生ずる漏れ電流および接合深さを最小限に抑さえるた
め、イオン注入による欠陥を中温酸化膜を用いて除去す
るようにした半導体素子の製造方法を提供する。 【解決手段】 半導体素子の製造方法は、中温CVD酸
化膜を形成する際に、中温CVD酸化膜を活性領域と接
するように形成し、中温CVD酸化膜と活性領域との接
触によって、イオン不純物を注入する段階で生じた欠陥
がシリコン基板の表面に移動するようにする。
Description
法、特にソース/ドレイン接合(source/drain junctio
n) 形成に関する。より一層詳しくは、本発明は、半導
体素子のソースドレイン接合で生ずる漏れ電流および接
合深さを最小限に抑さえるため、イオン注入による欠陥
を中温酸化膜を用いて除去するようにした半導体素子の
製造方法に関する。
の基礎たる韓国特許出願第1995−45482号(1
995年11月30日出願)および韓国特許出願第19
95−50433号(1995年11月30日出願)の
明細書の記載に基づくものであって、当該韓国特許出願
の番号を参照することによって当該韓国特許出願の明細
書の記載内容が本明細書の一部分を構成するものとす
る。
該素子の電気的特性を改善する上でソース/ドレイン接
合の接合深さ(junction depth)が重要な役割を担うこと
が知られている。すなわち、半導体素子の集積度が増加
することにともなって極めて浅い接合深さ(以下、超低
接合ともいう)の必要性が高まっている。
子の模式的構造を説明するための断面図である。この図
では、N−ウェルに形成されたMOSトランジスタが示
されている。 このトランジスタは既知のMOSFETを
形成する方法にもとづいて作られるもので、シリコン基
板1上にN−ウェルを形成した後、 該N−ウェルにフィ
ールド酸化膜3、ゲート酸化膜4、ゲート電極5、 およ
びスペーサ酸化膜6を順次形成する。
ン領域に形成することによって、ゲート電極5を形成す
るエッチング工程時にシリコン基板1の損傷を防止す
る。また、前記緩衝酸化膜11はゲート電極5の形成に
続いて、スペーサ酸化膜6を形成する際に、シリコン基
板1の損傷を防止するために前記緩衝酸化膜上に残留し
てなるスペーサ酸化膜の一部分からなる。さらに、この
緩衝酸化膜11はソース/ドレイン接合形成のための高
濃度イオン注入後、後続イオン注入間金属不純物が基板
へ拡散されることを防止するために提供される。
シシラン(以下、TEOSとする)等からなる第1層間
絶縁膜8を形成する。また、この第1層間絶縁膜8上に
ボロホスホシリケート・ガラス層(以下、BPSG膜と
する)等からなる高流動性の第2層間絶縁膜9を形成す
る。最後に、約850℃でファーネス・アニーリング
(以下、FAとする)を実施する。
造方法として超低接合のp+nを形成することは困難で
ある。浅いp+n接合を形成するためには、シリコン基
板に低エネルギーのBF2 イオンを注入することが必要
となる。
いるイオン注入器は、10KeVの加速エネルギーでイ
オン注入を可能とする。しかし、実際の工程でこのよう
な低エネルギーを用いることは困難である。なぜなら、
イオンビーム電流がかなり低いからである。また、イオ
ン注入の後に続く熱処理工程では、低温で処理すること
が浅い接合にとって有益となるけれども、BPSG膜を
平坦化するための臨界条件を考慮すると、このような熱
処理温度には限界がある。低温熱処理の場合、ドーパン
ト活性化と欠陥を除去する程度が減少するために面抵抗
(Rs)および接合漏れ電流の増加を防止することが困
難である。
コン基板を非晶質化させるため、点欠陥(Silicon inter
stitials) のような欠陥が生じてシリコン基板の非晶質
/結晶質構造の境界面に分布する。このような欠陥は、
熱処理の後に空乏層に位置し、接合漏れ電流の増加をも
たらす。
シリコン基板上に酸化膜を形成する際に蒸着温度を制御
することによって電気的特性および信頼性が改善された
半導体製造方法を提供することを目的とする。
程でドーパントがシリコン基板内に拡散することを防止
することによって浅い接合を形成することが可能な半導
体製造方法を提供することである。
抗をもつ接合を形成することが可能な半導体製造方法を
提供することである。
に、本発明にもとづく半導体の製造方法は以下のように
構成される。
導体素子の製造方法は、シリコン基板の上に緩衝酸化膜
を形成する段階と、活性領域を形成するために前記シリ
コン基板にイオン不純物を注入する段階と、前記緩衝酸
化膜を除去する段階と、前記緩衝酸化膜を除去する段階
を経ることによって得られた構造物の表面全体上に中温
CVD酸化膜を形成する段階とを有し、さらに、前記中
温CVD酸化膜を形成する際に、前記中温CVD酸化膜
を前記活性領域と接するように形成し、前記中温CVD
酸化膜と前記活性領域との接触によって前記イオン不純
物を注入する段階で生じた欠陥が前記シリコン基板の表
面に移動することを特徴とする。
は、約760〜820℃の温度条件下で行われる。
00〜800Åとする。
はSiH4 とN2 Oとの比率が約1:50ないし1:1
00の条件下で行われる。
膜、熱成長酸化膜、および残留酸化膜から選択される。
づく半導体素子の製造方法は、シリコン基板上に緩衝酸
化膜を形成する段階と、活性領域を形成するために前記
シリコン基板にイオン不純物を注入する段階と、前記緩
衝酸化膜を除去する工程と、前記緩衝酸化膜を除去する
段階を経ることによって得られた構造物の表面全体上
に、中温CVD酸化膜を前記活性領域と接するようにし
て形成する段階と、前記中温CVD酸化膜上にイオン注
入したSiO2 膜を形成する段階と、前記イオン注入し
たSiO2 膜を平坦化するために熱処理する段階と、急
速熱処理を行う段階とを有する。
前記イオン注入したSiO2 膜上に酸化膜を形成する。
は、約760〜820℃の温度条件下で行われる。
00〜800Åとする。
はSiH4 とN2 Oとの比率が約1:50ないし1:1
00の条件下で行われる。
膜、熱成長酸化膜、および残留酸化膜から選択される。
は、約2〜20秒である。
は、窒素雰囲気下で行われる。
膜はBPSG膜である。
膜はPSG膜である。
表面を覆う前記酸化膜の厚さは、約100〜500Åで
ある。
とづく半導体素子の製造方法は、シリコン基板上にゲー
ト酸化膜を形成する段階と、前記ゲート酸化膜上にゲー
ト電極を形成する段階と、前記シリコン基板に低濃度イ
オンを注入して低濃度イオン注入領域を形成する段階
と、前記低濃度イオン注入領域を形成する段階を経るこ
とによって得られた構造物の表面全体にわたって酸化膜
を形成する段階と、前記酸化膜を非等方性蝕刻すること
によって、前記シリコン基板上に前記酸化膜の一部を残
留させ、前記ゲート電極にはスペーサを形成し、また前
記シリコン基板上には緩衝酸化膜を形成する段階と、前
記緩衝膜を介して前記シリコン基板内に高濃度イオンを
注入することによって高濃度イオン注入領域を形成する
段階と、前記緩衝酸化膜を除去する段階と、前記緩衝酸
化膜を除去する段階を経ることによって得られた構造物
の表面全体上に中温CVD酸化膜を前記活性領域と接す
るように形成し、前記中温CVD酸化膜と前記活性領域
との接触によって前記イオン不純物を注入する段階で生
じた欠陥が前記シリコン基板の表面に移動することを特
徴とする。
は、約760〜820℃の温度条件下で行われる。
とづく半導体素子の製造方法は、シリコン基板上にゲー
ト酸化膜を形成する段階と、前記ゲート酸化膜上にゲー
ト電極を形成する段階と、前記シリコン基板に低濃度イ
オンを注入して低濃度イオン注入領域を形成する段階
と、前記低濃度イオン注入領域を形成する段階を経るこ
とによって得られた構造物の表面全体にわたって酸化膜
を形成する段階と、前記酸化膜を非等方性蝕刻すること
によって、前記シリコン基板上に前記酸化膜の一部を残
留させ、前記ゲート電極にはスペーサを形成し、また前
記シリコン基板上には緩衝酸化膜を形成する段階と、前
記緩衝膜を介して前記シリコン基板内に高濃度イオンを
注入することによって高濃度イオン注入領域を形成する
段階と、前記緩衝酸化膜を除去する段階と、前記緩衝酸
化膜を除去する段階を経ることによって得られた構造物
の表面全体上に中温CVD酸化膜を前記活性領域と接す
るように形成する段階と、前記中温CVD酸化膜上にイ
オン注入したSiO2 膜を形成する段階と、前記イオン
注入したSiO2 膜を平坦化するために熱処理する段階
と、急速熱処理を行う段階とを有することを特徴とす
る。
は、約760〜820℃の温度条件下で行われる。
に、前記イオン注入したSiO2 膜上に酸化膜を形成す
る。
導体素子の製造方法は、表面を持つ半導体基板を設ける
段階と、前記半導体基板の前記表面に酸化膜を形成する
段階と、前記酸化膜を通じて前記半導体基板内に不純物
を注入することによって、前記表面の下の第1位置に接
合領域を持つ活性領域を形成し、前記第1位置を、前記
不純物の注入に伴って発生する複数の欠陥を持つととも
に前記表面の下にある第2位置に近接させる段階と、前
記表面で前記酸化膜を除去する段階と、前記表面の上に
中温層間誘電膜を形成する段階とを有し、さらに、前記
中温層間誘電膜を形成する段階で前記複数の欠陥が前記
第1位置で前記表面上に移動することを特徴とする。
は、約760〜820℃の温度条件下で行われる。
方法の実施形態例を図面を参照しながら説明する。
よって製造される半導体素子の一例を模式的に示す断面
図である。
て、シリコン基板21上にN−ウェル22を形成し、さ
らに該N−ウェル22上にフィールド酸化膜23、ゲー
ト酸化膜24、ゲート電極25およびスペーサ酸化膜2
6を順に形成する。スペーサ酸化膜26はLDD(Light
ly Doped Drain) 構造を形成するためのもので、該当分
野に公知した技術である。この時点で、熱酸化膜(図示
せず)(例えば、図1の緩衝酸化膜)を約20〜150
の厚さでシリコン基板上に形成する。その後、BF2
イオンを熱酸化膜を通じてシリコン基板に注入してソー
ス/ドレインの高濃度イオン注入領域を形成する。
チングされて前記ソース/ドレイン領域が露出されるこ
とに有意しなければならない。つづいて、約760〜8
20℃の温度条件下で、SiH4 とN2 Oの比率(flow
rate) を1:50ないし1:100とし、さらに膜厚が
300〜800Å程度となるようにして、中温CVD酸
化膜28を形成する。その結果、この酸化膜は露出した
ソース/ドレイン領域に接する。好ましくは、中温CV
D酸化膜28の膜厚は約780℃で500Å程度とす
る。
として低圧化学蒸着(LPCVD)TEOSを利用する
場合、非晶質/結晶質構造の界面直下に拡張された欠陥
が生じる一方で、この拡張欠陥に属しない欠点は界面下
に存在する。すなわち、2×1018dyne/cm2 の
引張り応力を持つLPCVD・TEOS膜によりシリコ
ン基板に圧縮応力がかかり、710℃の熱処理工程では
上記欠陥はシリコン基板表面に移動できなくて非晶質/
結晶室構造の界面の直下に存在することになる。
中温CVD酸化膜28を蒸着して、イオン注入により発
生する点欠陥(interstitials) をシリコン基板21の表
面に移動させる。約780℃で蒸着された中温CVD酸
化膜(MTO)288は1.53×109 dyne/c
m2 の引張り応力がシリコン基板21の表面にかかり、
該表面へ欠陥が移動する外拡散が発生する。この結果、
シリコン基板21内での欠陥濃度が減少してシリコン基
板21上に小さな拡張欠陥が存在する。この拡張欠陥は
RTA工程によりシリコン基板21の表面で自然に除去
される。
ン基板の表面い移動するとしても、シリコン基板内に硼
素イオンをトラップする数多くの欠陥が著しく減少する
ので面抵抗の増加は認められない。
深さ分布を示すもので、試料は緩衝酸化膜を除去した後
にTEOS酸化膜およびMTOが蒸着されたもので、こ
の図によれば、本発明による接合の深さは従来のTEO
S膜を利用したものよりも浅い。
実施形態例を説明する。
膜を形成する場合、絶縁膜の平坦化を向上させるために
高温熱処理が必要になる。一般に、平坦化のための絶縁
膜はBPSGやPSG膜で構成される。すなわち、中温
CVD酸化膜28を形成した後、その上に約850℃で
BPSG膜を形成して平坦化するために熱処理する。
PSG膜を平坦化するための熱処理とは別に、追加の熱
処理を施す必要がある。したがって、本発明の他の実施
形態例は適当な熱処理工程を提供する。
ン表面へ欠陥を移動させるために高温工程が必要となる
が、接合の深さを増加させないために温度調節を行わな
ければならない。特に、高温熱処理はBPSG膜29の
質低下を招く恐れがあるという問題点を有し、高温熱工
程の流れに依存して、シリコン基板21内のイオン注入
により生じた点欠陥から幅広く広がった欠陥が成長する
可能性がある。さらに、高温アニーリングに先行する高
濃度イオン注入は高密度の積層欠陥を招く。
度は、シリコン基板内に拡張欠陥を形成することなしに
浅い接合を形成することが可能な特定の温度範囲に制限
される。
ピッド・サーマル・アニーリング、以下RTAとする)
工程が利用される。RTAを遂行する前にBPSG膜2
9上に低温酸化膜30を形成して、RTA工程進行中に
BPSG内部の硼素イオンが装備へ拡散されることを防
止する。したがって、プラズマ強化化学蒸着法(plasma
enhanced chemical vapor deposition、PECVD)を
使用して約100〜500Åの酸化膜30を形成した
後、950〜1050℃、2ないし10秒間にわたって
窒素雰囲気でRTAを実施する。
いてFAおよびRTAを行った後の硼素深さ分布を示
す。図3のように、BPSG膜29を平坦化するために
従来の熱処理を実施し、1000℃で10秒間RTAを
実施する。それにもかかわらず、本発明の接合深さは従
来技術の深さよりもっと浅い。
及ぼすことを示す。
た逆バイアス電圧による接合漏れ電流の変化を示す図
で、接合漏れ電流が非常に減少することがわかる。
くつかの実施形態例にもとづいて説明した。しかし、こ
れらの実施形態例は本発明を限定するものではなく、あ
くまでも説明を容易にするために例示したものであり、
本発明の技術的思想を脱しない範囲内でいろいろな置
換、変形、および変更が可能であることが本発明が属す
る技術分野で通常の知識をもつ者ならば容易に理解され
よう。
半導体素子の製造方法によれば、中温CVD酸化膜とF
Aを利用して浅い接合をもつ半導体素子を形成すること
が可能となる。また、本発明によれば、イオン注入によ
る欠陥を効果的に除去し、半導体素子の電流駆動力に寄
与して電気的活性化を向上させることが可能となる。
て製造される半導体素子の一例の概略的構成を説明する
ための断面図である。
されたTESO酸化膜またMTO酸化膜に対して、イオ
ン注入後硼素の深さ分布を示すグラフである。
膜に対して、短時間の急速熱処理した後硼素の深さ分布
を示すグラフである。
アス電圧に対する接合漏れ電流を示す図である。
Claims (23)
- 【請求項1】 半導体素子を製造するための方法であっ
て、 シリコン基板の上に緩衝酸化膜を形成する段階と、 活性領域を形成するために前記シリコン基板にイオン不
純物を注入する段階と、 前記緩衝酸化膜を除去する段階と、 前記緩衝酸化膜を除去する段階を経ることによって得ら
れた構造物の表面全体上に中温CVD酸化膜を形成する
段階とを有し、さらに、 前記中温CVD酸化膜を形成する際に、前記中温CVD
酸化膜を前記活性領域と接するように形成し、前記中温
CVD酸化膜と前記活性領域との接触によって前記イオ
ン不純物を注入する段階で生じた欠陥が前記シリコン基
板の表面に移動することを特徴とする半導体素子の製造
方法。 - 【請求項2】 前記中温CVD酸化膜の形成は、760
〜820℃の温度条件下で行われることを特徴とする請
求項1に記載の半導体素子の製造方法。 - 【請求項3】 前記中温酸化膜の厚さを300〜800
Åとすることを特徴とする請求項1または2に記載の半
導体素子の製造方法。 - 【請求項4】 前記中温CVD酸化膜の形成はSiH4
とN2 Oとの比率が1:50ないし1:100の条件下
で行われることを特徴とする請求項1ないし3のいずれ
か一項に記載の半導体素子の製造方法。 - 【請求項5】 前記緩衝酸化膜は、自然酸化膜、熱成長
酸化膜、および残留酸化膜から選択されることを特徴と
する請求項1ないし4のいずれか一項に記載の半導体素
子の製造方法。 - 【請求項6】 半導体素子を製造するための方法であっ
て、 シリコン基板上に緩衝酸化膜を形成する段階と、 活性領域を形成するために前記シリコン基板にイオン不
純物を注入する段階と、 前記緩衝酸化膜を除去する工程と、 前記緩衝酸化膜を除去する段階を経ることによって得ら
れた構造物の表面全体上に、中温CVD酸化膜を前記活
性領域と接するようにして形成する段階と、 前記中温CVD酸化膜上にイオン注入したSiO2 膜を
形成する段階と、 前記イオン注入したSiO2 膜を平坦化するために熱処
理する段階と、 急速熱処理を行う段階とを有することを特徴とする半導
体素子の製造方法。 - 【請求項7】 前記急速熱処理を行う際に、前記イオン
注入したSiO2 膜上に酸化膜を形成することを特徴と
する請求項6に記載の半導体素子の製造方法。 - 【請求項8】 前記中温CVD酸化膜の形成は、760
〜820℃の温度条件下で行われることを特徴とする請
求項6または7に記載の半導体素子の製造方法。 - 【請求項9】 前記中温酸化膜の厚さを300〜800
Åとすることを特徴とする請求項6ないし8のいずれか
一項に記載の半導体素子の製造方法。 - 【請求項10】 前記中温CVD酸化膜の形成はSiH
4 とN2 Oとの比率が1:50ないし1:100の条件
下で行われることを特徴とする請求項6ないし9のいず
れか一項に記載の半導体素子の製造方法。 - 【請求項11】 前記緩衝酸化膜は、自然酸化膜、熱成
長酸化膜、および残留酸化膜から選択されることを特徴
とする請求項6ないし10のいずれか一項に記載の半導
体素子の製造方法。 - 【請求項12】 前記急速熱処理の実施時間は、2〜2
0秒であることを特徴とする請求項6ないし11のいず
れか一項に記載の半導体素子の製造方法。 - 【請求項13】 前記急速熱処理を行う段階は、窒素雰
囲気下で行われることを特徴とする請求項6ないし12
のいずれか一項に記載の半導体素子の製造方法。 - 【請求項14】 前記イオン注入したSiO2 膜はBP
SG膜であることを特徴とする請求項6ないし13のい
ずれか一項に記載の半導体素子の製造方法。 - 【請求項15】 前記イオン注入したSiO2 膜はPS
G膜であることを特徴とする請求項6ないし14のいず
れか一項に記載の半導体素子の製造方法。 - 【請求項16】 前記イオン注入した酸化膜の表面を覆
う前記酸化膜の厚さは、100〜500Åであることを
特徴とする請求項6ないし15のいずれか一項に記載の
半導体素子の製造方法。 - 【請求項17】 半導体素子を製造するための方法であ
って、 シリコン基板上にゲート酸化膜を形成する段階と、 前記ゲート酸化膜上にゲート電極を形成する段階と、 前記シリコン基板に低濃度イオンを注入して低濃度イオ
ン注入領域を形成する段階と、 前記低濃度イオン注入領域を形成する段階を経ることに
よって得られた構造物の表面全体にわたって酸化膜を形
成する段階と、 前記酸化膜を非等方性蝕刻することによって、前記シリ
コン基板上に前記酸化膜の一部を残留させ、前記ゲート
電極にはスペーサを形成し、また前記シリコン基板上に
は緩衝酸化膜を形成する段階と、 前記緩衝膜を介して前記シリコン基板内に高濃度イオン
を注入することによって高濃度イオン注入領域を形成す
る段階と、 前記緩衝酸化膜を除去する段階と、 前記緩衝酸化膜を除去する段階を経ることによって得ら
れた構造物の表面全体上に中温CVD酸化膜を前記活性
領域と接するように形成し、前記中温CVD酸化膜と前
記活性領域との接触によって前記イオン不純物を注入す
る段階で生じた欠陥が前記シリコン基板の表面に移動す
ることを特徴とする半導体素子の製造方法。 - 【請求項18】 前記中温CVD酸化膜の形成は、76
0〜820℃の温度条件下で行われることを特徴とする
請求項17に記載の半導体素子の製造方法。 - 【請求項19】 半導体素子を製造するための方法であ
って、 シリコン基板上にゲート酸化膜を形成する段階と、 前記ゲート酸化膜上にゲート電極を形成する段階と、 前記シリコン基板に低濃度イオンを注入して低濃度イオ
ン注入領域を形成する段階と、 前記低濃度イオン注入領域を形成する段階を経ることに
よって得られた構造物の表面全体にわたって酸化膜を形
成する段階と、 前記酸化膜を非等方性蝕刻することによって、前記シリ
コン基板上に前記酸化膜の一部を残留させ、前記ゲート
電極にはスペーサを形成し、また前記シリコン基板上に
は緩衝酸化膜を形成する段階と、 前記緩衝膜を介して前記シリコン基板内に高濃度イオン
を注入することによって高濃度イオン注入領域を形成す
る段階と、 前記緩衝酸化膜を除去する段階と、 前記緩衝酸化膜を除去する段階を経ることによって得ら
れた構造物の表面全体上に中温CVD酸化膜を前記活性
領域と接するように形成する段階と、 前記中温CVD酸化膜上にイオン注入したSiO2 膜を
形成する段階と、 前記イオン注入したSiO2 膜を平坦化するために熱処
理する段階と、 急速熱処理を行う段階とを有することを特徴とする半導
体素子の製造方法。 - 【請求項20】 前記中温CVD酸化膜の形成は、76
0〜820℃の温度条件下で行われることを特徴とする
請求項19に記載の半導体素子の製造方法。 - 【請求項21】 前記急速熱処理工程を行う際に、前記
イオン注入したSiO2 膜上に酸化膜を形成することを
特徴とする請求項19または20に記載の半導体素子の
製造方法。 - 【請求項22】 半導体素子を製造するための方法であ
って、 表面を持つ半導体基板を設ける段階と、 前記半導体基板の前記表面に酸化膜を形成する段階と、 前記酸化膜を通じて前記半導体基板内に不純物を注入す
ることによって、前記表面の下の第1位置に接合領域を
持つ活性領域を形成し、前記第1位置を、前記不純物の
注入に伴って発生する複数の欠陥を持つとともに前記表
面の下にある第2位置に近接させる段階と、 前記表面で前記酸化膜を除去する段階と、 前記表面の上に中温層間誘電膜を形成する段階とを有
し、さらに、 前記中温層間誘電膜を形成する段階で前記複数の欠陥が
前記第1位置で前記表面上に移動することを特徴とする
半導体素子の製造方法。 - 【請求項23】 前記中温CVD酸化膜の形成は、76
0〜820℃の温度条件下で行われることを特徴とする
半導体素子の製造方法。
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