DE19649701A1 - Verfahren zum Entfernen von Kristallfehlern aufgrund von Ionenimplantation unter Verwendung einer Oxidschicht mittlerer Temperatur - Google Patents

Verfahren zum Entfernen von Kristallfehlern aufgrund von Ionenimplantation unter Verwendung einer Oxidschicht mittlerer Temperatur

Info

Publication number
DE19649701A1
DE19649701A1 DE19649701A DE19649701A DE19649701A1 DE 19649701 A1 DE19649701 A1 DE 19649701A1 DE 19649701 A DE19649701 A DE 19649701A DE 19649701 A DE19649701 A DE 19649701A DE 19649701 A1 DE19649701 A1 DE 19649701A1
Authority
DE
Germany
Prior art keywords
oxide layer
layer
forming
medium temperature
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19649701A
Other languages
English (en)
Other versions
DE19649701B4 (de
Inventor
Kil Ho Lee
Byung Jin Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Conversant IP NB 868 Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019950050433A external-priority patent/KR0170901B1/ko
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE19649701A1 publication Critical patent/DE19649701A1/de
Application granted granted Critical
Publication of DE19649701B4 publication Critical patent/DE19649701B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L29/66575—
    • H01L29/7843—

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen von Halbleitervorrichtungen und insbesondere betrifft sie ein Verfahren zum Minimieren des Leckstroms, der in Source/Drain-Übergängen der Vorrichtungen und tiefliegenden Übergangsberei­ chen erzeugt wird.
Im allgemeinen spielt bei der Entwicklung von integrierten Schaltungen die Übergangstiefe von Source/Drain eine wichtige Rolle bei der Verbesserung elektrischer Eigenschaften der Vor­ richtungen.
Fig. 1 ist eine Querschnittsansicht, die das Verfahren zum Her­ stellen einer Halbleitervorrichtung nach dem Stand der Technik veranschaulicht, wobei ein in einer N-Wanne gebildeter MOS-Transistor gezeigt ist. Wie in Fig. 1 gezeigt ist, werden eine Feldoxidschicht 3, eine Gateoxidschicht 4, eine Gateelektrode 5 und ein Abstandshalter 6 in dieser Reihenfolge auf einer N-Wanne 2 in einem Siliziumsubstrat 1 unter Verwendung des her­ kömmlichen Verfahrens zur Herstellung eines MOSFETs gebildet.
Dabei wird eine Oxidschicht 11, wie z. B. eine thermische Puf­ feroxidschicht, auf den Source/Drain-Bereichen gebildet, um zu verhindern, daß das Siliziumsubstrat 1 durch den Ätzprozeß zum Bilden der Gateelektrode 5 beschädigt wird. Zudem kann die Oxidschicht 11 durch Belassen eines Teils einer isolierenden Schicht auf dem Siliziumsubstrat erzeugt werden, wenn ein ani­ sotroper Ätzprozeß an der isolierenden Schicht für den Ab­ standshalter 6 durchgeführt wird. Dann wird der Abstandshalter 6 an der Seitenwand der Gateelektrode gebildet, und die Oxid­ schicht 11 wird auf der Oberfläche des Siliziumsubstrats 1 ge­ bildet, wodurch verhindert wird, daß das Siliziumsubstrat 1 durch den anisotropen Ätzprozeß beschädigt wird. Wenn weiter der Ionenimplantationsvorgang zum Bilden hochdotierter Bereiche 7 für die Source/Drain durchgeführt wird, dient die Oxidschicht 11 als eine Schutzschicht, die verhindert, daß metallische Ver­ unreinigungen in das Substrat während der nachfolgenden Ionen­ implantation eindringen.
Als nächstes wird eine erste isolierende Schicht 8, wie z. B. eine Tetraethoxysilan-(TEOS)-Schicht, auf dem sich ergebenden Aufbau gebildet. Eine zweite isolierende Schicht 9 mit einer hohen Fluidität, wie eine Borosilikatglasschicht (nachfolgend als eine BPSG-Schicht bezeichnet), auf der ersten isolierenden Schicht 8 gebildet. Schließlich wird ein Ofenausheizverfahren (furnace annealing; FA) bei einer Temperatur von ungefähr 850°C ausgeführt.
Dieses Verfahren weist jedoch eine Schwierigkeit bei der Bil­ dung des sehr flachen p+n-Übergangs auf. Bei der Bildung des flachen p+n-Übergangs sollten BF₂-Ionen in das Siliziumsubstrat bei einer niedrigen Energie implantiert werden. Obwohl die Io­ nenimplantationsvorrichtung, die typischerweise auf dem Gebiet der Herstellung von Halbleitern verwendet wurde, die Ionen mit einer Beschleunigungsenergie von 10 keV implantieren kann, ist es sehr schwierig, diese niedrige Energie in dem tatsächlichen Verfahren aufgrund des sehr niedrigen Ionenstrahlstroms zu ver­ wenden. Zudem wirkt sich in der an die Ionenimplantation nach­ folgenden thermischen Behandlung ein Niedertemperaturprozeß auf den flachen Übergang aus, wobei es jedoch Einschränkungen von dessen Temperatur gibt aufgrund der kritischen Bedingungen für die Planarisierung der BPSG-Schicht. In der thermischen Nieder­ temperaturbehandlung ist es schwierig zu verhindern, daß sich der Schichtwiderstand (Rs) und der Übergangsleckstrom erhöht aufgrund der Verringerung der Dotierstoffaktivierung und der Möglichkeit zur Entfernung von Kristallfehlern (defects).
Da insbesondere das Fluor (F) in den BF₂-Ionen das Silizium­ substrat amorph macht, werden die Kristallfehler, wie Silizium­ zwischengitterdefekte, erzeugt und im unteren Bereich des Über­ gangs von der amorphen Struktur und der kristallinen Struktur des Siliziumsubstrats verteilt. Die Kristallfehler sind nach der thermischen Behandlung an dem Verarmungsbereich lokali­ siert, wodurch der Übergangsleckstrom erhöht wird.
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Ver­ fahren zum Bilden einer Halbleitervorrichtung zu schaffen mit einer verbesserten elektrischen Eigenschaft und Zuverlässigkeit durch Steuerung der Ablagerungstemperatur bei der Bildung einer Oxidschicht auf einem Siliziumsubstrat.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zu schaffen zum Herstellen eines flachen Übergangs, indem verhindert wird, daß Dotierstoffe in das Siliziumsubstrat während des thermischen Behandlungsprozesses diffundieren.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen eines Übergangs mit einem niedrigen Schichtwiderstand zu schaffen.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfah­ ren geschaffen zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Bilden einer Pufferoxidschicht auf ei­ nem Siliziumsubstrat; Implantieren von Fremdionen in das Sili­ ziumsubstrat zur Herstellung aktiver Bereiche; Entfernen der Pufferoxidschicht; und Bilden einer CVD-Oxidschicht mittlerer Temperatur auf der sich ergebenden Struktur derart, daß die CVD-Oxidschicht mittlerer Temperatur in Berührung ist mit den aktiven Bereichen, wobei die durch die Ionenimplantation er­ zeugten Kristallfehler sich zur Oberfläche des Siliziumsubs­ trats bewegen.
Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren geschaffen zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Bilden einer Pufferoxidschicht auf einem Siliziumsubstrat; Implantieren von Fremdionen in das Si­ liziumsubstrat zur Bildung aktiver Bereiche; Entfernen der Puf­ feroxidschicht; Bilden einer CVD-Oxidschicht mittlerer Tempera­ tur auf der sich ergebenden Struktur derart, daß die CVD-Oxid­ schicht mittlerer Temperatur in Berührung ist mit den aktiven Bereichen; Bilden einer ionendotieren SiO₂-Schicht auf der CVD-Schicht mittlerer Temperatur; Durchführen eines thermischen Be­ handlungsverfahrens zur Planarisierung der ionendotierten SiO₂- Schicht; und Durchführen eines schnellen thermischen Ausheiz­ verfahrens.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren geschaffen zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Bilden einer Gateisolationsschicht auf einem Siliziumsubstrat; Bilden einer Gateelektrode auf der Gateisolationsschicht; Bilden von leicht dotierten Bereichen durch Implantierung einer geringen Konzentration von Ionen in das Siliziumsubstrat; Bilden einer isolierenden Schicht auf der sich ergebenden Struktur; Anwenden des anisotropen Ätzprozesses auf die isolierende Schicht unter Belassen eines Teils der iso­ lierenden Schicht auf dem Siliziumsubstrat derart, daß ein iso­ lierender Abstandshalter an der Seitenwand der Gateelektrode gebildet wird und eine Pufferoxidschicht auf der Oberfläche des Siliziumsubstrats gebildet wird; Bilden hochdotierter Bereiche durch Implantierung einer hohen Konzentration von Ionen in das Siliziumsubstrat durch die Pufferoxidschicht hindurch; Entfer­ nen der Pufferoxidschicht; und Bilden einer CVD-Oxidschicht mittlerer Temperatur auf der sich ergebenden Struktur derart, daß die CVD-Oxidschicht mittlerer Temperatur in Berührung steht mit den aktiven Bereichen, wobei die durch die Ionenimplantati­ on erzeugten Kristallfehler zu der Oberfläche des Silizium­ substrats hin entfernt werden.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren geschaffen zum Herstellen einer Halbleiter­ vorrichtung mit den folgenden Schritten: Bilden einer Gateiso­ lationsschicht auf einem Siliziumsubstrat; Bilden einer Ga­ teelektrode auf der Gateisolationsschicht; Bilden von leicht dotierten Bereichen durch Implantierung einer niedrigen Konzen­ tration von Ionen in das Siliziumsubstrat; Bilden einer isolie­ renden Schicht auf der sich ergebenden Struktur; Anwenden eines anisotropen Ätzverfahrens auf die isolierende Schicht unter Be­ lassen eines Teils der isolierenden Schicht auf dem Silizium­ substrat derart, daß ein isolierender Abstandshalter auf der Seitenwand der Gatelektrode gebildet wird und eine Pufferoxid­ schicht auf der Oberfläche des Siliziumsubstrats gebildet wird; Bilden hochdotierter Bereiche durch Implantieren einer hohen Konzentration von Ionen in das Siliziumsubstrat durch die Puf­ feroxidschicht hindurch; Entfernen der Pufferoxidschicht; Bil­ den einer CVD-Oxidschicht mittlerer Temperatur auf der sich er­ gebenden Struktur derart, daß die CVD-Oxidschicht mit mittlerer Temperatur in Berührung ist mit den aktiven Bereichen; Bilden einer ionendotierten SiO₂-Schicht auf der CVD-Oxidschicht mitt­ lerer Temperatur; Durchführen eines thermischen Behandlungsver­ fahrens zum Planarisieren der ionendotierten SiO₂-Schicht; und Durchführen eines schnellen thermischen Ausheizverfahrens.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren geschaffen zum Herstellen einer Halbleiter­ vorrichtung mit den folgenden Schritten: Bereitstellen eines Halbleitersubstrats mit einer Oberfläche; Bilden einer Oxid­ schicht, die über der Oberfläche des Halbleitersubstrats liegt; Einbringen von Fremdstoffen durch Implantation in das Halblei­ tersubstrat durch die Oxidschicht hindurch zur Bildung eines aktiven Bereichs, wobei der aktive Bereich einen Übergangsbe­ reich an einer ersten Stelle unterhalb der Oberfläche aufweist, wobei der Schritt des Einbringens eine Vielzahl von Kristall­ fehlern in dem Halbleitersubstrat an einer zweiten Stelle un­ terhalb der Oberfläche hervorruft, wobei die erste Stelle an die zweite Stelle angrenzt; Entfernen der Oxidschicht von der Oberfläche; und Bilden einer interdielektrischen Schicht mit mittlerer Temperatur auf und in Berührung mit der Oberfläche, worauf der Schritt des Bildens der interdielektrischen Schicht mittlerer Temperatur bewirkt, daß ein wesentlicher Teil der Kristallfehler von der ersten Stelle wegwandert zu der Oberflä­ che hin.
Nachfolgend wird die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele in bezug auf die begleitenden Zeichnungen beispielhaft näher erläutert und beschrieben. In den Zeichnun­ gen zeigen:
Fig. 1 eine Querschnittsansicht, die das Verfahren zur Her­ stellung einer Halbleitervorrichtung nach dem Stand der Technik veranschaulicht;
Fig. 2 eine Querschnittsansicht, die das Verfahren zur Her­ stellung einer Halbleitervorrichtung gemäß der vorlie­ genden Erfindung veranschaulicht;
Fig. 3A eine Auftragung, die die Bortiefenprofile zeigt von Proben wie implantiert und von Proben, auf denen ein TEOS-Oxid und MTO nach dem Entfernen der Pad-(Ab­ schirm)-Oxidschicht abgelagert wurde;
Fig. 3B eine Auftragung, die die Bortiefenprofile zeigt nach dem Ofenausheizen und dem schnellen thermischen Aus­ heizen für verschiedene, die Siliziumoberfläche über­ ziehende Oxidschichten; und
Fig. 4 eine Auftragung der Veränderung des Übergangsleck­ stroms gegenüber der Sperrspannung gemäß dem Stand der Technik und nach der vorliegenden Erfindung.
Nachfolgend wird eine Ausführungsform der Erfindung in bezug auf Fig. 2 beschrieben.
Fig. 2 ist eine Querschnittsansicht, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegen­ den Erfindung veranschaulicht. Zuerst werden eine N-Wanne 22, eine Feldoxidschicht 23, eine Gateoxidschicht 24, eine Ga­ teelektrode 25 und ein isolierender Abstandshalter 26 in die­ ser Reihenfolge auf einem Siliziumsubstrat 21 gebildet unter Verwendung herkömmlicher Verfahren. Der Abstandshalter 26 wird verwendet zum Bilden der leicht dotierten Drain (LDD)-Struktur, was dem Fachmann wohlbekannt ist. Dabei wird eine thermische Oxidschicht (nicht gezeigt), wie die in Fig. 1 ge­ zeigte Pufferoxidschicht auf dem Siliziumsubstrat 21 mit ei­ ner Dicke von ungefähr 2-15 Nanometer (20-150 Å) für den gleichen wie oben beschriebenen Zweck gebildet. Dann werden BF₂-Ionen in das Siliziumsubstrat 21 durch die thermische Oxidschicht implantiert zur Bildung der hochdotierten Berei­ che für die Source/Drain.
Nach der Ionenimplantierung wird die thermische Oxidschicht mit einer HF-Lösung geätzt und die Source/Drain-Bereiche wer­ den freigelegt. Nachfolgend wird eine CVD-Oxidschicht 28 mittlerer Temperatur auf der sich ergebenden Struktur bei ei­ ner Temperatur von 760-820°C mit einer Dicke von ungefähr 30-80 Nanometer (300-800 Å) und bei einer Flußrate von 1 : 50 bis 1 : 100 für SiH₄ zu N₂O derart gebildet, daß sie in Berührung ist mit den freiliegenden Source/Drain-Bereichen. In der be­ vorzugten Ausführungsform weist die CVD-Oxidschicht 28 mitt­ lerer Temperatur eine Dicke von ungefähr 50 Nanometer (500 Å) bei einer Temperatur von ungefähr 780°C auf.
Andererseits sind im Falle der Verwendung von LPCVD-(chemi­ sche Gasphasenablagerung bei Niederdruck)-TEOS als eine erste isolierende Zwischenschicht, wie in Fig. 1 dargelegt wurde, die ausgedehnten Kristallfehler (extended defects) an dem un­ teren Bereich der Übergangsschicht von der amorphen Struktur und der kristallinen Struktur erzeugt worden, und die Kri­ stallfehler, die nicht teilnehmen an den ausgedehnten Kri­ stallfehlern, existieren unterhalb der Übergangsschicht. Da das Siliziumsubstrat einer Druckspannung unterworfen ist auf­ grund der LPCVD-TEOS-Schicht mit einer Zugspannung von 2 × 10⁸ Dyne/cm² und da die Kristallfehler nicht zu der Oberflä­ che des Siliziumsubstrats bei einem Niedertemperaturprozeß von 710°C bewegt werden können, existieren die Kristallfehler an dem unteren Bereich der Übergangsschicht von der amorphen Struktur zu der kristallinen Struktur.
Nach der vorliegenden Erfindung jedoch werden, während die CVD-Schicht 28 mittlerer Temperatur als eine erste isolieren­ de Zwischenschicht abgelagert wird, die Punktdefekte (Zwischengitterdefekte), die durch die Ionenimplantation er­ zeugt werden, zu der Oberfläche des Siliziumsubstrats 21 be­ wegt. Die CVD-Oxidschicht 28 mittlerer Temperatur (MTO) 28 mit einer Druckspannung von 1,53 × 10⁹ Dyne/cm² verursacht, daß die Oberfläche des Siliziumsubstrats 21 einer Zugspannung unterworfen ist, und ihre Ablagerung wird bei einer Tempera­ tur von ungefähr 780°C ausgeführt, so daß die Ausdiffusion, die die Bewegung der Kristallfehler zu der Oberfläche verur­ sacht, erzeugt wird. Als Folge davon verringert sich die Kon­ zentration der Kristallfehler im Inneren des Siliziumsub­ strats 21 und die auf eine kleine Größe ausgedehnten Kri­ stallfehler befinden sich an der Oberfläche des Silizium­ substrats 21. Die ausgedehnten Kristallfehler können auf na­ türliche Weise von der Oberfläche des Siliziumsubstrats 21 entfernt werden durch Durchführen des schnellen thermischen Ausheizens.
Obwohl nach der vorliegenden Erfindung sich die ausgedehnten Kristallfehler zu der Oberfläche des Siliziumsubstrats bewe­ gen, erhöht sich dessen Schichtwiderstand nicht, da eine gro­ ße Zahl der ausgedehnten Kristallfehler, die die Borionen im inneren des Siliziumsubstrats eingefangen haben, sich be­ trächtlich verringern.
Fig. 3A ist eine Auftragung, die die Bortiefenprofile zeigt von Proben so wie implantiert und von mit TEOS-Oxid und MTO nach Ablösen der Pad-(Abschirm)-Oxidschicht beschichteten Proben, wobei gezeigt ist, daß die Übergangstiefe nach der vorliegenden Erfindung geringer ist als die nach dem Stand der Technik unter Verwendung der TEOS-Schicht.
Eine weitere Ausführungsform der vorliegenden Erfindung wird nachfolgend beschrieben.
In dem Fall, daß eine isolierende Schicht zur Planarisierung auf der CVD-Oxidschicht 28 mittlerer Temperatur gebildet wird, wird eine thermische Hochtemperaturbehandlung benötigt zum Verbessern der Planarisierung der isolierenden Schicht. Typischerweise ist die isolierende Schicht zur Planarisierung aus einer BPSG- oder einer PSG-(Phosphorsilikatglas)Schicht hergestellt. Das heißt, nach Bildung der CVD-Oxidschicht 28 mittlerer Temperatur wird eine BPSG-Schicht 29 auf der sich ergebenden Struktur bei einer Temperatur von ungefähr 850°C gebildet und wird dann zur Planarisierung thermisch behan­ delt.
Zur Entfernung der Defekte auf der Siliziumoberfläche muß ei­ ne zusätzliche thermische Behandlung durchgeführt werden, un­ abhängig von der thermischen Behandlung zur Planarisierung der PBSG-Schicht. Dementsprechend sieht eine weitere Ausfüh­ rungsform der vorliegenden Erfindung das geeignete thermische Behandlungsverfahren vor.
Obwohl das Hochtemperaturverfahren notwendig ist zum Bewegen der Defekte zu der Siliziumoberfläche bei dem Schritt der thermischen Behandlung der PBSG-Schicht 29, muß die Tempera­ tur überwacht werden, um nicht die Übergangstiefe zu erhöhen. Insbesondere besitzt die thermische Hochtemperaturbehandlung ein Problem darin, daß die Qualität der BPSG-Schicht 29 sich verschlechtern kann, und es ist möglich, große ausgedehnte Kristallfehler zu wachsen aus den implantationsinduzierten Punktdefekten im Innern des Siliziumsubstrats 21, abhängig von der Reihenfolge der thermischen Hochtemperaturbehandlung. Weiter können Implantationen hoher Konzentration, denen eine Ausheizung (anneal) bei hoher Temperatur folgt, zu einer ho­ hen Dichte von Stapelfehlern führen.
Als Folge davon muß die kritische Temperatur zur Planarisie­ rung der PBSG-Schicht 29 auf eine bestimmte Temperatur be­ schränkt werden, die zur Bildung des flachen Übergangs geeig­ net ist, ohne die Bildung von ausgedehnten Kristallfehler im Inneren des Siliziumsubstrats.
In der bevorzugten Ausführungsform kann das schnelle thermi­ sche Ausheizverfahren (nachfolgend als ein RTA-Verfahren be­ zeichnet) verwendet werden. Zum Ausführen des RTA-Verfahrens muß eine Niedertemperaturoxidschicht 30 auf der PBSG-Schicht 29 gebildet werden, die verhindert, daß Borionen darin über die Bearbeitungskammer, in der das RTA-Verfahren durchgeführt wird, diffundieren. Dementsprechend wird nach Bildung der Oxidschicht 30 mit einer Dicke von ungefähr 10-50 Nanometer (100-500 Å) unter Verwendung des PECVD (plasmaverstärkte che­ mische Gasphasenablagerung) -Verfahrens das RTA-Verfahren durchgeführt für 2-10 Sekunden bei einer Temperatur von 950-1050°C in einer Stickstoffatmosphäre.
Die Fig. 3B ist eine Auftragung, die die Bortiefenprofile zeigt nach dem Ofenausheizen und dem RTA-Verfahren für ver­ schiedene, die Siliziumoberfläche abdeckende Oxidschichten. Wie in Fig. 3B gezeigt ist, wurde die herkömmliche thermische Behandlung zur Planarisierung der BPSG-Schicht 29 ausgeführt und dann wurde das RTA-Verfahren für 10 Sekunden bei einer Temperatur von 1000°C durchgeführt. Trotzdem ist die Über­ gangstiefe nach der vorliegende Erfindung weniger flach als diejenige nach dem Stand der Technik.
Die Tabelle zeigt, daß das RTA-Verfahren eine Auswirkung auf die Verringerung des Schichtwiderstands besitzt.
Fig. 4 ist eine Auftragung der Veränderung des Übergangleck­ stroms gegenüber der Sperrspannung gemäß dem Stand der Tech­ nik und der vorliegenden Erfindung, wobei eine beträchtliche Verringerung des Übergangleckstroms gezeigt ist.
Wie man aus der obigen Beschreibung sieht, schafft die vor­ liegende Erfindung eine Vorrichtung mit einem flachen Über­ gang unter Verwendung einer CVD-Oxidschicht mittlerer Tempe­ ratur und dem Ofenausheizverfahren. Zudem entfernt die vor­ liegende Erfindung auf effektive Weise die von der Implanta­ tion herrührenden Kristallfehler, wobei die elektrische Akti­ vierung beträchtlich verbessert wird, was zur Fähigkeit der Erzeugung von Strömen in der Vorrichtung beiträgt.
Es sei betont, daß die vorliegende Erfindung nicht auf die hier als beste Art und Weise zur Ausführung der vorliegenden Erfindung angesehene Ausführungsform beschränkt ist. Die vor­ liegende Erfindung ist auch nicht auf die in dieser Beschrei­ bung beschriebenen bestimmten Ausführungsformen mit Ausnahme ihrer Definition in den beiliegenden Ansprüchen beschränkt.

Claims (23)

1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten:
Bilden einer Pufferoxidschicht auf einem Siliziumsubstrat;
Implantieren von Fremdionen in das Siliziumsubstrat zur Her­ stellung aktiver Bereiche;
Entfernen der Pufferoxidschicht; und
Bilden einer CVD-Oxidschicht mittlerer Temperatur auf der sich ergebenden Struktur derart, daß die CVD-Oxidschicht mittlerer Temperatur in Berührung ist mit den aktiven Berei­ chen,
wobei die durch die Ionenimplantation erzeugten Kristallfeh­ ler sich zur Oberfläche des Siliziumsubstrats bewegen.
2. Das Verfahren gemäß Anspruch 1, wobei die CVD-Oxidschicht mittlerer Temperatur bei einer Temperatur von ungefähr 760-820°C gebildet wird.
3. Das Verfahren gemäß Anspruch 1, wobei die CVD-Oxidschicht mittlerer Temperatur mit einer Dicke von ungefähr 30-80 Nano­ meter (300-800 Å) gebildet wird.
4. Das Verfahren gemäß Anspruch 1, wobei die CVD-Oxidschicht mittlerer Temperatur bei einer Flußrate von ungefähr 1 : 50 bis 1 : 100 für SiH₄ zu N₂O gebildet wird.
5. Das Verfahren gemäß Anspruch 1, wobei die Pufferoxid­ schicht eine native Oxidschicht, eine absichtlich gewachsene Oxidschicht oder eine Restoxidschicht ist.
6. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten:
Bilden einer Pufferoxidschicht auf einem Siliziumsubstrat;
Implantieren von Fremdionen in das Siliziumsubstrat zur Bil­ dung aktiver Bereiche;
Entfernen der Pufferoxidschicht;
Bilden einer CVD-Oxidschicht mittlerer Temperatur auf der sich ergebenden Struktur derart, daß die CVD-Oxidschicht mittlerer Temperatur in Berührung ist mit den aktiven Berei­ chen;
Bilden einer ionendotieren SiO₂-Schicht auf der CVD-Schicht mittlerer Temperatur;
Durchführen eines thermischen Behandlungsverfahrens zur Planarisierung der ionendotierten SiO₂-Schicht; und
Durchführen eines schnellen thermischen Ausheizverfahrens.
7. Das Verfahren gemäß Anspruch 6, wobei der Schritt des Durchführens des schnellen thermischen Ausheizungsverfahrens weiter den Schritt des Bildens einer Oxidschicht auf der io­ nendotierten SiO₂-Schicht umfaßt.
8. Das Verfahren gemäß Anspruch 6, wobei die CVD-Oxidschicht mittlerer Temperatur bei einer Temperatur von ungefähr 760-820°C gebildet wird.
9. Das Verfahren gemäß Anspruch 6, wobei die CVD-Oxidschicht mittlerer Temperatur mit einer Dicke von ungefähr 30-80 Nano­ meter (300-800 Å) gebildet wird.
10. Das Verfahren gemäß Anspruch 6, wobei die CVD-Oxidschicht mittlerer Temperatur bei einer Flußrate von ungefähr 1 : 50 bis 1 : 100 für SiH₄ zu N₂O gebildet wird.
11. Das Verfahren gemäß Anspruch 6, wobei die Pufferoxid­ schicht eine native Oxidschicht, eine absichtlich thermisch gewachsene Oxidschicht oder eine Restoxidschicht ist.
12. Das Verfahren gemäß Anspruch 6, wobei das schnelle ther­ mische Ausheizverfahren für ungefähr 2-10 Sekunden durchge­ führt wird.
13. Das Verfahren gemäß Anspruch 12, wobei das schnelle ther­ mische Ausheizverfahren in einer Stickstoffatmosphäre durch­ geführt wird.
14. Das Verfahren gemäß Anspruch 6, wobei die ionendotierte SiO₂-Schicht eine BPSG-Schicht ist.
15. Das Verfahren gemäß Anspruch 6, wobei die ionendotierte SiO₂-Schicht eine PSG-Schicht ist.
16. Das Verfahren gemäß Anspruch 7, wobei die Oxidschicht als eine Deckschicht mit einer Dicke von ungefähr 10-50 Nanometer (100-500 Å) gebildet wird.
17. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten:
Bilden einer Gateisolationsschicht auf einem Siliziumsub­ strat;
Bilden einer Gateelektrode auf der Gateisolationsschicht;
Bilden von leicht dotierten Bereichen durch Implantierung ei­ ner geringen Konzentration von Ionen in das Siliziumsubstrat;
Bilden einer isolierenden Schicht auf der sich ergebenden Struktur;
Anwenden des anisotropen Ätzprozesses auf die isolierende Schicht unter Belassen eines Teils der isolierenden Schicht auf dem Siliziumsubstrat derart, daß ein isolierender Ab­ standshalter an der Seitenwand der Gateelektrode gebildet wird und eine Pufferoxidschicht auf der Oberfläche des Sili­ ziumsubstrats gebildet wird;
Bilden hochdotierter Bereiche durch Implantierung einer hohen Konzentration von Ionen in das Siliziumsubstrat durch die Pufferoxidschicht hindurch;
Entfernen der Pufferoxidschicht; und
Bilden einer CVD-Oxidschicht mittlerer Temperatur auf der sich ergebenden Struktur derart, daß die CVD-Oxidschicht mittlerer Temperatur in Berührung steht mit den aktiven Be­ reichen,
wobei die durch die Ionenimplantation erzeugten Kristallfeh­ ler zu der Oberfläche des Siliziumsubstrats hin entfernt wer­ den.
18. Das Verfahren gemäß Anspruch 17, wobei die CVD-Oxid­ schicht mittlerer Temperatur bei einer Temperatur von unge­ fähr 760-820°C gebildet wird.
19. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten:
Bilden einer Gateisolationsschicht auf einem Siliziumsub­ strat;
Bilden einer Gateelektrode auf der Gateisolationsschicht;
Bilden von leicht dotierten Bereichen durch Implantierung ei­ ner niedrigen Konzentration von Ionen in das Siliziumsub­ strat;
Bilden einer isolierenden Schicht auf der sich ergebenden Struktur;
Anwenden eines anisotropen Ätzverfahrens auf die isolierende Schicht unter Belassen eines Teils der isolierenden Schicht auf dem Siliziumsubstrat derart, daß ein isolierender Ab­ standshalter auf der Seitenwand der Gatelektrode gebildet wird und eine Pufferoxidschicht auf der Oberfläche des Sili­ ziumsubstrats gebildet wird;
Bilden hochdotierter Bereiche durch Implantieren einer hohen Konzentration von Ionen in das Siliziumsubstrat durch die Pufferoxidschicht hindurch;
Entfernen der Pufferoxidschicht;
Bilden einer CVD-Oxidschicht mittlerer Temperatur auf der sich ergebenden Struktur derart, daß die CVD-Oxidschicht mit mittlerer Temperatur in Berührung ist mit den aktiven Berei­ chen;
Bilden einer ionendotierten SiO₂-Schicht auf der CVD-Oxid­ schicht mittlerer Temperatur;
Durchführen eines thermischen Behandlungsverfahrens zum Planarisieren der ionendotierten SiO₂-Schicht; und
Durchführen eines schnellen thermischen Ausheizverfahrens.
20. Das Verfahren gemäß Anspruch 19, wobei die CVD-Oxid­ schicht mittlerer Temperatur bei einer Temperatur von unge­ fähr 760-820°C gebildet wird.
21. Das Verfahren gemäß Anspruch 19, wobei der Schritt des Durchführens des schnellen thermischen Ausheizverfahrens wei­ ter den Schritt des Bildens einer Oxidschicht auf der ionen­ dotierten SiO₂-Schicht umfaßt.
22. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten:
Bereitstellen eines Halbleitersubstrats mit einer Oberfläche;
Bilden einer Oxidschicht, die über der Oberfläche des Halb­ leitersubstrats liegt;
Einbringen von Fremdstoffen durch Implantation in das Halb­ leitersubstrat durch die Oxidschicht hindurch zur Bildung ei­ nes aktiven Bereichs, wobei der aktive Bereich einen Über­ gangsbereich an einer ersten Stelle unterhalb der Oberfläche aufweist, wobei der Schritt des Einbringens eine Vielzahl von Kristallfehlern in dem Halbleitersubstrat an einer zweiten Stelle unterhalb der Oberfläche hervorruft, wobei die erste Stelle an die zweite Stelle angrenzt;
Entfernen der Oxidschicht von der Oberfläche; und
Bilden einer interdielektrischen Schicht mit mittlerer Tempe­ ratur auf und in Berührung mit der Oberfläche, worauf der Schritt des Bildens der interdielektrischen Schicht mittlerer Temperatur bewirkt, daß ein wesentlicher Teil der Kristall­ fehler von der ersten Stelle wegwandert zu der Oberfläche hin.
23. Das Verfahren gemäß Anspruch 22, wobei die interdielek­ trische Schicht mittlerer Temperatur bei einer Temperatur von ungefähr 760-820°C gebildet wird.
DE19649701A 1995-11-30 1996-11-29 Verfahren zum Entfernen von Kristallfehlern aufgrund von Ionenimplantation unter Verwendung einer Oxidschicht mittlerer Temperatur Expired - Lifetime DE19649701B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR95-50433 1995-11-30
KR95-45482 1995-11-30
KR19950045482 1995-11-30
KR1019950050433A KR0170901B1 (ko) 1995-12-15 1995-12-15 반도체 소자의 초저접합 형성방법

Publications (2)

Publication Number Publication Date
DE19649701A1 true DE19649701A1 (de) 1997-06-12
DE19649701B4 DE19649701B4 (de) 2006-01-12

Family

ID=26631444

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19649701A Expired - Lifetime DE19649701B4 (de) 1995-11-30 1996-11-29 Verfahren zum Entfernen von Kristallfehlern aufgrund von Ionenimplantation unter Verwendung einer Oxidschicht mittlerer Temperatur

Country Status (6)

Country Link
US (1) US5846887A (de)
JP (1) JP3249753B2 (de)
CN (1) CN1103494C (de)
DE (1) DE19649701B4 (de)
GB (1) GB2307790B (de)
TW (1) TW358229B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020083795A (ko) * 2001-04-30 2002-11-04 삼성전자 주식회사 자기정렬 실리사이드 기술을 사용하는 모스 트랜지스터의제조방법
TWI242815B (en) * 2001-12-13 2005-11-01 Ushio Electric Inc Method for thermal processing semiconductor wafer
KR100596775B1 (ko) * 2003-10-31 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102756359B (zh) * 2011-04-26 2017-06-23 博世电动工具（中国）有限公司 便携式切割工具
CN104332407B (zh) * 2014-08-27 2020-03-31 上海华力微电子有限公司 用于镍硅合金化工艺的阻挡层的制备方法
CN106435721A (zh) * 2016-09-22 2017-02-22 东莞市联洲知识产权运营管理有限公司 一种GaAs/Si外延材料制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0387372A (ja) * 1988-07-22 1991-04-12 Canon Inc 堆積膜形成方法
US5217912A (en) * 1990-07-03 1993-06-08 Sharp Kabushiki Kaisha Method for manufacturing a semiconductor device
JP2771066B2 (ja) * 1992-02-03 1998-07-02 シャープ株式会社 半導体装置の製造方法
US5418173A (en) * 1992-11-24 1995-05-23 At&T Corp. Method of reducing ionic contamination in integrated circuit fabrication

Also Published As

Publication number Publication date
GB9624883D0 (en) 1997-01-15
JP3249753B2 (ja) 2002-01-21
JPH09171970A (ja) 1997-06-30
US5846887A (en) 1998-12-08
CN1165399A (zh) 1997-11-19
TW358229B (en) 1999-05-11
GB2307790A (en) 1997-06-04
DE19649701B4 (de) 2006-01-12
GB2307790B (en) 2000-07-05
CN1103494C (zh) 2003-03-19

Similar Documents

Publication Publication Date Title
DE10214066B4 (de) Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
DE69422265T2 (de) Verfahren zur Herstellung einer strahlungsgeschützten Silizium-auf-Isolator Halbleiteranordnung
DE3888883T2 (de) Verfahren zur Herstellung einer vergrabenen isolierenden Schicht in einem Halbleitersubstrat durch Ionenimplantation und Halbleiterstruktur mit einer solchen Schicht.
DE3019850C2 (de)
DE4212503C2 (de) Verfahren zur Herstellung eines Feldisolatorbereichs in einer Halbleitervorrichtung
DE69217682T2 (de) Verfahren zur Herstellung von Halbleiteranordnungen und integrierten Schaltkreisen mit Verwendung von Seitenwand-Abstandsstücken
DE69425527T2 (de) Oxidation von Silizium-Nitrid in der Herstellung von Halbleitenden Anordnungen
DE3618000A1 (de) Verfahren zur herstellung von transistoren auf einem siliziumsubstrat
DE3129558C2 (de)
DE19646927A1 (de) Verfahren zum Herstellen eines flachen Übergangs einer Halbleitervorrichtung
DE2808257A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3150222A1 (de) "verfahren zum herstellen einer halbleitervorrichtung"
DE19749345A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE69327145T2 (de) Herstellungsverfahren für ein CMOS-Bauteil
DE19722112B4 (de) Verfahren zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement
DE3588129T2 (de) Verbesserungen von Verfahren zum Herstellen von Chips mit einer integrierten Schaltung und auf diese Art hergestellte Chips
DE3026682A1 (de) Verfahren zum herstellen eines mos-transistors
DE3788120T2 (de) Verfahren zur herstellung gestapelter mos-strukturen.
DE69318202T2 (de) Festkörperbildaufnahme-Vorrichtung und Herstellungsverfahren
DE69131376T2 (de) Verfahren zur Herstellung von doppelt-diffundierten integrierten MOSFET-Zellen
DE3525550C2 (de) Verfahren zur Herstellung von Feldeffekttransistoren mit isoliertem Gate und hoher Ansprechgeschwindigkeit in integrierten Schaltungen hoher Dichte
DE4320062C2 (de) Verfahren zum Isolieren einzelner Elemente in einem Halbleiterchip
EP0855088B1 (de) Verfahren zum erzeugen einer grabenisolation in einem substrat
DE19649701A1 (de) Verfahren zum Entfernen von Kristallfehlern aufgrund von Ionenimplantation unter Verwendung einer Oxidschicht mittlerer Temperatur
DE19608504A1 (de) Isolierschicht-Feldeffekttransistor und Herstellungsverfahren dafür

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER,

R081 Change of applicant/patentee

Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA

Free format text: FORMER OWNER: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD., ICHON, KYONGGI, KR

Effective date: 20111122

Owner name: 658868 N.B. INC., CA

Free format text: FORMER OWNER: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD., ICHON, KR

Effective date: 20111122

R082 Change of representative

Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE

Effective date: 20111122

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

Effective date: 20111122

Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE

Effective date: 20111122

Representative=s name: ISARPATENT, DE

Effective date: 20111122

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20111122

R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

R081 Change of applicant/patentee

Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA

Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHON-SHI, KYOUNGKI-DO, KR

Effective date: 20120821

Owner name: 658868 N.B. INC., CA

Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHON-SHI, KR

Effective date: 20120821

R082 Change of representative

Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE

Effective date: 20120821

Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE

Effective date: 20120907

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

Effective date: 20120821

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

Effective date: 20120907

Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE

Effective date: 20120821

Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE

Effective date: 20120907

Representative=s name: ISARPATENT, DE

Effective date: 20120907

Representative=s name: ISARPATENT, DE

Effective date: 20120821

R082 Change of representative

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

R081 Change of applicant/patentee

Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA

Free format text: FORMER OWNER: 658868 N.B. INC., SAINT JOHN, NEW BRUNSWICK, CA

Effective date: 20140925

R082 Change of representative

Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE

Effective date: 20140925

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

Effective date: 20140925

R071 Expiry of right