CN101150071A - 半导体器件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 39
- 230000003647 oxidation Effects 0.000 claims description 26
- 238000007254 oxidation reaction Methods 0.000 claims description 26
- 108091092195 Intron Proteins 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- 230000006835 compression Effects 0.000 claims description 7
- 238000007906 compression Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 6
- 239000011259 mixed solution Substances 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 4
- 239000007853 buffer solution Substances 0.000 claims description 3
- 238000010276 construction Methods 0.000 claims 2
- 229910017052 cobalt Inorganic materials 0.000 claims 1
- 239000010941 cobalt Substances 0.000 claims 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 15
- 239000002019 doping agent Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 238000001803 electron scattering Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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Abstract
一种半导体器件的制造方法包括以下各步骤中的至少一项：在半导体衬底上和/或上方形成晶体管；在所述晶体管的栅极和源极/漏极区上和/或上方形成硅化物；从所述晶体管的间隔子上去除最上面的氧化物膜；以及在包括栅极的衬底的整个表面上和/或上方形成接触停止层。
Description
本申请要求享有2006年9月22日提出的申请号为No.10-2006-0092096的韩国专利申请的优先权，在此结合其全部内容作为参考。
技术领域
本发明涉及一种半导体器件，更确切地说，涉及一种半导体器件的制造方法。
背景技术
半导体技术的各个方面已经集中在提高半导体器件的集成度上(如，获得更小规模的器件)。在使半导体器件规模缩小的发展中，减小沟道长度是一种十分重要的方式。减小沟道长度会引起一些不良后果，例如短沟道效应。
为了克服或以其它方式抑制短沟道效应，可以选用水平缩小或垂直缩小。水平缩小特别应用于栅极宽度方面，垂直缩小特别应用于栅绝缘厚度方面以及源极/漏极结深度方面。通过水平缩小和垂直缩小，施加的电压降低，而且半导体衬底的掺杂密度得到提高。尤其是沟道区的掺杂分布(doping profile)得到了有效控制。
尽管半导体器件尺寸上的缩小是可以执行的，但用于运行电子器件所需必要能量较高。例如，从NMOS晶体管的源极注入的电子在漏极的电势梯度区域显著地加速，因此，NMOS晶体管变得易受热载流子形成的影响。所以，为了克服热载流子的形成可选用轻掺杂漏极(LDD)结构。
如图1所示，在具有LDD结构的晶体管中，低浓度n型区104置于沟道102以及高浓度n+型源极/漏极106之间。在漏极结附近，低浓度n型区104使较高的漏电压降低以防止快速电势梯度，从而抑制热载流子的形成。
为了在半导体器件中达到高集成度，已提出了很多用于制造具有LDD结构的MOSFET的技术。一种用于在栅极103的侧壁上形成间隔子105的LDD的制造方法就是这样的一种方法。当应用这种方法时(males)，就可以达到沟道长度上的缩小，它的缺点是其引起了电荷迁移率的降低。这种电荷迁移率的降低将引起驱动电流的降低，这将反过来影响半导体器件的工作性能。
发明内容
本发明的各实施方式涉及一种可以提高加在晶体管的沟道的应力以提高电荷迁移率的半导体器件的制造方法。
根据本发明的各项实施方式，一种半导体器件的制造方法包括下述各步骤中的至少一项。在半导体衬底上和/或上方形成晶体管。在晶体管的栅极以及源极/漏极区上和/或上方形成硅化物。从晶体管的间隔子上去除最上面的氧化物膜。在包括栅极的衬底的整个表面上和/或上方形成接触停止层。
根据本发明的各实施方式，晶体管的形成将包括下述各步骤的至少一项。在半导体衬底上和/或上方形成栅绝缘膜。在栅绝缘膜上和/或上方形成栅极。在栅极两侧的有源区的整个表面上和/或上方形成轻掺杂漏极(LDD)区。在栅极的两侧壁上形成具有氧化物-氮化物-氧化物(ONO)结构的间隔子。在包括间隔子的栅极的两侧的衬底表面上和/或上方形成源极/漏极区。
根据本发明的各实施方式，所述形成间隔子的步骤包括以下各步骤中的至少一项。在包括栅极的衬底的整个表面上和/或上方顺续层叠氧化物膜，氮化物膜以及氧化物膜。执行反应离子蚀刻工艺，从而ONO结构就留在栅极的两侧壁上。
根据本发明的各实施方式，ONO结构包括：从衬底的较低表面顺续层叠厚度范围为大约150至200埃的氧化物膜，厚度范围为大约150至200埃的氮化物膜，以及厚度范围为大约300到500埃的氧化物膜。
优选地，应用湿刻工艺去除最上面的氧化物膜，湿刻工艺可以选用NH4F和HF的混合溶液以及HF缓冲液(BHF)中的任意一种执行30到60秒。NH4F和HF的混合溶液的混合比例为30∶6。
优选地，应用等离子体增强化学气相沉积(PECVD)法形成接触停止层。这里，PECVD法可在偏置功率设置为10至20W，SiH4与NH3的比例设置为3∶1至5∶1之间的条件下，在300至500℃的温度上执行30至60秒。更详细地说，当在半导体衬底上形成NMOS晶体管时，用于PEVCD法的偏置功率将设置为10至12W，SiH4与NH3的比例将设置为5∶1，这样，接触停止层将具有张应力特性。作为另一种选择，当在半导体衬底上形成PMOS晶体管时，用于PECVD法的偏置功率将设置为18至20W，SiH4与NH3的比例将设置为3∶1，这样，接触停止层将具有压缩应力特性。
优选地，接触停止层的厚度为300至500埃。
优选地，接触停止层由氮化物膜形成。
附图说明
图1示出了一种制造半导体器件的方法；以及
图2A至2E示出了一种根据本发明的各实施方式制造半导体器件的方法。
具体实施方式
如图2A所示，器件隔离膜201形成于半导体衬底200的场区中，以在半导体衬底200中定义有源区。可应用隔离工艺，例如浅沟道隔离(STI)，形成器件隔离膜201。半导体衬底200可以是一种传导n型单晶硅衬底或一种传导p型单晶硅衬底。
如图2B所示，在器件隔离膜201形成之后，形成晶体管，其包括：栅绝缘膜202；栅极203；轻掺杂漏极(LDD)区204；包括第一氧化物膜205，氮化物膜206以及第二氧化物膜207的间隔子208；以及源极/漏极区209。
可应用热氧化工艺将栅绝缘膜202沉积于半导体衬底200的有源区上和/或上方。在栅绝缘膜202上层叠用于栅极203的导电层。在导电层上和/或上方将要形成栅极203的区域中形成相应于栅极203的图案的用于蚀刻掩模的光刻胶图案。可应用光刻工艺形成光刻胶图案。之后，蚀刻导电层以及栅绝缘膜202，直到暴露出半导体衬底200的有源区，届时，同时留下导电层和栅绝缘层202。从而，可在有源区的一部分上和/或上方形成栅极203的图案以及栅极绝缘膜202的图案。
之后，可应用低浓度掺杂剂离子注入工艺在衬底200的整个表面形成LDD区204。如果掺杂剂离子为n型，可以在下述条件下应用砷(AS)离子：能量为大约1至3KeV之间，剂量为大约5E14至5E15离子/平方厘米(ions/cm2)之间。如果掺杂剂离子为p型，可在下述条件下应用BF2离子：能量为大约1至3KeV之间，剂量为大约1E14至E15离子/平方厘米(ions/cm2)之间。将掺杂剂离子注入半导体衬底200暴露出的有源区中，以形成低浓度掺杂剂离子注入区。通过后续的退火工艺，低浓度掺杂剂离子注入区变成LDD区204。也就是说，可在位于栅极203的两个侧壁的有源区的表面形成LDD区204。
随后，应用低压化学气相沉积(LPCVD)法沉积绝缘膜。这时，绝缘膜可由具有氧化物-氮化物-氧化物(ONO)结构的三层层叠膜组成，该ONO结构包括第一氧化物膜205，氮化物膜206以及第二氧化物膜207。第一氧化物膜205的厚度可为大约150至200埃之间。氮化物膜206的厚度可为大约150至200埃之间。第二氧化物膜207的厚度可为大约300至500埃之间。第一氧化物膜205以及第二氧化物膜207可由正硅酸四乙酯(TEOS)组成。
如图2B所示，一旦ONO绝缘膜形成，可以应用例如反应离子蚀刻(RIE)技术的具有各向异性蚀刻特性的干刻工艺蚀刻该ONO绝缘膜。通过该蚀刻形成具有留在栅极203的侧壁上的ONO绝缘膜结构的间隔子208。
应用高浓度掺杂剂离子注入工艺，在包括间隔子208的栅极203的两侧的衬底200的表面中形成源极/漏极区209。如果应用n型掺杂剂离子，在衬底200的整个表面注入磷P+离子，其能量范围在大约4至6KeV，并剂量为4E14至5E15ions/cm2。如果应用p型掺杂剂离子，在衬底200的整个表面注入硼B+离子，其能量范围在大约2至4KeV，并剂量为1E15至5E15ions/cm2。在上述情况下形成源极/漏极区209。
在晶体管形成之后，在包括晶体管的源极/漏极区209以及栅极203的衬底200的整个表面上和/或上方形成硅化物层。为了形成硅化物层，在衬底200上和/或上方顺序层叠Co层，Ti层以及TiN层。Co层的厚度范围为大约120至150埃。Ti层的厚度范围为大约190至210埃。TiN层的厚度范围为大约210至230埃。Ti层可作为Co和Si之间反应期间的防氧的保护膜。Ti层也可以控制Co和Si之间的反应。形成Ti层以及TiN层的工艺可在同一沉积腔室连续执行或是在不同沉积腔室分别执行。
硅化物层形成以后，在形成后的产物上执行第一快速热处理工艺(RTP)。在源极/漏极区209和栅极203的表面上和/或上方选择性地形成CoSi层。第一RTP将在温度范围大约450至500℃之间执行50至60秒。紧接着，在第一RTP完成之后，顺序去除未进行反应的Co层，Ti层以及TiN层。这时，可应用预定的湿刻工艺去除未进行反应的Co层和Ti层。
如图2C所示，然后对上述工艺的产物执行第二RTP。在源极/漏极区209以及栅极203的表面上和/或上方选择形成硅化钴层210。这时，第二RTP将在温度范围大约800至850℃之间执行10至40秒。
如图2D所示，从具有ONO结构的间隔子208上去除最上面的第二氧化物膜207。这时，应用NH4F和HF的混合溶液以及HF缓冲液中的任意一种执行湿刻工艺30至60秒，从而去除第二氧化物膜207。
当执行去除ONO结构的第二氧化物膜的工艺时，在接近位于衬底200的较低侧的沟道区形成接触停止层211。因此，沟道区引入更大应力(stress)。
如图2E所示，应用氮化物膜(SiN)在包括栅极203的衬底200的整个表面上和/或上方形成接触停止层211。应用等离子增强化学气相沉积(PECVD)法形成接触停止层211。接触停止层211的厚度范围为大约300至500埃。PECVD法在温度范围为大约300至500℃之间执行30至60秒。应用范围在大约10至20W的偏置功率并由此将SiH4与NH3的比例设置为3∶1至5∶1来执行用于沉积接触停止层211的PECVD法。
这时，在偏置功率的范围为大约10至12W时，SiN将表现出更大的张应力(tensile stress)。随着SiH4所占的百分比比NH3的百分比更大，例如，当SiH4与NH3的比例为5∶1时，就可以得到更大的张应力。想要得到更大的张应力，所述晶体管可选用NMOS晶体管。
在偏置功率增加为18至20W时，SiN将表现出更大的压缩应力。由于SiH4所占的百分比变为比NH3的百分比更小，例如，当SiH4与NH3的比例为3∶1时，就可以得到更大的压缩应力。为了得到更大的压缩应力，所述晶体管可选用PMOS晶体管。
根据本发明的各实施方式，MOSFET晶体管可为NMOS晶体管。在晶体管形成结束之后，在包括栅极203的衬底200的整个表面上和/或上方形成具有大的张应力特性的接触停止层211。可在偏置功率降低并且SiH4所占的百分比增加的条件下沉积接触停止层211，这样，接触停止层211将表现出高的张应力。在形成接触停止层211的工艺中，通过向硅衬底200的沟道区施加张应力212，可增加沟道区的晶格间距(lattice distance)。当NMOS沟道区的晶格间距增加时，由于晶格引起的电子散射降低同时电子迁移率提高。
如果晶体管是PMOS，在晶体管形成之后，在包括栅极203的衬底200的整个表面上和/或上方形成接触停止层211。在偏置功率增加并且SiH4所占的百分比降低的条件下沉积接触停止层211，从而，接触停止层211将具有所需的压缩应力特性。在形成接触停止层211的工艺中，通过向硅衬底200的沟道区施加压缩应力，可降低沟道区的晶格间距。当PMOS沟道区的晶格间距降低时，电子迁移率提高。
根据本发明的各实施方式，从具有ONO结构的间隔子208上去除第二氧化物膜207，这样，形成的接触停止层211更接近沟道区。因此，沟道区引入更大的应力，并因而提高电子迁移率以及晶体管的驱动电流Idr。
根据本发明的各实施方式，由于通过提高施加在晶体管沟道区的应力来提高电子迁移率，所以可以提高半导体器件的工作性能和电性能。
根据本发明的各实施方式，在晶体管形成以后，通过在包括栅极的衬底的整个表面上和/或上方层叠具有高的张应力特性的接触停止层，将应力施加给位于衬底较低侧的沟道区。这种结构可以提高衬底沟道区的电子迁移率。因此，除了半导体器件的工作性能以及电性能之外，晶体管的驱动电流也得到提高。
尽管这里对本发明的实施方式进行了描述，但是可以理解，在不脱离由所附权利要求书限定的本发明的精神和范围的情况下，本领域的技术人员可以对本发明进行各种修改和变形。更具体地说，在本公开，附图以及附加权利要求范围内在零部件结构中的组成部件和/或结构的各种修改和变形都是可以的。除了对组成部件和/或结构的修改和变形，对本领域的技术人员来说其它的使用也是显而易见的。
Claims (20)
1.一种方法，包括：
在半导体衬底的上方形成晶体管，所述晶体管包括：栅极，源极/漏极区以及在栅极的侧壁上具有层叠结构的间隔子，所述间隔子包括第一氧化物膜，氮化物膜以及第二氧化物膜；
在所述栅极以及所述源极/漏极区的上方形成硅化物；
去除所述间隔子的所述第二氧化物膜；以及
在包括所述栅极的所述衬底的整个表面上方形成接触停止层。
2.根据权利要求1所述的方法，其特征在于，所述形成晶体管的步骤包括以下步骤中的至少一项：
在所述半导体衬底的上方形成栅绝缘膜；
在所述栅绝缘膜的上方形成所述栅极；
在所述栅极的所述侧壁的有源区的所述表面上方形成轻掺杂漏极区；
形成所述间隔子；以及
在包括所述间隔子的所述栅极的所述侧壁、在所述衬底的表面上方形成所述源极/漏极区。
3.根据权利要求1所述的方法，其特征在于，所述形成间隔子的步骤包括以下步骤中的至少一项：
在包括所述栅极的所述衬底的整个表面上方、在所述衬底的较低侧上方顺续层叠包括：所述第一氧化物膜，所述氮化物膜以及所述第二氧化物膜的氧化物-氮化物-氧化物结构；以及
执行反应离子蚀刻工艺以使所述氧化物-氮化物-氧化物结构留在所述栅极的所述侧壁上。
4.根据权利要求3所述的方法，其特征在于，所述第一氧化物膜的厚度在大约150至200埃的范围内，所述氮化物膜的厚度在大约150至200埃的范围内，以及所述第二氧化物膜的厚度在大约300至500埃的范围内。
5.根据权利要求1所述的方法，其特征在于，所述第二氧化物膜是应用湿刻工艺去除的。
6.根据权利要求5所述的方法，其特征在于，所述湿刻工艺应用NH4F和HF的混合溶液以及HF缓冲液中的任意一种执行30至60秒。
7.根据权利要求6所述的方法，其特征在于，所述NH4F和HF的混合溶液的混合比例为30∶6。
8.根据权利要求1所述的方法，其特征在于，所述接触停止层是应用等离子体增强化学气相沉积法形成的。
9.根据权利要求8所述的方法，其特征在于，所述等离子体增强化学气相沉积法可在偏置功率范围为大约10至20W，SiH4与NH3的比例范围在3∶1至5∶1之间的条件下，温度范围在大约300至500℃之间执行30至60秒。
10.根据权利要求8所述的方法，其特征在于，当偏置功率范围为大约10至12W，SiH4与NH3的比例为5∶1的条件在所述半导体衬底的上方形成NMOS晶体管时，所述接触停止层具有张应力特性。
11.根据权利要求8所述的方法，其特征在于，当偏置功率范围为大约18至20W，SiH4与NH3的比例为3∶1的条件下，在所述半导体衬底的上方形成PMOS晶体管时，所述接触停止层具有压缩应力特性。
12.根据权利要求1所述的方法，其特征在于，所述接触停止层的厚度范围为大约300至500埃之间。
13.根据权利要求1所述的方法，其特征在于，所述接触停止层包括氮化物膜。
14.一种装置，包括：
半导体衬底；
晶体管，形成于所述半导体衬底的上方，所述晶体管包括：栅极，源极/漏极区以及在所述栅极的侧壁上具有层叠结构的间隔子，所述间隔子包括至少一第一氧化物膜以及氮化物膜；
硅化物形成于所述栅极和所述源极/漏极区的上方；以及
接触停止层形成于包括所述栅极的所述衬底的整个表面上方。
15.根据权利要求14所述的装置，其特征在于，所述源极/漏极区形成于在所述栅极两侧的所述衬底的表面上方。
16.根据权利要求14所述的装置，其特征在于，所述硅化物层包括硅化钴。
17.根据权利要求14所述的装置，其特征在于，进一步包括形成于所述半导体衬底的场区中的器件隔离层，用于在半导体衬底中定义有源区。
18.根据权利要求14所述的装置，其特征在于，所述器件隔离膜是应用浅沟道隔离形成的。
19.根据权利要求14所述的装置，其特征在于，所述半导体衬底包括传导n型单晶硅衬底和传导p型单晶硅衬底中至少之一。
20.根据权利要求14所述的装置，其特征在于，所述接触停止层包括厚度在大约300至500埃之间的氮化物。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060092096 | 2006-09-22 | ||
| KR1020060092096A KR100752201B1 (ko) | 2006-09-22 | 2006-09-22 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101150071A true CN101150071A (zh) | 2008-03-26 |
Family
ID=38615427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007101516332A Pending CN101150071A (zh) | 2006-09-22 | 2007-09-21 | 半导体器件的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7605044B2 (zh) |
| KR (1) | KR100752201B1 (zh) |
| CN (1) | CN101150071A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117133717A (zh) * | 2023-10-27 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923365B2 (en) * | 2007-10-17 | 2011-04-12 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon |
| US9716165B1 (en) * | 2016-06-21 | 2017-07-25 | United Microelectronics Corporation | Field-effect transistor and method of making the same |
| CN116013962B (zh) * | 2023-03-24 | 2023-07-18 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020127763A1 (en) * | 2000-12-28 | 2002-09-12 | Mohamed Arafa | Sidewall spacers and methods of making same |
| KR100477535B1 (ko) * | 2002-06-25 | 2005-03-17 | 동부아남반도체 주식회사 | 반도체 소자의 제조방법 |
| US6815355B2 (en) * | 2002-10-09 | 2004-11-09 | Chartered Semiconductor Manufacturing Ltd. | Method of integrating L-shaped spacers in a high performance CMOS process via use of an oxide-nitride-doped oxide spacer |
| US7371629B2 (en) * | 2002-12-09 | 2008-05-13 | Taiwan Semiconductor Manufacturing Company | N/PMOS saturation current, HCE, and Vt stability by contact etch stop film modifications |
| US7164189B2 (en) * | 2004-03-31 | 2007-01-16 | Taiwan Semiconductor Manufacturing Company Ltd | Slim spacer device and manufacturing method |
| US7053400B2 (en) * | 2004-05-05 | 2006-05-30 | Advanced Micro Devices, Inc. | Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility |
| JP4994581B2 (ja) * | 2004-06-29 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US20080096331A1 (en) * | 2006-10-04 | 2008-04-24 | Neng-Kuo Chen | Method for fabricating high compressive stress film and strained-silicon transistors |
-
2006
- 2006-09-22 KR KR1020060092096A patent/KR100752201B1/ko not_active IP Right Cessation
-
2007
- 2007-09-07 US US11/852,023 patent/US7605044B2/en not_active Expired - Fee Related
- 2007-09-21 CN CNA2007101516332A patent/CN101150071A/zh active Pending
-
2009
- 2009-09-08 US US12/555,311 patent/US20090321797A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117133717A (zh) * | 2023-10-27 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
| CN117133717B (zh) * | 2023-10-27 | 2024-03-01 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7605044B2 (en) | 2009-10-20 |
| KR100752201B1 (ko) | 2007-08-27 |
| US20090321797A1 (en) | 2009-12-31 |
| US20080073715A1 (en) | 2008-03-27 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20080326 |