KR20050049641A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 이중접합 소스/드레인 접합 영역의 형성에 있어서 제1 소스/드레인 영역 형성 공정, 제2 소스/드레인 영역 형성 공정 및 열처리 공정의 순서에 변경을 가함으로써, 전위 등의 결함을 억제하고, 얕은 접합(shallow junction)을 형성하여 누설전류 특성을 개선함으로써 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 이중접합 소스/드레인 영역의 형성에 있어서 제1 소스/드레인 영역 형성 공정, 제2 소스/드레인 영역 형성 공정 및 열처리 공정의 순서에 변경을 가함으로써, 얕은 접합(shallow junction)을 형성하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
소자의 크기가 작아짐에 따라 소스/드레인 접합 영역이 샐로우하게 되어 소스/드레인 영역의 시트 저항 및 콘택 저항이 증가하게 되어 트랜지스터의 전류 구동 능력이 감소하게 되는 문제점이 있다. 이러한 문제점을 해결하기 위하여 이중 소스/드레인 접합 영역 구조의 트랜지스터가 제안되었다.
도 1a 내지 도 1f 는 종래 기술에 따른 반도체 소자의 제조공정도이다.
도 1a 를 참조하면, 반도체 기판(10)상에 게이트 산화막(12)이 개재된 게이트 전극(14)을 형성한다.
그다음, 상기 구조의 전표면에 산화막(16)을 형성한다.
도 1b 를 참조하면, 상기 구조의 전표면에 제1 이온주입 공정을 수행하여 게이트 전극 양측에 LDD 구조의 제1 소스/드레인 영역(18)을 형성한다.
도 1c 를 참조하면, 상기 게이트 전극의 측벽에 질화막 스페이서(20)를 형성한다. 이때, 제1 소스/드레인 영역(18)에 주입된 불순물이 도 1c 의 "22"와 같이 제1 소스/드레인 영역 하부로 확산된다.
도 1d 를 참조하면, 상기 구조의 전표면에 제2 이온주입 공정을 수행하여 상기 질화막 스페이서(20) 양측에 제2 소스/드레인 영역(24)을 형성한다.
도 1e 를 참조하면, 상기 제2 소스/드레인 영역(24)을 활성화시키기 위하여 어닐링을 실시한다. 이때, 상기 제1 소스/드레인(18)의 영역(22)은 게이트 전극 하부로 더욱 확산된다.
도 1f 를 참조하면, 상기 제2 소스/드레인 영역(24)상의 산화막(16)을 제거한다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조 방법은 막 간의 열팽창 계수 차이로 인한 스트레스(28)로 전이(dislacation) 등의 결함이 발생하고, 얕은 접합(shallow junction)의 형성이 곤란하여, 짧은 채널 길이(26)로 인한 단 채널 효과로 인하여 누설전류가 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 제1 소스/드레인 영역 형성 공정, 제2 소스/드레인 영역 형성 공정 및 열처리 공정의 순서에 변경을 가함으로써, 전위 등의 결함을 억제하고, 얕은 접합(shallow junction)을 형성하여 누설전류 특성을 개선함으로써 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법의 특징은,
반도체 소자의 제조 방법에 있어서,
반도체 기판상에 게이트 산화막이 개재된 게이트 전극을 형성하는 공정과,
상기 구조의 전표면에 제1 산화막을 형성하는 공정과,
상기 구조의 전표면에 제2 산화막을 형성하는 공정과,
상기 게이트 전극의 측벽에 제1 스페이서를 형성하고 제1 이온주입 공정을 수행하여 제1 소스/드레인 영역을 형성하는 공정과,
상기 제1 스페이서를 제거하고 제1차 열처리를 수행하는 공정과,
상기 제2 산화막을 제거하고 제2 이온주입 공정을 수행하여 제2 소스/드레인 영역을 형성하고 제2차 열처리를 수행하는 공정과,
상기 게이트 전극의 측벽에 제2 스페이서를 형성하는 공정을 구비함에 있다.
또한 본 발명의 특징은, 상기 제1 산화막은 300 ~ 500 ℃에서 질화 산화막(SiON)을 100 ~ 300 Å의 두께로 형성하는 것과, 상기 제2 산화막은 고온저압증착공정으로 형성하는 것과, 상기 제1 이온주입은 불순물 이온을 1E15 ~ 6E15 개 / ㎠ 의 도즈량으로 주입하는 것과, 상기 제1 스페이서를 제거하는 공정은 저온의 인산(H2PO4) 용액을 이용한 습식식각 공정인 것과, 상기 제1차 열처리 공정은 N2 분위기에서 500 ~ 600 ℃ 로 5 ~ 9 시간동안 수행되는 것과, 상기 제2 산화막을 제거하는 공정은 HF 용액을 이용하여 100 ~ 300 초 동안 수행되는 습식식각 공정인 것과, 상기 제2 산화막을 제거한 후에 1차로 5 ~ 20 KeV 의 에너지를 이용하여 5E14 ~ 2E15 개 / ㎠ 의 도즈량으로 Ge 또는 As 이온을 주입하는 공정과, 2차로 5 ~ 20 KeV 의 에너지를 이용하여 1E13 ~ 1E15 개 / ㎠ 의 도즈량으로 N2 이온을 주입하는 PAI 공정을 더 포함하는 것과, 상기 제2차 열처리 공정은 온도를 100 ~ 250 ℃ / sec 의 온도상승율로 900 ~ 1200 ℃ 까지 상승시켜 1 ~ 2 초간 수행하고 100 ℃ / sec 의 온도하강율로 상온까지 하강시키면서 수행하는 것과, 상기 제2 스페이서는 150 ~ 300 Å 두께의 질화막을 증착한 후 엣치 백하여 형성하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조 방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체 소자의 제조공정도이다.
도 2a 를 참조하면, 반도체 기판(40)상에 게이트 절연막(42)이 개재된 게이트 전극(44)을 형성한다.
그다음, 상기 구조의 전표면에 제1 산화막(46)을 형성한다. 여기서, 제1 산화막(46)은 300 ~ 500 ℃ 에서 SiON 을 100 ~ 300 Å의 두께로 형성하는 것이 바람직하다.
도 2b 를 참조하면, 상기 구조의 전표면에 제2 산화막(48)을 형성한다. 여기서, 제2 산화막(48)은 고온저압증착공정을 이용하여 형성하는 것이 바람직하다.
그다음, 상기 게이트 전극의 측벽에 제1 스페이서(50)를 형성하고, 상기 게이트 전극 및 제1 스페이서(40)를 마스크로 제1 이온주입공정을 수행하여 제1 소스/드레인 영역(52)을 형성한다. 여기서, 제1 스페이서(50)는 질화막으로 형성하는 것이 바람직하고, 상기 제1 이온주입공정은 불순물 이온의 도즈량을 1E15 ~ 6E15 개/㎠ 로 하는 것이 바람직하다.
또한, 제1 산화막(46) 및 제2 산화막(48)을 버퍼로 사용함으로써 그 이온주입 에너지를 기존의 방법보다 20 % 이상 높여 주입하는 것이 가능하다. 그리고, NMOS 인 경우에는 As 또는 P 를 불순물로 사용하고, PMOS 인 경우에는 B 를 불순물로 사용한다.
도 2c 를 참조하면, 제1 스페이서(50)을 제거하고 도판트의 활성화를 위한 제1차 열처리를 수행한다. 여기서, 제1 스페이서(50)는 저온의 인산(H3PO4) 용액을 이용한 습식식각으로 제거하는 것이 바람직하다. 제1 스페이서(50)는 후속 열처리 공정시 산화막과의 열팽창계수 차이로 인한 전위(Dislocation)를 유발시키기 때문이다.
또한, 상기 제1차 열처리는 산소가 없는 100 % N2 분위기의 저온 퍼니스에서 500 ~ 600 ℃의 온도로, 5 ~ 9 시간동안 수행되는 것이 바람직하다.
도 2d 를 참조하면, 제2 산화막(48)을 제거하고 제2 이온주입 공정을 수행하여 제2 소스/드레인 영역(54)을 형성한다. 여기서, 반도체 기판을 비정질화하여 터널링을 방지하기 위하여 제2 산화막(48)을 제거한 후 이온주입 공정을 수행하기 전에 1차로 5 ~ 20 KeV 의 에너지를 이용하여 5E14 ~ 2E15 개 / ㎠ 의 도즈량으로 Ge 또는 As 이온을 주입하는 공정과, 2차로 5 ~ 20 KeV 의 에너지를 이용하여 1E13 ~ 1E15 개 / ㎠ 의 도즈량으로 N2 이온을 주입하는 PAI(Pre Amorphous Injection) 공정을 더 포함하는 것이 바람직하다. N2 는 As 나 B 의 확산을 억제하는 효과가 있다.
도 2e 를 참조하면, 제2차 열처리 공정을 수행한다. 여기서, 상기 제2차 열처리 공정은 온도를 100 ~ 250 ℃ / sec 의 온도상승율로 900 ~ 1200 ℃ 까지 상승시켜 1 ~ 2 초간 수행하고 100 ℃ / sec 의 온도하강율로 상온까지 하강시키면서 수행하는 것이 바람직하다.
이온주입 직후 열처리 공정으로 활성화하는 이유는 후속공정의 질화막 증착 및 층간절연막 증착 등의 열공정 동안에 확산이 되는 것을 막아 미세소자에서 채널 길이가 지나치게 줄어드는 현상을 방지하여 안정적인 소자특성을 얻기 위한 것이다. 상기 제2차 열처리 공정으로 제2 소스/드레인(54)의 영역(56)은 확산된다.
도 2f 를 참조하면, 상기 구조의 전표면에 제2 스페이서용 질화막(58)을 증착한다. 여기서, 제2 스페이서용 질화막(58)은 질화막을 150 ~ 300 Å의 두께로 증착하는 것이 바람직하다.
도 2g 를 참조하면, 제2 스페이서용 질화막(58)을 엣치 백하여 "L" 형 스페이서 (60)를 형성한다. 여기서, "L" 형 스페이서(60)는 일반 스페이서 보다 얇기 때문에 막 사이의 열팽창계수로 인한 스트레스를 줄일 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은, 이중접합 소스/드레인 영역의 형성에 있어서 제1 소스/드레인 영역 형성 공정, 제2 소스/드레인 영역 형성 공정 및 열처리 공정의 순서에 변경을 가함으로써, 전위(dislocation) 등의 결함을 억제하고, 얕은 접합(shallow junction)을 형성하여 누설전류 특성을 개선함으로써 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1f 는 종래의 기술에 따른 반도체 소자의 제조공정도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체 소자의 제조공정도.
< 도면의 주요부분에 대한 부호의 설명 >
10,40 : 반도체 기판 12,42 : 게이트 산화막
14,44 : 게이트 전극 16,46,48 : 산화막
18,54 : 얕은 소스/드레인 영역(LDD) 20,50,60 : 질화막 스페이서
22,56 : 확산부분 24,52 : 깊은 소스/드레인 영역
26 : 채널길이 58 : 질화막
Claims (11)
- 반도체 기판상에 게이트 산화막이 개재된 게이트 전극을 형성하는 공정과,상기 구조의 전표면에 제1 산화막을 형성하는 공정과,상기 구조의 전표면에 제2 산화막을 형성하는 공정과,상기 게이트 전극의 측벽에 제1 스페이서를 형성하고 제1 이온주입 공정을 수행하여 제1 소스/드레인 영역을 형성하는 공정과,상기 제1 스페이서를 제거하고 제1차 열처리를 수행하는 공정과,상기 제2 산화막을 제거하고 제2 이온주입 공정을 수행하여 제2 소스/드레인 영역을 형성하고 제2차 열처리를 수행하는 공정과,상기 게이트 전극의 측벽에 제2 스페이서를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 산화막은 300 ~ 500 ℃ 에서 100 ~ 300 Å 의 SiON 으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 산화막은 고온저압증착공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 이온주입은 불순물 이온을 1E15 ~ 6E15 개 / ㎠ 의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 스페이서를 제거하는 공정은 인산(H3PO4) 용액을 이용한 습식식각 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1차 열처리 공정은 N2 분위기에서 500 ~ 600 ℃ 로 5 ~ 9 시간 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 산화막을 제거하는 공정은 HF 용액을 이용하여 100 ~ 300 초 동안 수행되는 습식식각 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 산화막을 제거한 후에1차로 5 ~ 20 KeV 의 에너지를 이용하여 5E14 ~ 2E15 개 / ㎠ 의 도즈량으로 Ge 또는 As 이온을 주입하는 공정과,2차로 5 ~ 20 KeV 의 에너지를 이용하여 1E13 ~ 1E15 개 / ㎠ 의 도즈량으로 N2 이온을 주입하는 PAI 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2차 열처리 공정은 온도를 100 ~ 250 ℃ / sec 의 온도상승율로 900 ~ 1200 ℃ 까지 상승시켜 1 ~ 2 초간 수행하고 100 ℃ / sec 의 온도하강율로 상온까지 하강시키면서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 스페이서는 150 ~ 300 Å 의 질화막을 증착한 후 엣치 백하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 스페이서는 "L" 형인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (2)
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| KR100843024B1 (ko) * | 2006-12-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN104934306A (zh) * | 2014-03-18 | 2015-09-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件间隙壁的制造方法 |
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- 2003-11-22 KR KR1020030083335A patent/KR20050049641A/ko not_active Application Discontinuation
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