JP2008047682A - 半導体装置及びその下層導電パターンのシート抵抗の測定方法 - Google Patents
半導体装置及びその下層導電パターンのシート抵抗の測定方法 Download PDFInfo
- Publication number
- JP2008047682A JP2008047682A JP2006221606A JP2006221606A JP2008047682A JP 2008047682 A JP2008047682 A JP 2008047682A JP 2006221606 A JP2006221606 A JP 2006221606A JP 2006221606 A JP2006221606 A JP 2006221606A JP 2008047682 A JP2008047682 A JP 2008047682A
- Authority
- JP
- Japan
- Prior art keywords
- conductive pattern
- semiconductor device
- resistance
- openings
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Measurement Of Resistance Or Impedance (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】PIP容量素子の上部電極14/誘電体膜15にコンタクトホール(開口部)17を開け、下部電極13と測定用配線20を、コンタクト16を介して電気的に接続した評価用パターンを複数形成する。複数の評価用パターンは、2通り以上の距離Lにつき、幅Wが異なる組み合わせで少なくとも4パターン作成される。各評価用パターンの抵抗値の違いは、コンタクトホール(開口部)17間の矩形状領域(W*L)の変化のみが作用したと考えることができるため、前記各測定パターンの抵抗値の増減変動から高抵抗部分のシート抵抗値を算出できる。
【選択図】図1
Description
図6は、PIP容量素子の平面模式図(a)及び断面模式図(b)である。PIP容量素子は、シリコン基板上に成膜したシリコン酸化膜上に形成する。多結晶シリコンで形成された上部電極14及び下部電極13(膜厚150〜300nm程度)に挟まれたSiO2誘電体膜15(膜厚10〜40nm程度)で容量実効部を形成する。回路設計時には、所望の容量を充たすように容量実効部分の表面積を決定する。上部電極14及び下部電極13は、上層配線19にコンタクト16を介して電気的に接続される。
図7は、PIP容量素子の製造プロセスフロー図である。以下、図6、図7を参照して、上記したPIP容量素子の製造フローについて説明する。
図8は、検討した測定パターン1の平面模式図(a)及び断面模式図(b)である。断面図(b)に示したように、測定パターン1は、シリサイド処理の際に、コンタクト16間に低抵抗部分(シリサイド部)が形成されないよう、上部電極14により、下部電極13を横切るよう覆ったようなレイアウトとなっている。つまり、シリサイド部分の短絡する電流経路を上部電極14で遮断することで、下部電極13の高抵抗部分を測定する際における、低抵抗部分(シリサイド部)による短絡成分が表れないようにし、高抵抗部分の抵抗値を正確に測定することを可能にする。なお、測定パターン1では、測定起因の寄生抵抗成分を減らすために、測定用上層配線20と下部電極13を電気的に繋げるコンタクト16の数を、できるだけ多く配置している。
測定パターン1を作成するには、少なくとも図8の横(幅)方向において下部電極13を上部電極14より小さく形成しなければならない。しかしながら、上述した図7の製造フローは、下部電極13、誘電体膜(酸化膜)15、上部電極14を全面に成膜し、次いで上層から、上部電極14、誘電体膜(酸化膜)15の順にエッチングを行なうことにより露出した下部電極13のエッチングが可能となる。従って、図7に示す製造フローでは、下部電極13を上部電極14より小さく生成することができない。
図9は、検討した測定パターン2の平面模式図(a)及び断面模式図(b)である。測定パターン1との相違点は、既存の製造フローの入れ替えが不要となるよう、上部電極14の幅(図9のA−B方向)を、下部電極13の幅と一致させたことにある。この測定パターン2も、コンタクト16間に低抵抗部分(シリサイド部)が形成されないようになっており、高抵抗部分の抵抗値を正確に測定することが可能であると考えられる。
しかしながら、測定パターン2を作成するには、上部電極14と下部電極13の両端が一致するようオンラインでパターンニングしなければならないが、プロセス上、下部電極13と上部電極14とをずれることなくパターン形成することは、技術的に極めて困難である。
図1は、本発明の第1の実施形態に係る測定パターン(評価用パターン)の平面模式図(a)及び断面模式図(b)である。本実施形態に係る測定パターンは、構造的には、PIP容量素子と略同様の構成からなり、図7に示した製造フローにより作成される。抵抗測定用に追加されている点は、図1に示すように、上部電極14及び誘電体膜(酸化膜)15に、長さX、幅Wからなる四角形のコンタクトホール(開口部)17を複数開口し、下部電極13がコンタクト16を介して上層の測定用配線20と電気的に接続されている点である。
まず、下部電極13の抵抗測定値は、2つのコンタクトホール(開口部)17間を流れる電流経路の抵抗が抵抗値R(measure)として測定される。その測定される抵抗値R(measure)は、図3に記すように、コンタクトホール(開口部)17間の四角形部分の抵抗成分R1、コンタクトホール17側辺(上部電極14のオーバーラップ部分)を回り込む抵抗成分R2、下部電極13のシリサイド部分を介して回り込む抵抗成分R3の3種類の抵抗成分が含まれる。
12 シリコン酸化膜
13 下部電極(下層導電パターン)
14 上部電極(上層導電パターン)
15 誘電体膜(酸化膜)
16 コンタクト
17 コンタクトホール(開口部)
18 シリサイド化領域
19 上層配線
20 測定用配線
21 レジスト
Claims (10)
- 下層の導電パターンと、該下層の導電パターンより外形の小さな上層の導電パターンとの間に絶縁層を挟んで構成された素子を含んだ半導体装置であって、
前記上層の導電パターンに、複数の開口部を設け、前記上層の導電パターンの上方から前記各開口部を貫通し前記下層の導電パターンに達するコンタクトを設けた評価用パターンを、少なくとも2通り以上の開口部間距離Lにつき、少なくとも2通り以上の開口部幅Wの組み合わせで、計4通り以上形成したこと、
を特徴とする半導体装置。 - 前記上層導電パターンに覆われている部分の前記下層導電パターンのシート抵抗は、前記上層導電パターンに覆われていない部分の前記下層導電パターンのシート抵抗より、少なくとも10倍以上大きいこと、
を特徴とする請求項1記載の半導体装置。 - 前記複数の開口部は、前記上層導電パターンの外縁より、所定長以上内側に配設されていること、
を特徴とする請求項1又は2記載の半導体装置。 - 前記各開口部の縁から前記上層導電パターンの外縁までの距離が、前記開口部間距離Lより大きいこと、
を特徴とする請求項1乃至3いずれか一に記載の半導体装置。 - 前記各開口部の縁から前記上層導電パターンの外縁までの距離が、少なくとも前記開口部の内径より大きいこと、
を特徴とする請求項1乃至4いずれか一に記載の半導体装置。 - 前記各開口部の縁から前記上層導電パターンの外縁までの距離が、少なくとも前記上層導電パターンの外縁から下層導電パターンの外縁までの距離より大きいこと、
を特徴とする請求項1乃至5いずれか一に記載の半導体装置。 - 前記評価用パターンは、前記下層導電パターンのシート抵抗の評価用パターンであること、
を特徴とする請求項1乃至6いずれか一に記載の半導体装置。 - 前記導電パターンは、容量素子の電極であること、
を特徴とする請求項1乃至7いずれか一に記載の半導体装置。 - 下層の導電パターンと、該下層の導電パターンより外形の小さな上層の導電パターンとの間に絶縁層を挟んで構成され、前記上層の導電パターンに、複数の開口部を設け、前記上層の導電パターンの上方から前記各開口部を貫通し前記下層の導電パターンに達するコンタクトを設けた評価用パターンが複数形成された半導体装置における前記下層導電パターンのシート抵抗の測定方法であって、
少なくとも2通り以上の開口部間距離Lにつき、少なくとも2通り以上の開口部幅Wの組み合わせで、計4通り以上形成された前記評価用パターンの前記コンタクト間の抵抗値をそれぞれ測定し、前記開口部間距離L及び開口部幅Wの相違による測定値の違いを利用して、前記上層導電パターンに覆われている部分の下層導電パターンのシート抵抗を求めること、
を特徴とするシート抵抗の測定方法。 - 前記素子は、半導体基板の上に設けられた容量素子であること、
を特徴とする請求項9に記載のシート抵抗の測定方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006221606A JP4789747B2 (ja) | 2006-08-15 | 2006-08-15 | 半導体装置及びその下層導電パターンのシート抵抗の測定方法 |
US11/838,252 US7626402B2 (en) | 2006-08-15 | 2007-08-14 | Semiconductor device and method of measuring sheet resistance of lower layer conductive pattern thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006221606A JP4789747B2 (ja) | 2006-08-15 | 2006-08-15 | 半導体装置及びその下層導電パターンのシート抵抗の測定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008047682A true JP2008047682A (ja) | 2008-02-28 |
JP4789747B2 JP4789747B2 (ja) | 2011-10-12 |
Family
ID=39181134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006221606A Expired - Fee Related JP4789747B2 (ja) | 2006-08-15 | 2006-08-15 | 半導体装置及びその下層導電パターンのシート抵抗の測定方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7626402B2 (ja) |
JP (1) | JP4789747B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5424675B2 (ja) * | 2008-03-18 | 2014-02-26 | キヤノン株式会社 | 半導体装置の製造方法及び半導体装置 |
US8240218B2 (en) * | 2010-03-01 | 2012-08-14 | Infineon Technologies Ag | Stress sensing devices and methods |
KR102057653B1 (ko) | 2013-07-15 | 2019-12-20 | 삼성디스플레이 주식회사 | 테스트 소자, 이를 갖는 어레이 기판 및 이를 이용한 면저항 측정 방법 |
FR3053156B1 (fr) * | 2016-06-28 | 2018-11-16 | Stmicroelectronics (Rousset) Sas | Composant a faible dispersion dans une puce electronique |
CN114935691A (zh) * | 2022-07-21 | 2022-08-23 | 微龛(广州)半导体有限公司 | 一种薄膜电阻测量结构及测量方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0964139A (ja) * | 1995-08-28 | 1997-03-07 | Nec Corp | 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法 |
JP2001313323A (ja) * | 2000-05-01 | 2001-11-09 | Mitsubishi Electric Corp | 半導体装置の特性評価装置、特性評価方法、および特性評価パターン |
JP2006041420A (ja) * | 2004-07-30 | 2006-02-09 | Seiko Epson Corp | 電子デバイスの評価素子及び電子デバイスの評価方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6057171A (en) * | 1997-09-25 | 2000-05-02 | Frequency Technology, Inc. | Methods for determining on-chip interconnect process parameters |
JP3652671B2 (ja) * | 2002-05-24 | 2005-05-25 | 沖電気工業株式会社 | 測定用配線パターン及びその測定方法 |
US7253436B2 (en) * | 2003-07-25 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Resistance defect assessment device, resistance defect assessment method, and method for manufacturing resistance defect assessment device |
WO2005022135A1 (en) * | 2003-08-27 | 2005-03-10 | Prussin Simon A | In situ determination of resistivity, mobility and dopant concentration profiles |
US20050225345A1 (en) * | 2004-04-08 | 2005-10-13 | Solid State Measurements, Inc. | Method of testing semiconductor wafers with non-penetrating probes |
JP2006038599A (ja) * | 2004-07-26 | 2006-02-09 | Nec Electronics Corp | 接触抵抗測定方法,接触抵抗測定装置,及び半導体ウェハー |
US7231617B2 (en) * | 2004-09-17 | 2007-06-12 | International Business Machines Corporation | Determination of grain sizes of electrically conductive lines in semiconductor integrated circuits |
US7646207B2 (en) * | 2007-09-04 | 2010-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for measuring a property of interconnections and structure for the same |
US7595649B2 (en) * | 2007-09-25 | 2009-09-29 | Texas Instruments Incorporated | Method to accurately estimate the source and drain resistance of a MOSFET |
-
2006
- 2006-08-15 JP JP2006221606A patent/JP4789747B2/ja not_active Expired - Fee Related
-
2007
- 2007-08-14 US US11/838,252 patent/US7626402B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0964139A (ja) * | 1995-08-28 | 1997-03-07 | Nec Corp | 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法 |
JP2001313323A (ja) * | 2000-05-01 | 2001-11-09 | Mitsubishi Electric Corp | 半導体装置の特性評価装置、特性評価方法、および特性評価パターン |
JP2006041420A (ja) * | 2004-07-30 | 2006-02-09 | Seiko Epson Corp | 電子デバイスの評価素子及び電子デバイスの評価方法 |
Also Published As
Publication number | Publication date |
---|---|
US20080284452A1 (en) | 2008-11-20 |
JP4789747B2 (ja) | 2011-10-12 |
US7626402B2 (en) | 2009-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4789747B2 (ja) | 半導体装置及びその下層導電パターンのシート抵抗の測定方法 | |
JP2012204840A (ja) | 界面接触抵抗の測定方法、界面接触抵抗の測定のための半導体デバイス、及びその製造方法 | |
US7688083B2 (en) | Analogue measurement of alignment between layers of a semiconductor device | |
KR20170030137A (ko) | 반도체 소자 및 이를 제조하기 위한 방법 | |
KR100399976B1 (ko) | 콘택 저항 측정용 테스트 패턴 및 그 제조 방법 | |
KR20120042069A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
US6790685B2 (en) | Method of forming a test pattern, method of measuring an etching characteristic using the same and a circuit for measuring the etching characteristic | |
JP3779307B2 (ja) | 抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法 | |
JP2007123755A (ja) | ボイド検出装置、その製造方法及び評価方法 | |
KR20090068569A (ko) | 반도체 소자의 테스트 패턴 및 테스트 패턴 형성 방법 | |
JP2006040917A (ja) | 半導体装置の製造方法 | |
KR100958625B1 (ko) | 반도체 소자의 모니터링 패턴 및 그의 제조방법 | |
JP3919200B2 (ja) | 半導体装置およびその製造方法 | |
WO2006030016A1 (en) | Improved semiconductor scheme for reduced circuit area in a simplified process using silicide interconnects | |
KR100524458B1 (ko) | 반도체 소자의 테스트 패턴 | |
JP2007116042A (ja) | 半導体装置及びその製造方法 | |
KR100929316B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
KR100223941B1 (ko) | 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법 | |
KR20100047614A (ko) | 반도체 기판 | |
JP2011258861A (ja) | 抵抗素子および抵抗素子の製造方法 | |
KR100791712B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
KR20040002273A (ko) | 반도체소자의 테스트 패턴 및 중첩 마진 측정 방법 | |
KR20090026657A (ko) | 반도체 소자의 테스트 패턴 | |
KR100252761B1 (ko) | 게이트선폭 측정방법 | |
KR100192578B1 (ko) | 비아 저항 체크 패턴 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090713 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100205 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110627 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110719 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110719 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |