JP2011258861A - 抵抗素子および抵抗素子の製造方法 - Google Patents

Abstract

【課題】メタル薄膜を用いた高性能な抵抗素子を提供する。
【解決手段】絶縁膜（３）を介して半導体基板（２）の上に形成された金属薄膜抵抗（４）と、金属薄膜抵抗（４）の表面の一部を覆う導電部材（５）とを具備する抵抗素子（１）を構成する。ここにおいて、金属薄膜抵抗（４）は、熱処理によって抵抗率が変化する材質の材料で構成される。
【選択図】図１

Description

本発明は、メタル抵抗素子およびメタル抵抗素子の製造方法に関する。

情報処理技術の進歩に伴って、高性能な抵抗素子を含む半導体集積回路を構成することが求められてきている。特に、ＬＳＩにおける抵抗素子に関しては、従来は、ポリシリコンが抵抗素子の材料として用いられてきた。近年の半導体集積回路では、その製造技術の進歩に伴って、メタルを材料とした抵抗素子が形成され、半導体集積回路に搭載されるようになってきた（例えば、特許文献１参照）。

特許文献１には、メタル抵抗素子が酸化されて抵抗値が上昇するのを防止すると同時に、加工プロセスを複雑にすることなく金属配線層間の寄生容量が増大することを防止するための技術が開示されている。特許文献１に開示されている半導体装置は、メタル抵抗素子の下面に形成された下面酸化防止絶縁膜と、上面に形成された上面酸化防止絶縁膜と、メタル抵抗素子の側面近傍にのみ形成された側面酸化防止絶縁膜とを有している。その半導体装置において、下面酸化防止絶縁膜及び上面酸化防止絶縁膜とは別工程で、ウェハ全面に堆積した後に異方性エッチングを施すことで、側面酸化防止絶縁膜を形成している。

特開２００９−３０２０８２号公報

半導体集積回路に対する高機能化や高性能化の要求に伴って、従来のメタル抵抗素子よりも高抵抗であり、且つ、ポリシリコン抵抗素子と比較して電流密度が大きなメタル薄膜の抵抗素子が求められている。

また、メタル薄膜の抵抗素子は、素子の幅が狭く、厚さが非常に薄い。そのため、コンタクトとの接続部において、メタル薄膜の突き抜けなどに起因する接触不良が発生する可能性がある。本発明が解決しようとする課題は、メタル薄膜を用いた高性能な抵抗素子を提供することにある。

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上述のような課題を解決するために、絶縁膜（３）を介して半導体基板（２）の上に形成された金属薄膜抵抗（４）と、前記金属薄膜抵抗（４）の表面の一部を覆うポリシリコン（５）やシリサイド（１８、１９）とを具備する抵抗素子（１）を構成する。ここにおいて、前記金属薄膜抵抗（４）は、熱処理によって抵抗率が変化する材質の材料で構成される。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、メタル薄膜を用いた高性能な抵抗素子を提供することが可能となる。

図１は、第１実施形態のメタル抵抗素子１の構成を例示する断面図である。 図２は、メタル抵抗素子１の製造工程の、第１段階を例示する断面図である。 図３は、メタル抵抗素子１の製造工程の、第２段階を例示する断面図である。 図４は、メタル抵抗素子１の製造工程の、第３段階を例示する断面図である。 図５は、メタル抵抗素子１の製造工程の、第４段階を例示する断面図である。 図６は、メタル抵抗素子１の製造工程の、第５段階を例示する断面図である。 図７は、メタル抵抗素子１の製造工程の、第６段階を例示する断面図である。 図８は、メタル抵抗素子１の製造工程の、第７段階を例示する断面図である。 図９は、メタル抵抗素子１の製造工程の、第８段階を例示する断面図である。 図１０は、メタル抵抗素子１の製造工程の、第９段階を例示する断面図である。 図１１は、メタル抵抗素子１の製造工程の、第１０段階を例示する断面図である。 図１２は、ＴｉＮの膜厚とシート抵抗との対応関係を例示するグラフである。 図１３は、第１実施形態の比較例の抵抗素子の構成を例示する断面図である。 図１４は、第２実施形態のメタル抵抗素子１の構成を例示する断面図である。 図１５は、第２実施形態のメタル抵抗素子１の構成を例示する断面図である。

［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、第１実施形態のメタル抵抗素子１の構成を例示する断面図である。以下の実施形態においては、メタル抵抗素子１が基板のＳＴＩ領域に形成されている場合を例示する。なお、第１実施形態のメタル抵抗素子１が配置される位置に、特別制限はない。基板（ＳＴＩ領域）２に配置されたメタル抵抗素子１は、ゲート絶縁膜３と、金属薄膜抵抗４と、ポリシリコン５と、コンタクト６とを含んでいる。メタル抵抗素子１は、層間絶縁膜７を貫通するコンタクト６を介して上層の配線（図示されず）に接続されている。

図１を参照すると、メタル抵抗素子１は、金属表面露出領域８とコンタクト形成領域９とを含んでいる。第１実施形態のメタル抵抗素子１において、ポリシリコン５は、コンタクト形成領域９にのみ設けられている。金属表面露出領域８は、後述するメタル抵抗素子１の製造工程において、熱処理が施された領域である。

図１に示されているように、ゲート絶縁膜３は、基板（ＳＴＩ領域）２の上に設けられ、そのゲート絶縁膜３の上に金属薄膜抵抗４が設けられている。金属薄膜抵抗４は、例えばＴｉＮのように、熱処理によってシート抵抗が変化する材質の材料で構成されている。以下に述べる実施形態では、金属薄膜抵抗４がＴｉＮである場合を例示する。なお、第１実施形態において、金属薄膜抵抗４に対する特別な制限は無い。

一般的に、ＴｉＮのような材料は、そのシート抵抗が２００Ω／sqr程度である。それに対して、ポリシリコン抵抗は、シート抵抗が、５００Ω／sqr程度である。上述のように、メタル抵抗素子１は、金属薄膜抵抗４を含む抵抗素子である。金属薄膜抵抗４は、ポリシリコンよりも、自由電子密度が高い。そのため、ポリシリコンを材料として用いた抵抗に比べて、第１実施形態のメタル抵抗素子１の電流密度は大きなものとなる。換言すると、メタル抵抗素子１は、ポリシリコンを材料として用いた抵抗に比べて、同じ体積で単位面積当たりの電流密度が上がっている。そのため、微細化に適した抵抗素子としてメタル抵抗素子１を提供することができる。

以下に、第１実施形態のメタル抵抗素子１を製造する製造工程について説明を行う。第１実施形態のメタル抵抗素子１は、ＭＯＳトランジスタの形成と同時に行なわれる。図２は、メタル抵抗素子１を製造する製造工程の、第１段階の半導体材料の断面構造を例示する断面図である。その第１段階において、基板（ＳＴＩ領域）２の上に絶縁膜１１を形成する。このとき、ＭＯＳトランジスタが形成されるＭＯＳトランジスタ領域（図示されず）において、半導体基板の上に、その絶縁膜１１が形成される。その絶縁膜１１は、通常のＭＯＳトランジスタにおいては、ゲート絶縁膜となる。

図３は、メタル抵抗素子１の製造工程の、第２段階を例示する断面図である。その第２段階において、絶縁膜１１の上に金属薄膜１２を形成する。その金属薄膜１２は、第１実施形態のメタル抵抗素子１において金属薄膜抵抗４となる。なお、その金属薄膜１２を形成する前に、絶縁膜１１の上にＨｉｇｈ−ｋゲート絶縁膜を形成し、その後に金属薄膜１２を形成しても良い。このとき、ＭＯＳトランジスタ領域においても、絶縁膜１１の上に、その金属薄膜１２が形成される。また、その金属薄膜１２は、通常のＭＯＳトランジスタにおいては、メタルゲート電極となる。

図４は、メタル抵抗素子１の製造工程の、第３段階を例示する断面図である。その第３段階において、金属薄膜１２の上に、ポリシリコン膜１３を形成する。そのポリシリコン膜１３は、第１実施形態のメタル抵抗素子１においてポリシリコン５となる。このとき、ＭＯＳトランジスタ領域においても、金属薄膜１２の上に、そのポリシリコン膜１３が形成される。その金属薄膜１２は、通常のＭＯＳトランジスタにおいては、ポリシリコンゲート電極となる。

図５は、メタル抵抗素子１の製造工程の、第４段階を例示する断面図である。その第４段階において、ポリシリコン膜１３の上に、メタル抵抗素子１の形状に対応し、そのメタル抵抗素子１を全体的に覆うようなレジスト１４を形成する。このとき、ＭＯＳトランジスタ領域において、ポリシリコンゲート電極の形状に対応するレジスト１４が形成される。

図６は、メタル抵抗素子１の製造工程の、第５段階を例示する断面図である。その第５段階において、レジスト１４をマスクにして、ポリシリコン膜１３、金属薄膜１２、絶縁膜１１を除去して、基板（ＳＴＩ領域）２の表面を露出する。その後、レジスト１４を除去して、残ったポリシリコン膜１３（ゲートポリシリコン電極１５）の表面を露出する。この第５段階において、絶縁膜１１と金属薄膜１２が、各々ゲート絶縁膜３と金属薄膜抵抗４となる。このとき、ＭＯＳトランジスタ領域において、ポリシリコンゲート電極が形成される。

図７は、メタル抵抗素子１の製造工程の、第６段階を例示する断面図である。その第６段階において、ゲートポリシリコン電極１５の上にレジスト１６を形成する。図７に示されているように、レジスト１６は、ゲートポリシリコン電極１５の金属表面露出領域８の表面を露出したまま、コンタクト形成領域９に対応するゲートポリシリコン電極１５の表面を覆う。このとき、ＭＯＳトランジスタ領域は、全体的に保護されていることが好ましい。

図８は、メタル抵抗素子１の製造工程の、第７段階を例示する断面図である。その第７段階において、レジスト１６をマスクにして、ゲートポリシリコン電極１５選択的に除去して、金属薄膜抵抗４の表面を露出する。その後、レジスト１６を除去して、残ったゲートポリシリコン電極１５（ポリシリコン５）の表面を露出する。この第５段階において、コンタクト形成領域９にのみポリシリコン５が形成される。

図９は、メタル抵抗素子１の製造工程の、第８段階を例示する断面図である。その第８段階において、金属薄膜抵抗４に対してアニールを実行する。このときの熱処理温度は、摂氏７００度から１０００度程度である。第１実施形態のメタル抵抗素子１は、熱処理によってシート抵抗が変化する材質の材料で構成されている。この第８段階において、アニールを行うときの条件を変更することで、所望のシート抵抗を有する金属薄膜抵抗４を形成することができる。その後、ポリシリコン５の上部にのみ選択的にシリサイドを形成する。

図１０は、メタル抵抗素子１の製造工程の、第９段階を例示する断面図である。その第９段階において、メタル抵抗素子１の部品である半導体材料を全体的に覆う層間絶縁膜７を形成する。このとき、このとき、ＭＯＳトランジスタ領域においても、層間絶縁膜７を形成することが可能である。

図１１は、メタル抵抗素子１の製造工程の、第１０段階を例示する断面図である。その第１０段階において、層間絶縁膜７にコンタクトホール１７を形成する。そのコンタクトホール１７は、メタル抵抗素子１のコンタクト形成領域９に形成されたポリシリコン５の表面を露出する。そのポリシリコン５の作用によって、コンタクトホール１７を形成する際に、メタル薄膜の突き抜けを抑制することが可能となる。

上述のような方法で第１実施形態のメタル抵抗素子１を製造することによって、ＭＯＳトランジスタの形成と時間的に並行して、ポリシリコン抵抗素子と比較して電流密度が大きなメタル薄膜の抵抗素子を形成することが可能となる。

図１２は、第１実施形態のメタル抵抗素子１の金属薄膜抵抗４の材料となるＴｉＮの膜厚と、シート抵抗との対応関係を例示するグラフである。ＴｉＮは、熱処理を施すことによって、結晶性が変化し、シート抵抗が変調する。図１２に示されているように、ＴｉＮを金属薄膜抵抗４とした場合、膜厚が一定であったとしても、所望の抵抗値を有するメタル抵抗素子１を構成することが可能である。これによって、ポリシリコン抵抗素子と比較して電流密度が大きなメタル薄膜の抵抗素子を形成することが可能となる。また、アニールを実行するときの条件を変更することによって、ポリシリコン抵抗素子と比較して電流密度が小さなメタル薄膜の抵抗素子を形成することも可能である。さらに、同じシート抵抗（例えば、５００Ω／sqr）のメタル抵抗素子１を構成する場合、金属薄膜抵抗４を所望の膜厚で構成することも可能となる。

［比較例］
図１３は、第１実施形態の比較例の抵抗素子の構成を例示する断面図である。比較例における抵抗素子は、ポリシリコン抵抗２１を備えている。そのような抵抗素子のポリシリコン抵抗２１は、Ｐ、Ａｓ、Ｂなどを所定の条件でイオン注入することによって、抵抗率を変化させることができる。しかし、その抵抗素子の電流密度を大きくしようとしても、シリコンの自由電子密度による制限を越えることができない。

上述したように、第１実施形態のメタル抵抗素子１は、コンタクトが形成される領域（コンタクト形成領域９）にのみポリシリコンを配置し、コンタクトが形成されない領域（金属表面露出領域８）においては、金属薄膜抵抗４がむき出しの構造を備えている。この構造により、金属薄膜抵抗４を熱処理して抵抗を変調することができるとともに、ポリシリコン５に作用によって、コンタクト６を形成する際のつき抜けを抑制することが可能となる。

また、半導体集積回路のＩ／Ｏには、ＥＳＤ（ElectroStatic
discharge：静電気放電）保護素子が設けられていることがある。そのＥＳＤ保護素子には、大電流を流す抵抗素子が必要である。第１実施形態のメタル抵抗素子１を、ＥＳＤ保護素子の抵抗素子として用いることで、高品質の半導体集積回路を構成することが可能である。

［第２実施形態］
以下に、図面を参照して本願発明の第２実施形態について説明を行う。図１４は、本願発明のメタル抵抗素子１の第２実施形態の構成を例示する断面図である。第２実施形態のメタル抵抗素子１は、ポリシリコン５の上に形成されたシリサイド１８を備えている。第２実施形態のシリサイド１８は、第１実施形態のポリシリコン５と同様の作用効果を奏し、コンタクト６を形成する際のつき抜けを抑制することが可能である。

図１５は、第２実施形態のメタル抵抗素子１の他の構成を例示する断面図である。図１５に示されているように、そのメタル抵抗素子１は、コンタクト６と金属薄膜抵抗４との間に設けられたシリサイド１９を備えている。そのシリサイド１９は、第１実施形態のポリシリコン５と同様の作用効果を奏し、コンタクト６を形成する際のつき抜けを抑制することが可能である。また、第２実施形態のメタル抵抗素子１は、シリサイド１８やシリサイド１９を備えることによって、接触抵抗の影響とポリシリコンの抵抗のバラツキの影響を低減することができる。これによって、高性能なメタル抵抗素子１を構成することが可能となる。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１…メタル抵抗素子
２…基板（ＳＴＩ領域）
３…ゲート絶縁膜
４…金属薄膜抵抗
５…ポリシリコン
６…コンタクト
７…層間絶縁膜
８…金属表面露出領域
９…コンタクト形成領域
１１…絶縁膜
１２…金属薄膜
１３…ポリシリコン膜
１４…レジスト
１５…ゲートポリシリコン電極
１６…レジスト
１７…コンタクトホール
１８…シリサイド
１９…シリサイド
２１…ポリシリコン抵抗

Claims (8)

1. 絶縁膜を介して半導体基板の上に形成された金属薄膜抵抗と、
   前記金属薄膜抵抗の表面の一部を覆う導電部材と
   を具備し、
   前記金属薄膜抵抗は、
   熱処理によって抵抗率が変化する材質の材料で構成される
   抵抗素子。
2. 請求項１に記載の抵抗素子において、
   前記金属薄膜抵抗は、
   前記導電部材で覆われている第１部分と、
   前記導電部材で覆われていない第２部分と
   を含み、
   前記第２部分は、前記熱処理によって調整された抵抗値を有する
   抵抗素子。
3. 請求項１または２に記載の抵抗素子において、
   前記導電部材は、
   第１導電部材と第２導電部材とを含み、
   前記金属薄膜抵抗は、
   前記第１導電部材の上に設けられた第１コンタクトを介して第１配線に接続され、
   前記第２導電部材の上に設けられた第２コンタクトを介して第２配線に接続される
   抵抗素子。
4. 請求項１から３のいずれか１項に記載の抵抗素子において、
   前記導電部材は、
   ポリシリコンまたはシリコン化合物である
   抵抗素子。
5. 半導体基板の上に絶縁膜を介して金属薄膜を形成する金属薄膜形成ステップと、
   前記金属薄膜の表面の一部を覆う導電部材を形成する導電部材形成ステップと、
   前記導電部材で覆われていない前記金属薄膜の表面に熱処理をするアニールステップと、
   前記導電部材に接続するコンタクトを形成するコンタクト形成ステップと
   を具備する
   抵抗素子の製造方法。
6. 請求項５に記載の抵抗素子の製造方法において、
   前記コンタクト形成ステップは、
   （ａ）前記導電部材と前記金属薄膜とを覆う層間絶縁膜に、コンタクトホールを形成するステップと、
   （ｂ）前記コンタクトホールの内部に前記コンタクトを形成するステップと
   を備え、
   前記（ａ）ステップは、
   前記金属薄膜に達しないように前記層間絶縁膜を除去して前記導電部材の表面を露出して、前記コンタクトホールを形成するステップを含む
   抵抗素子の製造方法。
7. 請求項５または６に記載の抵抗素子の製造方法において、
   前記導電部材形成ステップは、
   （ａ）前記金属薄膜全体を覆うポリシリコン膜を形成するステップと、
   （ｂ）前記ポリシリコン膜を選択的にエッチングして、前記金属薄膜の表面を部分的に露出するステップと
   を備え、
   前記（ａ）ステップは、
   前記コンタクトを形成するためのコンタクトホールが前記金属薄膜に達しない程度の膜厚で前記ポリシリコン膜を形成するステップを含む
   抵抗素子の製造方法。
8. 請求項５から７のいずれか１項に記載の抵抗素子の製造方法において、
   前記アニールステップは、
   前記金属薄膜が、前記金属薄膜の膜厚に応じて所望のシート抵抗を有するように熱処理をするステップを含む
   抵抗素子の製造方法。

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