JP2007116042A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】プラズマダメージ量に影響を与えるエリアを限定することができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４と同一層に位置し、ゲート電極４に接続するＴＥＧ用導体パターン５と、ＴＥＧ用導体パターン５上に形成された層間絶縁膜１０と、層間絶縁膜１０に形成され、ＴＥＧ用導体パターン５上に位置する接続孔１０ａと、層間絶縁膜１０に形成され、ＴＥＧ用導体パターン５の周囲を取り囲む溝１０ｂとを具備する。
【選択図】図３

Description

本発明は、ＴＥＧ（Test Element Group）を有する半導体装置及びその製造方法に関する。特に本発明は、プラズマダメージ量に影響を与えるエリアを限定することができる半導体装置及びその製造方法に関する。

図１１（Ａ）は、従来の半導体装置が有するＴＥＧを説明する為の平面図であり、図１１（Ｂ）は図１１（Ａ）のＡ−Ａ断面図である。本図に示すＴＥＧは、層間絶縁膜１１０に接続孔１１０ａを形成するときのプラズマダメージを測定するためのものである。複数の接続孔１１０ａの下には、素子分離膜１０２上に形成されたポリシリコンパターン１０５が配置されている。ポリシリコンパターン１０５はゲート電極１０４に接続している。ゲート電極１０４の下にはゲート絶縁膜１０３が配置されている。ゲート絶縁膜１０３は、素子分離膜１０２の開口部内に位置するシリコン基板１０１上に位置している。

接続孔１１０ａを形成する場合、層間絶縁膜１１０上には、孔１２０ａを有するレジストパターン１２０が形成される。そして、レジストパターン１２０をマスクとして層間絶縁膜１１０をドライエッチングすることにより、接続孔１１０ａが形成される。ドライエッチング工程において、ポリシリコンパターン１０５には、ドライエッチングに用いるプラズマからの電荷がチャージする。チャージする電荷は、例えば接続孔１１０ａに直接飛び込んでくることにより、ポリシリコンパターン１０５に到達する。ポリシリコンパターン１０５にチャージした電荷は、ゲート電極１０４の下に位置するゲート絶縁膜１０３にダメージを与える。このダメージ量を測定すること（例えばゲート絶縁膜１０３の絶縁特性を測定する、若しくはゲート絶縁膜１０３及びゲート電極１０４を有するトランジスタの閾値電圧を測定する等）により、接続孔１１０ａを形成するときのプラズマダメージが測定される。
特開２０００−１５０６０６号公報（図２、第２９,３４段落）

接続孔を形成するときに生じるプラズマダメージが、主として接続孔に直接飛び込んでくる電荷に由来する場合、プラズマダメージの量は接続孔の面積和にリニアに比例するはずである。しかし、接続孔の相互間隔を維持したまま接続孔の数を増やした場合、プラズマダメージの量は接続孔の数に対してリニアに比例するが、接続孔の相互間隔を小さくして接続孔の数を増やした場合、プラズマダメージの量は接続孔の面積和に対してリニアに比例しないことが、本発明者によって見出された。

本発明者は、上記した現象が、プラズマダメージの量は、接続孔の密度にも依存していることを示していると考えた。上記した現象は、接続孔から一定の距離以内に位置するフォトレジスト膜にチャージした電荷が、接続孔に流れ込んでいると仮定すれば理解できるためである。接続孔の密度がプラズマダメージの量に与える影響を測定するためには、プラズマダメージ量に影響を与えるエリアを限定した上でプラズマダメージ量を測定する必要がある。

本発明は上記のような事情を考慮してなされたものであり、その目的は、プラズマダメージ量に影響を与えるエリアを限定することができる半導体装置及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極と同一層に位置し、前記ゲート電極に接続するＴＥＧ用導体パターンを形成する工程と、
前記ＴＥＧ用導体パターン上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記ＴＥＧ用導体パターン上に位置する接続孔、及び前記ＴＥＧ用導体パターンの周囲を取り囲む溝を形成する工程と、
前記ゲート絶縁膜の耐圧特性、又は前記ゲート絶縁膜を有するトランジスタの特性を測定する工程とを具備する。

この半導体装置の製造方法によれば、前記層間絶縁膜には、前記ＴＥＧ用導体パターンの周囲を囲む溝が形成される。前記溝及び前記接続孔は、フォトレジスト膜を用いたドライエッチングにより形成されるが、このドライエッチングの際にフォトレジスト膜には電荷がチャージする。チャージした電荷は、前記溝を跨って移動することができない。前記接続孔は前記溝に囲まれたエリアの内側に位置しているため、前記溝の外のエリアにチャージした電荷は、前記接続孔の中には流入しない。従って、前記ゲート絶縁膜が受けるプラズマダメージ量に影響を与えるエリアを、前記溝の内側に限定することができる。

本発明に係る他の半導体装置の製造方法は、半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極より上層に位置し、前記ゲート電極に接続するＴＥＧ用導体パターンを形成する工程と、
前記ＴＥＧ用導体パターン上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記ＴＥＧ用導体パターン上に位置する接続孔、及び前記ＴＥＧ用導体パターンの周囲を取り囲む溝を形成する工程と、
前記ゲート絶縁膜の耐圧特性、又は前記ゲート絶縁膜を有するトランジスタの特性を測定する工程とを具備する。

本発明に係る他の半導体装置は、半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極と同一層に位置し、前記ゲート電極に接続するＴＥＧ用導体パターンと、
前記ＴＥＧ用導体パターン上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記ＴＥＧ用導体パターン上に位置する接続孔と、
前記層間絶縁膜に形成され、前記ＴＥＧ用導体パターンの周囲を取り囲む溝とを具備する。

本発明に係る半導体装置は、半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極より上層に位置し、前記ゲート電極に接続するＴＥＧ用導体パターンと、
前記ＴＥＧ用導体パターン上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記ＴＥＧ用導体パターン上に位置する接続孔と、
前記層間絶縁膜に形成され、前記ＴＥＧ用導体パターンの周囲を取り囲む溝とを具備する。

上記した半導体装置それぞれにおいて、前記半導体基板に接続され、前記ＴＥＧ用導体パターンと同一層に位置し、前記溝の下に位置する放電用導電パターンをさらに具備してもよい。前記半導体基板が複数のチップ領域、及び前記複数のチップ領域を相互に分離するダイシング領域を有している場合、前記ゲート絶縁膜、前記ゲート電極、前記ＴＥＧ用導体パターン、前記接続孔、及び前記溝は、前記ダイシング領域に配置されているのが好ましい。また、前記半導体基板はモニター用の半導体基板であってもよい。

本発明に係る他の半導体装置は、半導体基板に形成された第１のゲート絶縁膜及び第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記１及び第２のゲート電極と同一層に位置し、前記第１のゲート電極に接続する第１のＴＥＧ用導体パターンと、
前記第１のＴＥＧ用導体パターンと同一層に位置し、前記第２のゲート電極に接続し、かつ前記第１のＴＥＧ用導体パターンと略同一面積の第２のＴＥＧ用導体パターンと、
前記第１及び第２のＴＥＧ用導体パターンそれぞれ上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターン上に位置する複数の第１の接続孔と、
前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターン上に位置する複数の第２の接続孔と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第１の溝と、
前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターンの周囲を取り囲む第２の溝とを具備し、前記第１の接続孔の数は、前記第２の接続孔の数より多い。

この半導体装置によれば、前記第１のゲート絶縁膜が受けるプラズマダメージ量に影響を与えるエリアを、前記第１の溝の内側に限定することができる。また、前記第２のゲート絶縁膜が受けるプラズマダメージ量に影響を与えるエリアを、前記第２の溝の内側に限定することができる。

さらに、第１の接続孔の数は第２の接続孔の数より多い。また、前記第１の溝が囲むエリアの面積は前記第２の溝が囲むエリアの面積に略等しい。従って、前記第１のゲート絶縁膜の耐圧特性及び前記第２のゲート絶縁膜の耐圧特性を比較することにより、接続孔の密度がプラズマダメージの量に与える影響を測定することができる。また、前記第１のゲート絶縁膜を有するトランジスタの特性と、及び前記第２のゲート絶縁膜を有するトランジスタの特性とを比較することにより、接続孔の密度がプラズマダメージの量に与える影響を測定することができる。

本発明に係る他の半導体装置は、半導体基板に形成された第１のゲート絶縁膜及び第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記１及び第２のゲート電極と同一層に位置し、前記第１のゲート電極に接続する第１のＴＥＧ用導体パターンと、
前記第１のＴＥＧ用導体パターンと同一層に位置し、前記第２のゲート電極に接続し、かつ前記第１のＴＥＧ用導体パターンと面積が異なる第２のＴＥＧ用導体パターンと、
前記第１及び第２のＴＥＧ用導体パターンそれぞれ上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターン上に位置する複数の第１の接続孔と、
前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターン上に位置する複数の第２の接続孔と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第１の溝と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第２の溝とを具備し、前記第１の接続孔の数は、前記第２の接続孔の数に等しい。

この半導体装置によれば、前記第１のゲート絶縁膜が受けるプラズマダメージ量に影響を与えるエリアを、前記第１の溝の内側に限定することができる。また、前記第２のゲート絶縁膜が受けるプラズマダメージ量に影響を与えるエリアを、前記第２の溝の内側に限定することができる。

さらに、第１の接続孔の数は第２の接続孔の数に等しく、前記第１の溝が囲むエリアの面積は前記第２の溝が囲むエリアの面積とは異なる。従って、前記第１のゲート絶縁膜の耐圧特性及び前記第２のゲート絶縁膜の耐圧特性を比較することにより、接続孔の密度がプラズマダメージの量に与える影響を測定することができる。また、前記第１のゲート絶縁膜を有するトランジスタの特性と、及び前記第２のゲート絶縁膜を有するトランジスタの特性とを比較することにより、接続孔の密度がプラズマダメージの量に与える影響を測定することができる。

本発明に係る他の半導体装置は、半導体基板に形成された第１のゲート絶縁膜及び第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記１及び第２のゲート電極より上層に位置し、前記第１のゲート電極に接続する第１のＴＥＧ用導体パターンと、
前記第１のＴＥＧ用導体パターンと同一層に位置し、前記第２のゲート電極に接続する第２のＴＥＧ用導体パターンと、
前記第１及び第２のＴＥＧ用導体パターンそれぞれ上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターン上に位置する複数の第１の接続孔と、
前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターン上に位置する複数の第２の接続孔と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第１の溝と、
前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターンの周囲を取り囲む第２の溝と、
を具備し、前記第１の溝が囲むエリアの面積は前記第２の溝が囲むエリアの面積に略等しく、前記第１の接続孔の数は、前記第２の接続孔の数より多い。

本発明に係る他の半導体装置は、半導体基板に形成された第１のゲート絶縁膜及び第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記１及び第２のゲート電極より上層に位置し、前記第１のゲート電極に接続する第１のＴＥＧ用導体パターンと、
前記第１のＴＥＧ用導体パターンと同一層に位置し、前記第２のゲート電極に接続し、かつ前記第１のＴＥＧ用導体パターンと面積が異なる第２のＴＥＧ用導体パターンと、
前記第１及び第２のＴＥＧ用導体パターンそれぞれ上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターン上に位置する複数の第１の接続孔と、
前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターン上に位置する複数の第２の接続孔と、
前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第１の溝と、
前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターンの周囲を取り囲む第２の溝とを具備し、前記第１の接続孔の数は、前記第２の接続孔の数に等しい。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の図である。各図において、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図である。本実施形態は、ポリシリコン配線層上に位置する接続孔を形成する場合のプラズマダメージ量を測定する方法である。

まず、図１の各図に示すように、シリコン基板１に溝を形成し、この溝に素子分離膜２を埋め込む。これにより、素子領域２ａ，２ｂそれぞれは他の領域から分離される。なお、素子分離膜２はＬＯＣＯＳ酸化法により形成されてもよい。次いで、シリコン基板１を熱酸化する。これにより、素子領域２ａに位置するシリコン基板１にはゲート絶縁膜３が形成される。また、本熱処理により、素子領域２ｂに位置するシリコン基板１にも熱酸化膜（図示せず）が形成される。

次いで、素子領域２ａを含む全面上に、フォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜には、素子領域２ｂ上に位置する開口部（図示せず）が形成される。次いで、このフォトレジスト膜をマスクとしたエッチングを行うことにより、素子領域２ｂに位置する熱酸化膜を除去する。その後、フォトレジスト膜を除去する。

次いで、ゲート絶縁膜３上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート絶縁膜３上にはゲート電極４が形成される。また、素子分離膜２上には、ゲート電極４に接続する略長方形のポリシリコンパターン５、及びポリシリコンパターン５の周囲を囲む接地用ポリシリコンパターン６が形成される。接地用ポリシリコンパターン６は一部が不純物領域７ｂ上に位置しているが、ゲート電極４からは切り離されている。

次いで、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物を注入する。これにより、素子領域２ａに位置するシリコン基板１には、トランジスタのソース及びドレインとなる２つの不純物領域７ａが形成され、素子領域２ｂに位置するシリコン基板１には、放電用の不純物領域７ｂが形成される。このようにして、素子領域２ａにはトランジスタが形成される。

次いで、図２の各図に示すように、素子分離膜２、ゲート絶縁膜３、ゲート電極４、ポリシリコンパターン５、接地用ポリシリコンパターン６、及び不純物領域７ｂを含む全面上に、層間絶縁膜１０をＣＶＤ法により形成する。次いで、層間絶縁膜１０上にフォトレジスト膜２０を塗布し、フォトレジスト膜２０を露光及び現像する。これにより、フォトレジスト膜２０には、ポリシリコンパターン５の上方に位置する複数の孔２０ａ、及びポリシリコンパターン５の周囲を囲む溝２０ｂが形成される。溝２０ｂは、全体が接地用ポリシリコンパターン６の上方に位置している。

複数の孔２０ａはマトリックス状に配置されている。いずれの孔２０ａにおいても、隣接する孔２０ａまでの距離は同じである。また、最外周に位置する孔２０ａと溝２０ｂの距離は、例えば孔２０ａの相互間隔に等しい。

次いで，図３の各図に示すように、フォトレジスト膜２０をマスクとして層間絶縁膜１０をドライエッチングする。これにより、層間絶縁膜１０には、孔２０ａそれぞれの下に位置する接続孔１０ａ、及び溝２０ｂの下に位置する溝１０ｂが形成される。複数の接続孔１０ａは、それぞれポリシリコンパターン５上に位置しており、溝１０ｂは、全体が接地用ポリシリコンパターン６上に位置している。

このドライエッチングにおいて、ポリシリコンパターン５には、孔２０ａ及び接続孔１０ａを介して電荷がチャージする。ポリシリコンパターン５にチャージする電荷には、孔２０ａ及び接続孔１０ａに直接飛び込んでくる電荷と、フォトレジスト膜２０の表面にチャージした後に孔２０ａ及び接続孔１０ａを介してポリシリコンパターン５に流入する電荷とがある。

後者の電荷の量は、溝２０ｂ，１０ｂに囲まれたエリアが十分に広い場合、接続孔１０ａの数すなわち密度に比例する。詳細には、フォトレジスト膜２０にチャージした電荷のうち、溝２０ｂの外側に位置するエリアにチャージした電荷、及び溝２０ｂの内側に接するエリアにチャージした電荷それぞれは、溝２０ｂ，１０ｂを介して接地用ポリシリコンパターン６に流入し、その後不純物領域７ｂに放電される。このように、溝１０ｂ，２０ｂを形成することにより、ポリシリコンパターン５に流入する電荷の量に影響を与えるエリアを、溝１０ｂ，２０ｂの内側に限定することができる。

また、溝２０ｂの内側に位置するフォトレジスト膜２０にチャージした電荷は、接続孔１０ａが近い場合、その接続孔１０ａを介してポリシリコンパターン５に流入する。接続孔１０ａの密度が増加すると、フォトレジスト膜２０にチャージした後に接続孔１０ａを介してポリシリコンパターン５に流入する電荷が増加する。

ポリシリコンパターン５にチャージした電荷はゲート絶縁膜３にダメージを与え、その特性を劣化させる。このため、素子領域２ａに形成されたトランジスタの特性、又はゲート絶縁膜３が絶縁破壊する電圧を測定することにより、ポリシリコンパターン５に流入した電荷の量を判断することができる。

以上、第１の実施形態では、ポリシリコン層上の層間絶縁膜１０に接続孔１０ａを形成するときのプラズマダメージを測定するＴＥＧが形成される。このＴＥＧは、接続孔１０ａが形成される領域を囲む溝１０ｂ，２０ｂを有している。従って、接続孔１０ａを介してポリシリコンパターン５に流入する電荷の量に影響を与えるエリアを、溝１０ｂ，２０ｂの内側に限定することができる。

なお、シリコン基板１は、例えばモニター用のシリコンウェハであるが、半導体チップが形成されるシリコンウェハであっても良い。後者の場合、上記した各部材は、半導体チップを相互に分離するダイシング領域上に配置される。

図４、図５及び図６の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。各図において、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図である。本実施形態は、２つのＡｌ合金配線層を相互に接続する接続孔を形成する場合のプラズマダメージ量を測定する方法である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図４の各図に示すように、シリコン基板１に素子分離膜２を埋め込み、さらに
ゲート絶縁膜３、ゲート電極４、トランジスタのソース及びドレインとなる２つの不純物領域７ａ、放電用の不純物領域７ｂ、不純物領域７ｂ上に位置するポリシリコン配線７、及び層間絶縁膜１０を形成する。ポリシリコン配線７は、ゲート電極４と同一工程で形成される。これらの形成方法は、第１の実施形態と同一である。

次いで、層間絶縁膜１０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜１０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜１０をエッチングする。これにより、層間絶縁膜１０には、ゲート電極４上に位置する接続孔１０ｃ、及びポリシリコン配線７上に位置する接続孔１０ｄが形成される。

次いで、接続孔１０ｃ，１０ｄそれぞれの中及び層間絶縁膜１０上に、タングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜１０上に位置するタングステン膜をＣＭＰ法又はエッチバックにより除去する。これにより、接続孔１０ｃ，１０ｄそれぞれの中にはタングステンプラグ１１ｃ，１１ｄが埋め込まれる。

次いで、タングステンプラグ１１ｃ，１１ｄそれぞれ上及び層間絶縁膜１０上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜１０上には、略長方形のＡｌ合金パターン１２、及びＡｌ合金パターン１２の周囲を囲む略ロ字状のＡｌ合金パターン１３が形成される。Ａｌ合金パターン１２はタングステンプラグ１１ｃ上に位置しており、Ａｌ合金パターン１３はタングステンプラグ１１ｄ上に位置している。

次いで、図５の各図に示すように、Ａｌ合金パターン１２，１３、及び層間絶縁膜１０上に、酸化シリコンを主成分とする層間絶縁膜１４をＣＶＤ法により形成する。次いで、層間絶縁膜１４上にフォトレジスト膜２１を塗布し、フォトレジスト膜２１を露光及び現像する。これによりフォトレジスト膜２１には、Ａｌ合金パターン１２の上方に位置する複数の孔２１ａ、及びＡｌ合金パターン１２の周囲を囲む溝２１ｂが形成される。溝２１ｂは、全体がＡｌ合金パターン１３の上方に位置している。孔２１ａのレイアウト、及び孔２１ａと溝２１ｂの位置関係は、第１の実施形態における孔２０ａのレイアウト、及び孔２０ａと溝２０ｂの位置関係と略同一である。

次いで，図６の各図に示すように、フォトレジスト膜２１をマスクとして層間絶縁膜１４をドライエッチングする。これにより、層間絶縁膜１４には、孔２１ａそれぞれの下に位置する接続孔１４ａ、及び溝２１ｂの下に位置する溝１４ｂが形成される。複数の接続孔１４ａは、それぞれＡｌ合金パターン１２上に位置しており、溝１４ｂは、全体がＡｌ合金パターン１３上に位置している。

このドライエッチングにおいて、第１の実施形態と同様の作用により、Ａｌ合金パターン１２には、孔２１ａ及び接続孔１４ａを介して電荷が流入する。Ａｌ合金パターン１２はタングステンプラグ１１ｃを介してゲート電極４に接続しているため、Ａｌ合金パターン１２に流入した電荷はゲート絶縁膜３にダメージを与え、その特性を劣化させる。そして、素子領域２ａに形成されたトランジスタの特性、又はゲート絶縁膜３が絶縁破壊する電圧を測定することにより、Ａｌ合金パターン１３に流入した電荷の量を判断することができる。

孔２１ａ及び接続孔１４ａを介してＡｌ合金パターン１２に流入する電荷には、孔２１ａ及び接続孔１４ａに直接飛び込んでくる電荷と、フォトレジスト膜２１の表面にチャージした後に孔２１ａ及び接続孔１４ａを介してＡｌ合金パターン１２に流入する電荷とがある。後者の電荷量に影響を与えるエリアは、第１の実施形態と同様の作用により、溝２１ｂ，１４ｂに囲まれたエリアに限定される。また、第１の実施形態と同様に、溝２１ｂ，１４ｂに囲まれたエリアが十分に広い場合、接続孔１４ａの数すなわち密度に比例する。

以上、第２の実施形態によれば、Ａｌ合金配線層上に位置する層間絶縁膜１４に接続孔１４ａを形成するときのプラズマダメージを測定するＴＥＧが形成される。このＴＥＧは溝１４ｂ，２１ｂを有している。従って、層間絶縁膜１４に接続孔１４ａを形成するためのドライエッチングにおいて、Ａｌ合金パターン１２に流入する電荷の量に影響を与えるエリアを、溝１４ｂ，２１ｂの内側に限定することができる。

なお、本実施形態においても、シリコン基板１は、例えばモニター用のシリコンウェハであるが、半導体チップが形成されるシリコンウェハであっても良い。後者の場合、上記した各部材は、半導体チップを相互に分離するダイシングライン上に配置される。

図７は、本発明の第３の実施形態に係る半導体装置の製造方法を説明する為の平面図である。本図は、第１の実施形態における図３（Ａ）に相当する図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

本実施形態では、第１の実施形態に示したＴＥＧが複数同時に、第１の実施形態と同一の工程で形成される。それぞれのＴＥＧは、フォトレジスト膜２０に形成された孔２０ａ及び層間絶縁膜１０に形成された接続孔１０ａそれぞれの数及び相互間隔が、互いに異なる。それ以外の部材の形状は、すべてのＴＥＧで同一である。

本実施形態によれば、第１の実施形態と同一の効果を得ることができる。また、溝２０ｂ，１０ｂの内側に位置するエリアが十分に広い場合、孔２０ａ及び接続孔１０ａそれぞれの数が増減しても、いずれの接続孔１０ａからも離れているエリアが生じる。このエリアにチャージした電荷はいずれの接続孔１０ａにも流入しない。

従って、接続孔１０ａの数及び相互間隔を変えることにより、溝２０ｂ，１０ｂの内側に位置するエリアのうち、プラズマチャージに寄与するエリアの大きさを変えることができる。このため、素子領域２ａに形成されたトランジスタの特性、又はゲート絶縁膜３が絶縁破壊する電圧をＴＥＧそれぞれ毎に比較することにより、接続孔１０ａを形成するときのプラズマダメージの大きさが、接続孔１０ａの密度にどのように依存しているかを測定することができる。

図８は、本発明の第４の実施形態に係る半導体装置の製造方法を説明する為の平面図である。本図は、第２の実施形態における図６（Ａ）に相当する図である。以下、第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。

本実施形態では、第２の実施形態に示したＴＥＧが複数同時に、第２の実施形態と同一の工程で形成される。それぞれのＴＥＧは、フォトレジスト膜２１に形成された孔２１ａ及び層間絶縁膜１４に形成された接続孔１４ａの数及び相互間隔が、互いに異なる。それ以外の部材の形状は、すべてのＴＥＧで同一である。

本実施形態によれば、第２の実施形態と同一の効果を得ることができる。また、第３の実施形態と同一の作用により、素子領域２ａに形成されたトランジスタの特性、又はゲート絶縁膜３が絶縁破壊する電圧をＴＥＧそれぞれ毎に比較することにより、接続孔１４ａを形成するときのプラズマダメージの大きさが、接続孔１４ａの密度にどのように依存しているかを測定することができる。

図９は、本発明の第５の実施形態に係る半導体装置の製造方法を説明する為の平面図である。本図は、第１の実施形態における図３（Ａ）に相当する図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

本実施形態では、第１の実施形態に示したＴＥＧが複数同時に、第１の実施形態と同一の工程で形成される。それぞれのＴＥＧは、ポリシリコンパターン５の大きさ、及び溝２０ｂ，１０ｂの内側に位置するエリアの大きさが互いに異なる。それ以外の部材の形状及び数は、すべてのＴＥＧで同一である。

電荷は、フォトレジスト膜２０のうち接続孔１０ａから一定範囲内に位置するエリアにチャージした場合に、接続孔１０ａに流入する。 ポリシリコンパターン５が小さく、かつ溝２０ｂ，１０ｂの内側に位置するエリアが狭いＴＥＧでは、チャージした電荷が流入するエリアが接続孔１０ａ相互間で重なる。これに対し、ポリシリコンパターン５が十分に大きく、かつ溝２０ｂ，１０ｂの内側に位置するエリアが十分に広い場合、チャージした電荷が流入するエリアが接続孔１０ａ相互間で重ならない。

従って、本実施形態によれば、ポリシリコンパターン５の大きさ、及び溝２０ｂ，１０ｂが囲むエリアの大きさを変えることにより、溝２０ｂ，１０ｂの内側に位置するエリアのうち、プラズマチャージに寄与するエリアの大きさを変えることができる。このため、素子領域２ａに形成されたトランジスタの特性、又はゲート絶縁膜３が絶縁破壊する電圧をＴＥＧそれぞれ毎に比較することにより、接続孔１０ａを形成するときのプラズマダメージの大きさが、接続孔１０ａの密度にどのように依存しているかを測定することができる。

図１０は、本発明の第６の実施形態に係る半導体装置の製造方法を説明する為の平面図である。本図は、第２の実施形態における図６（Ａ）に相当する図である。以下、第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。

本実施形態では、第２の実施形態に示したＴＥＧが複数同時に、第２の実施形態と同一の工程で形成される。それぞれのＴＥＧは、Ａｌ合金パターン１２の大きさ、及び溝２１ｂ，１４ｂが囲むエリアの大きさが互いに異なる。それ以外の部材の形状及び数は、すべてのＴＥＧで同一である。

本実施形態によれば、第２の実施形態と同一の効果を得ることができる。また、第５の実施形態と同一の作用により、素子領域２ａに形成されたトランジスタの特性、又はゲート絶縁膜３が絶縁破壊する電圧をＴＥＧそれぞれ毎に比較することにより、接続孔１４ａを形成するときのプラズマダメージの大きさが、接続孔１４ａの密度にどのように依存しているかを測定することができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

第１の実施形態に係る半導体装置の製造方法を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 （Ａ）は図１の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 （Ａ）は図２の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 第２の実施形態に係る半導体装置の製造方法を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 （Ａ）は図４の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 （Ａ）は図５の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 第３の実施形態に係る半導体装置の製造方法を説明する為の平面図。 第４の実施形態に係る半導体装置の製造方法を説明する為の平面図。 第５の実施形態に係る半導体装置の製造方法を説明する為の平面図。 第６の実施形態に係る半導体装置の製造方法を説明する為の平面図。 （Ａ）は従来の半導体装置が有するＴＥＧを説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。

符号の説明

１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート絶縁膜、４，１０４…ゲート電極、５，１０５…ポリシリコンパターン、６…接地用ポリシリコンパターン、７ａ，７ｂ…不純物領域、１０，１４，１１０…層間絶縁膜、１０ａ，１０ｃ，１０ｄ，１４ａ，１１０ａ…接続孔、１０ｂ，１４ｂ，２０ｂ，２１ｂ…溝、１１ｃ，１１ｄ…タングステンプラグ、１２，１３…Ａｌ合金パターン、２０，２１，１２０…フォトレジスト膜、２０ａ，２１ａ，１２０ａ…孔

Claims (11)

1. 半導体基板にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極と同一層に位置し、前記ゲート電極に接続するＴＥＧ用導体パターンを形成する工程と、
   前記ＴＥＧ用導体パターン上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上にマスクパターンを形成する工程と、
   前記マスクパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記ＴＥＧ用導体パターン上に位置する接続孔、及び前記ＴＥＧ用導体パターンの周囲を取り囲む溝を形成する工程と、
   前記ゲート絶縁膜の耐圧特性、又は前記ゲート絶縁膜を有するトランジスタの特性を測定する工程と、
   を具備する半導体装置の製造方法。
2. 半導体基板にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極より上層に位置し、前記ゲート電極に接続するＴＥＧ用導体パターンを形成する工程と、
   前記ＴＥＧ用導体パターン上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上にマスクパターンを形成する工程と、
   前記マスクパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記ＴＥＧ用導体パターン上に位置する接続孔、及び前記ＴＥＧ用導体パターンの周囲を取り囲む溝を形成する工程と、
   前記ゲート絶縁膜の耐圧特性、又は前記ゲート絶縁膜を有するトランジスタの特性を測定する工程と、
   を具備する半導体装置の製造方法。
3. 半導体基板に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極と同一層に位置し、前記ゲート電極に接続するＴＥＧ用導体パターンと、
   前記ＴＥＧ用導体パターン上に形成された層間絶縁膜と、
   前記層間絶縁膜に形成され、前記ＴＥＧ用導体パターン上に位置する接続孔と、
   前記層間絶縁膜に形成され、前記ＴＥＧ用導体パターンの周囲を取り囲む溝と、
   を具備する半導体装置。
4. 半導体基板に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極より上層に位置し、前記ゲート電極に接続するＴＥＧ用導体パターンと、
   前記ＴＥＧ用導体パターン上に形成された層間絶縁膜と、
   前記層間絶縁膜に形成され、前記ＴＥＧ用導体パターン上に位置する接続孔と、
   前記層間絶縁膜に形成され、前記ＴＥＧ用導体パターンの周囲を取り囲む溝と、
   を具備する半導体装置。
5. 前記半導体基板に形成された放電用の不純物領域と、
   前記不純物領域に接続され、前記ＴＥＧ用導体パターンと同一層に位置し、前記溝の下に位置する放電用導電パターンをさらに具備する請求項３又は４に記載の半導体装置。
6. 前記半導体基板は、複数のチップ領域、及び前記複数のチップ領域を相互に分離するダイシング領域を有しており、
   前記ゲート絶縁膜、前記ゲート電極、前記ＴＥＧ用導体パターン、前記接続孔、及び前記溝は、前記ダイシング領域に配置されている請求項３〜５のいずれか一項に記載の半導体装置。
7. 前記半導体基板はモニター用の半導体基板である請求項３〜５のいずれか一項に記載の半導体装置。
8. 半導体基板に形成された第１のゲート絶縁膜及び第２のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
   前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
   前記１及び第２のゲート電極と同一層に位置し、前記第１のゲート電極に接続する第１のＴＥＧ用導体パターンと、
   前記第１のＴＥＧ用導体パターンと同一層に位置し、前記第２のゲート電極に接続する第２のＴＥＧ用導体パターンと、
   前記第１及び第２のＴＥＧ用導体パターンそれぞれ上に形成された層間絶縁膜と、
   前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターン上に位置する複数の第１の接続孔と、
   前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターン上に位置する複数の第２の接続孔と、
   前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第１の溝と、
   前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターンの周囲を取り囲む第２の溝と、
   を具備し、前記第１の溝が囲むエリアの面積は前記第２の溝が囲むエリアの面積に略等しく、前記第１の接続孔の数は、前記第２の接続孔の数より多い半導体装置。
9. 半導体基板に形成された第１のゲート絶縁膜及び第２のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
   前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
   前記１及び第２のゲート電極と同一層に位置し、前記第１のゲート電極に接続する第１のＴＥＧ用導体パターンと、
   前記第１のＴＥＧ用導体パターンと同一層に位置し、前記第２のゲート電極に接続する第２のＴＥＧ用導体パターンと、
   前記第１及び第２のＴＥＧ用導体パターンそれぞれ上に形成された層間絶縁膜と、
   前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターン上に位置する複数の第１の接続孔と、
   前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターン上に位置する複数の第２の接続孔と、
   前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第１の溝と、
   前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第２の溝と、
   を具備し、前記第１の溝が囲むエリアの面積は前記第２の溝が囲むエリアの面積とは異なり、前記第１の接続孔の数は、前記第２の接続孔の数に等しい半導体装置。
10. 半導体基板に形成された第１のゲート絶縁膜及び第２のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記１及び第２のゲート電極より上層に位置し、前記第１のゲート電極に接続する第１のＴＥＧ用導体パターンと、
    前記第１のＴＥＧ用導体パターンと同一層に位置し、前記第２のゲート電極に接続する第２のＴＥＧ用導体パターンと、
    前記第１及び第２のＴＥＧ用導体パターンそれぞれ上に形成された層間絶縁膜と、
    前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターン上に位置する複数の第１の接続孔と、
    前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターン上に位置する複数の第２の接続孔と、
    前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第１の溝と、
    前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターンの周囲を取り囲む第２の溝と、
    を具備し、前記第１の溝が囲むエリアの面積は前記第２の溝が囲むエリアの面積に略等しく、前記第１の接続孔の数は、前記第２の接続孔の数より多い半導体装置。
11. 半導体基板に形成された第１のゲート絶縁膜及び第２のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記１及び第２のゲート電極より上層に位置し、前記第１のゲート電極に接続する第１のＴＥＧ用導体パターンと、
    前記第１のＴＥＧ用導体パターンと同一層に位置し、前記第２のゲート電極に接続する第２のＴＥＧ用導体パターンと、
    前記第１及び第２のＴＥＧ用導体パターンそれぞれ上に形成された層間絶縁膜と、
    前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターン上に位置する複数の第１の接続孔と、
    前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターン上に位置する複数の第２の接続孔と、
    前記層間絶縁膜に形成され、前記第１のＴＥＧ用導体パターンの周囲を取り囲む第１の溝と、
    前記層間絶縁膜に形成され、前記第２のＴＥＧ用導体パターンの周囲を取り囲む第２の溝と、
    を具備し、前記第１の溝が囲むエリアの面積は前記第２の溝が囲むエリアの面積とは異なり、前記第１の接続孔の数は、前記第２の接続孔の数に等しい半導体装置。
    

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