TWI731705B - 積體晶片及其形成方法 - Google Patents

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Abstract

本發明實施例有關於一種積體晶片及其形成方法，積體 晶片包括絕緣體上矽基底，絕緣體上矽基底具有位於主動層與基礎層之間的絕緣體層。半導體元件及淺溝槽隔離結構設置在絕緣體上矽基底的前側上。半導體芯結構連續地環繞半導體元件且穿過淺溝槽隔離結構並朝絕緣體上矽基底的後側延伸。第一絕緣體襯墊部分及第二絕緣體襯墊部分環繞半導體芯結構的第一最外側壁及第二最外側壁。第一絕緣體襯墊部分及第二絕緣體襯墊部分分別具有第一突起及第二突起。第一突起及第二突起配置在淺溝槽隔離結構與絕緣體上矽基底的絕緣體層之間。

Description

積體晶片及其形成方法
本發明實施例是有關於一種積體晶片及其形成方法。
現代積體晶片包括形成在半導體基底(例如，矽)上的數百萬或數十億個半導體元件。積體晶片(integrated chip，IC)可根據積體晶片的應用而使用許多不同類型的半導體元件。為減小積體晶片的面積，可彼此緊靠地形成半導體元件。為防止半導體元件之間發生干擾，正在研究在積體晶片中進行元件隔離的技術及/或特徵。其中，深溝槽隔離(deep trench isolation，DTI)結構是在半導體元件之間提供電隔離以提高元件性能而不會在積體晶片上佔據大面積的有發展前景的候選。
本發明實施例提供一種積體晶片包括：絕緣體上矽(SOI)基底，包括位於主動層與基礎層之間的絕緣體層；半導體元件，設置在所述絕緣體上矽基底的前側上；淺溝槽隔離(STI)結構， 位於所述絕緣體上矽基底的所述前側上；半導體芯結構，連續地環繞所述半導體元件且在第一方向上從所述絕緣體上矽基底的所述前側朝所述絕緣體上矽基底的後側延伸，其中所述半導體芯結構延伸穿過所述淺溝槽隔離結構；以及第一絕緣體襯墊部分及第二絕緣體襯墊部分，分別環繞所述半導體芯結構的第一最外側壁及所述半導體芯結構的第二最外側壁，其中所述第一絕緣體襯墊部分包括配置在所述淺溝槽隔離結構與所述絕緣體層之間的第一突起，其中所述第一突起在與所述第一方向不同的第二方向上遠離所述半導體芯結構的所述第一最外側壁延伸，且其中所述第二絕緣體襯墊部分包括配置在所述淺溝槽隔離結構與所述絕緣體層之間的第二突起，其中所述第二突起在與所述第二方向相反的第三方向上遠離所述半導體芯結構的所述第二最外側壁延伸。
本發明實施例提供一種積體晶片包括：基礎層；主動層，配置在所述基礎層之上；絕緣體層，分隔所述主動層與所述基礎層；淺溝槽隔離(STI)結構，從所述主動層的頂表面朝所述絕緣體層延伸；以及深溝槽隔離(DTI)結構，連續地分隔所述主動層的內側區與所述主動層的外側區，其中所述深溝槽隔離結構延伸穿過所述淺溝槽隔離結構、延伸穿過所述主動層並延伸到所述基礎層中，且其中所述深溝槽隔離結構包括：半導體芯結構，從所述主動層延伸到所述基礎層；以及絕緣體襯墊結構，覆蓋所述半導體芯結構的最外側壁，其中所述絕緣體襯墊結構及所述半導體芯結構直接接觸所述基礎層，且其中所述絕緣體襯墊結構在所述 絕緣體襯墊結構的不同高度處具有變化的寬度且在位於所述淺溝槽隔離結構與所述絕緣體層之間的高度處具有最大寬度。
本發明實施例提供一種積體晶片的形成方法，包括：形成延伸到絕緣體上矽(SOI)基底的主動層中的淺溝槽隔離(STI)結構；在所述絕緣體上矽基底的所述主動層之上形成罩幕層，其中所述罩幕層包括直接上覆在所述淺溝槽隔離結構上的開口；執行第一移除製程以移除直接位於所述罩幕層的所述開口之下的部分所述淺溝槽隔離結構，從而暴露出所述絕緣體上矽基底的所述主動層；執行第二移除製程，以在側向上移除位於所述淺溝槽隔離結構下方的部分所述主動層；執行第三移除製程，以移除直接位於所述罩幕層的所述開口之下的所述絕緣體上矽基底的所述主動層的剩餘部分和所述絕緣體上矽基底的絕緣體層，從而暴露出所述絕緣體上矽基底的基礎層；在由所述第一移除製程、所述第二移除製程及所述第三移除製程界定的所述絕緣體上矽基底的所述主動層的內表面、所述絕緣體層的內表面及所述基礎層的內表面內形成絕緣體襯墊層；執行第四移除製程以移除覆蓋所述絕緣體上矽基底的所述基礎層的部分所述絕緣體襯墊層；以及形成位於所述絕緣體上矽基底之上且接觸所述絕緣體襯墊層的半導體材料。
100A、200、300、400、500、600、700、800A、900、1000、1100、1200、1300A、1400、1500、1600、1700A、1800:剖視圖
100B、800B、1300B、1700B:俯視圖
101:絕緣體上矽基底
101b:後側
101f:前側
102:基礎層
104:絕緣體層
106:主動層
106i:內側區
106o:外側區
106s、108s:內側壁
108:淺溝槽隔離結構
110:深溝槽隔離結構
112:半導體芯結構
112b、404:最底表面
112f:第一最外側壁
112s:第二最外側壁
114:絕緣體襯墊結構
114f、502:第一突起
114s、504:第二突起
114x:第一部分
114y:第二部分
120:半導體元件
120a:汲極區
120b:源極區
120c:閘極介電層
120d:閘極電極
124:第一方向
202:第二方向
204:第三方向
402:最頂表面
701:下部內連結構
702:接觸通孔
704:介電結構
901:保護結構
902:氮化物層
904:氧化物層
1002:罩幕層
1004:開口
1102:第一移除製程
1202:第二移除製程
1302:第三移除製程
1402:絕緣體襯墊層
1404:凹進部
1502:第四移除製程
1504:彎曲的上側壁
1602:半導體材料
1900:方法
1902、1904、1906、1908、1910、1912、1914、1916:動作
AA’、BB’:橫截面線
d1:第一距離
d2:第二距離
h1:第一高度
t1:第一厚度
t2:第二厚度
t3:第三厚度
t3mx:最大第三厚度
VD:汲極電壓端子
VG:閘極電壓端子
Vi:隔離電壓端子
VS:源極電壓端子
w1:第一寬度
w2:第二寬度
w3:第三寬度
w4:第四寬度
w1mx:最大第一寬度
w2mx:最大第二寬度
圖1A及圖1B示出具有深溝槽隔離結構的積體晶片的一些實施例的各種視圖，所述深溝槽隔離結構環繞半導體元件且包括覆蓋半導體芯結構的最外側壁的絕緣體襯墊結構。
圖2到圖6示出包括絕緣體襯墊結構的深溝槽隔離結構的一些各種實施例的剖視圖，所述絕緣體襯墊結構覆蓋半導體芯結構的最外側壁，其中絕緣體襯墊結構包括第一突起及第二突起。
圖7示出具有耦合到接觸通孔的深溝槽隔離結構的積體晶片的一些額外實施例的剖視圖。
圖8A到圖18示出在基底中形成深溝槽隔離結構的方法的一些實施例的各種視圖，所述方法包括進行等向性蝕刻以增大寬度且因此增大深溝槽隔離結構的絕緣體襯墊結構的可靠性。
圖19示出闡述圖8A到圖18的方法的一些實施例的流程圖。
以下公開內容提供諸多不同的實施例或實例以實施所提供主題的不同特徵。下文闡述元件及佈置的具體實例以使本發明簡明。當然，這些僅是實例並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可包括第一特徵與第二特徵形成為直接接觸的實施例，且還可包括額外特徵可形成在第一特徵與第二特徵之間以使得第一特徵與第二特徵不可直接接觸的實施例。另外，本發明可在各種實例中重複使用元件標號及/或字母。此重複是出於簡明及清晰目的，本質 上並不規定所述的各種實施例及/或配置之間的關係。
此外，為便於說明起見，本文中可使用例如「在...之下(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」等空間相對用語來闡述一個元件或特徵與另外的元件或特徵之間的關係，如圖中所說明。除了圖中所繪示的定向之外，所述空間相對用語還旨在囊括元件在使用或操作中的不同定向。可以其他方式對設備進行定向(旋轉90度或處於其他定向)，且同樣地可據此對本文中所使用的空間相對描述符加以解釋。
在一些應用中，可將一個以上半導體元件整合到同一基底上。然而，隨著元件尺寸減小及電壓操作條件提高(例如，大於100伏特)，可能難以防止電流洩漏、半導體元件之間發生串擾及/或最終的元件性能劣化。為減輕電流洩漏及元件性能劣化，在一些實施例中，舉例來說，可將多個半導體元件整合在絕緣體上矽(silicon-on-insulator，SOI)基底上，其中絕緣體上矽基底包括主動層與基礎層之間的絕緣體層。在其他實施例中，為將半導體元件佈置得更靠近彼此且提供更可靠的元件隔離，可形成隔離結構以將半導體元件彼此電隔開。舉例來說，可形成填充有多晶矽的深溝槽隔離(DTI)結構以連續地環繞半導體元件中的每一者。DTI結構可延伸到基礎層中，以使得多晶矽接觸SOI基底的基礎層。可在操作期間將多晶矽接地從而將SOI基底的基礎層接地，以實現電隔離且提高元件性能。
為例如在SOI基底中形成DTI結構，形成自主動層的頂表面延伸並延伸穿過絕緣體層以暴露出基礎層的溝槽。形成絕緣體襯墊以為溝槽加襯。可進行移除製程以從SOI基底的基礎層移除絕緣體襯墊，而絕緣體襯墊保留在由SOI基底的主動層及絕緣體層界定的溝槽側壁上。然而，移除製程可致使絕緣體襯墊的上部部分的厚度減小，進而劣化DTI結構的有效性。舉例來說，如果絕緣體襯墊過薄，則絕緣體襯墊的崩潰電壓可能過小，而絕緣體襯墊可被半導體元件在操作期間所產生的電壓偏壓崩潰。
本發明的各種實施例有關於形成DTI結構的方法，所述方法是增大絕緣體襯墊的上部部分的厚度，使得當執行移除製程以從SOI基底的基礎層移除絕緣體襯墊時，絕緣體襯墊厚度的減小不會影響到DTI結構性能。因此，在一些實施例中，所得的DTI結構環繞半導體元件且具有崩潰電壓大於半導體元件所產生的電壓偏壓的絕緣體襯墊。
圖1A示出具有環繞半導體元件的深溝槽隔離(DTI)結構的積體晶片的一些實施例的剖視圖100A。
圖1A的積體晶片包括嵌置在絕緣體上矽(SOI)基底101內的DTI結構110。SOI基底101包括位於基礎層102與主動層106之間的絕緣體層104。在一些實施例中，DTI結構110從SOI基底101的前側101f朝SOI基底101的後側101b延伸達第一高度h1，且接觸基礎層102。第一高度h1可在與SOI基底101的前側101f實質上正交的第一方向124上進行測量。在一些實施例 中，第一高度h1處於例如大約4微米與大約8微米之間的範圍中。在一些實施例中，積體晶片還包括從SOI基底101的前側101f延伸到主動層106中的淺溝槽隔離(STI)結構108。在這些實施例中，DTI結構110可完全延伸穿過STI結構108。
DTI結構110包括環繞半導體芯結構112的最外側壁的絕緣體襯墊結構114。在一些實施例中，絕緣體襯墊結構114未覆蓋半導體芯結構112的最底表面112b，且半導體芯結構112的最底表面112b直接接觸SOI基底101的基礎層102。在一些實施例中，絕緣體襯墊結構114將半導體芯結構112與絕緣體層104、主動層106及STI結構108隔開。
在一些實施例中，DTI結構110連續且完全地環繞半導體元件120。半導體元件120可以是例如電晶體元件，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，而在其他實施例中，可以是例如包括多個電晶體元件的雙極互補金屬氧化物半導體雙擴散金屬氧化物半導體(bipolar complementary metal oxide semiconductor double diffused metal oxide semiconductor，BCD)元件。因此，在一些實施例中，半導體元件120可包括：至少一個汲極區120a，耦合到汲極電壓端子VD；源極區120b，耦合到源極電壓端子Vs；及閘極電極120d，配置在閘極介電層120c之上且耦合到閘極電壓端子VG。
在一些實施例中，半導體元件120可在高電壓條件下操 作，所述高電壓條件可被量化為例如大於100伏特。應瞭解，其他類型的半導體元件及/或操作電壓值也在本發明的範圍內。在一些實施例中，DTI結構110可耦合到隔離電壓端子Vi。在一些實施例中，可在操作期間將隔離電壓端子Vi接地以將半導體芯結構112及基礎層102接地，從而將整合在SOI基底101上的其他元件電隔離。在其他實施例中，可對隔離電壓端子Vi施加非零電壓偏壓，以將整合在SOI基底101上的其他元件電隔離。
此外，在一些實施例中，絕緣體襯墊結構114包括覆蓋半導體芯結構112的第一最外側壁112f的第一部分114x，且包括覆蓋半導體芯結構112的第二最外側壁112s的第二部分114y。在一些實施例中，絕緣體襯墊結構114的第一部分114x具有在DTI結構110的整個第一高度h1上變化的第一厚度t1，且絕緣體襯墊結構114的第二部分114y具有在DTI結構110的整個第一高度h1上變化的第二厚度t2。在這些實施例中，絕緣體襯墊結構114的第一部分114x包括第一突起114f，且絕緣體襯墊結構114的第二部分114y包括第二突起114s。第一突起114f及第二突起114s可配置在STI結構108與絕緣體層104之間。在這些實施例中，第一突起114f及第二突起114s確保當絕緣體襯墊結構114未被STI結構108環繞時，絕緣體襯墊結構114足夠厚以具有足夠高的崩潰電壓，從而有效地將半導體元件120的高電壓偏壓(例如，大於100伏特)與整合在SOI基底101上的其他元件隔離。舉例來說，在一些實施例中，絕緣體襯墊結構114的第一厚度t1及第二 厚度t2至少在低於STI結構108的高度處至少等於約5千埃，以隔離在高電壓(例如，大於100伏特)下操作的半導體元件120。
圖1B示出包括連續地環繞半導體元件的DTI結構的積體晶片的一些實施例的俯視圖100B。在一些實施例中，圖1A的剖視圖100A可對應於圖1B的橫截面線AA’。
如圖1B的俯視圖100B中所說明，DTI結構110及STI結構108可完全且連續地環繞半導體元件120。此外，DTI結構110可連續地將主動層106的內側區106i與主動層106的外側區106o隔開。在這些實施例中，半導體元件120配置在主動層106的內側區106i上，且其他元件可配置在主動層106的外側區106o上。因此，DTI結構110及STI結構108可電隔離主動層106的內側區106i上的元件與主動層106的外側區106o上的元件。在一些實施例中，DTI結構110展現出一些類型的「類環(ring-like)」形狀，這可意味著DTI結構110是例如具有內周界及外周界的連續連接結構。此外，在一些實施例中，DTI結構110可展現出類矩形環形狀，而在其他實施例中，DTI結構110可展現出例如類圓環形狀、類橢圓環形狀或一些其他的類幾何環形狀。
圖2到圖6分別示出絕緣體襯墊結構的第一突起及第二突起的一些替代實施例的各種剖視圖200到600。
如圖2的剖視圖200中所示，在一些實施例中，絕緣體襯墊結構114的第一突起114f及第二突起114s展現出實質上彎曲的輪廓。此外，在一些實施例中，絕緣體襯墊結構114的第一部 分114x的第一突起114f可在與第一方向(圖1A所示124)不同的第二方向202上遠離半導體芯結構112的第一最外側壁112f延伸。在一些實施例中，第二方向202垂直於第一方向(圖1A所示124)。類似地，在一些實施例中，絕緣體襯墊結構114的第二部分114y的第二突起114s可在與第二方向202相反的第三方向204上遠離半導體芯結構112的第二最外側壁112s延伸。此外，在一些實施例中，絕緣體襯墊結構114的第一突起114f及第二突起114s直接位於STI結構108之下且直接接觸STI結構108。
如圖3的剖視圖300中所示，在一些實施例中，絕緣體襯墊結構114的第一突起114f及第二突起114s可具有比圖2中所說明的第一突起114f及第二突起114s更粗糙的輪廓。舉例來說，在一些實施例中，第一突起114f及第二突起114s具有展現出如圖2中所示類半橢圓輪廓的實質上平滑彎曲的輪廓，而在其他實施例中，例如在圖3中，第一突起114f及第二突起114s具有包括一些彎曲部分及/或平坦部分的更參差輪廓，但未展現出常見形狀(例如，類圓形、類橢圓、類細長矩形等)的輪廓。
此外，絕緣體襯墊結構114可具有在第二方向及/或第三方向(圖2所示202、204)上測量的第一寬度w1，所述第一寬度w1在DTI結構110的整個第一高度h1上變化。在一些實施例中，第一寬度w1包括絕緣體襯墊結構114的第一部分114x及第二部分114y各自的第一厚度及第二厚度(圖1A所示t1、t2)且也包括半導體芯結構112。在一些實施例中，絕緣體襯墊結構114的最大 第一寬度w1mx包括絕緣體襯墊結構114的第一突起114f及第二突起114s。此外，在一些實施例中，絕緣體襯墊結構114的最大第一寬度w1mx是第一寬度w1的最大值，位於STI結構108與SOI基底101的絕緣體層104之間的高度處，是在第二方向及/或第三方向(圖2所示202、204)上測量，且包括絕緣體襯墊結構114的第一部分114x及第二部分114y。絕緣體襯墊結構114的最小寬度可以是第一寬度w1的最小寬度，且因此絕緣體襯墊結構114的最小寬度也是在第二方向及/或第三方向(圖2所示202、204)上測量且包括絕緣體襯墊結構114的第一部分114x及第二部分114y。在一些實施例中，絕緣體襯墊結構114的最大第一寬度w1mx比絕緣體襯墊結構114的最小寬度大至少400埃，以確保配置在STI結構108下方的絕緣體襯墊結構114足夠厚以具有足夠高的崩潰電壓，從而有效地將半導體元件(圖1A所示120)與整合在SOI基底101上的其他元件隔離。
如圖4的剖視圖400中所示，在一些實施例中，絕緣體襯墊結構114的至少一第二突起114s具有位於STI結構108的最底表面404上方的最頂表面402。在這些實施例中，第一突起114f及第二突起114s的一些部分仍配置在STI結構108下方，以確配置在STI結構108下方的部分保絕緣體襯墊結構114有效地將半導體元件(圖1A所示120)與整合在SOI基底101上的其他元件隔離。
此外，在一些實施例中，半導體芯結構112可具有在第 二方向及/或第三方向(圖2所示202、204)上測量的第二寬度w2，所述第二寬度w2在DTI結構110的整個第一高度h1上變化。第二寬度w2可在半導體芯結構112的第一最外側壁112f與第二最外側壁112s之間測量。在一些實施例中，當在從SOI基底101的前側101f到SOI基底101的後側101b的各個高度處對第二寬度w2進行測量時，第二寬度w2連續地減小。因此，在一些實施例中，半導體芯結構112的最大第二寬度w2mx是第二寬度w2的最大值，且是在半導體芯結構112的最頂表面處測量。在一些實施例中，第二寬度w2處於例如大約1微米與大約1.5微米之間的範圍中。應瞭解，第二寬度w2的其他值也在本發明的範圍內。
如圖5的剖視圖500中所示，在一些實施例中，半導體芯結構112也可包括第一突起502及第二突起504。在這些實施例中，半導體芯結構112的第一突起502可配置在半導體芯結構112的第一最外側壁112f上且在第二方向(圖2所示202)上向外延伸，且半導體芯結構112的第二突起504可配置在半導體芯結構112的第二最外側壁112s上且在第三方向(圖2所示204)上向外延伸。在這些實施例中，半導體芯結構112的第一突起502及第二突起504可配置在STI結構108與SOI基底101的絕緣體層104之間的高度處。在這些實施例中，當在從SOI基底101的前側101f到SOI基底101的後側101b的各個高度處對第二寬度w2進行測量時，第二寬度w2可不連續地減小。
如圖6的剖視圖600中所示，在一些實施例中，DTI結 構110可具有總體彎曲的底表面。舉例來說，在一些實施例中，半導體芯結構112的最底表面112b及絕緣體襯墊結構114的最底表面114b是實質上彎曲的。在一些實施例中，半導體芯結構112的最底表面112b配置在絕緣體襯墊結構114的最底表面114b下方。
圖7示出積體晶片的一些實施例的剖視圖700，所述積體晶片包括DTI結構及耦合到接觸通孔的半導體元件。
在一些實施例中，下部內連結構701上覆在SOI基底101上，且接觸通孔702設置在介電結構704內。接觸通孔702中的至少一者可耦合到DTI結構110的半導體芯結構112。此外，接觸通孔702可將半導體元件120的汲極區120a耦合到汲極電壓端子VD，將半導體元件120的閘極電極120d耦合到閘極電壓端子VG，且將半導體元件120的源極區120b耦合到源極電壓端子VS。在一些實施例中，內連通孔及導線(未示出)的網路耦合到接觸通孔702。
在一些實施例中，介電結構704包含例如氮化物(例如，氮化矽、氮氧化矽)、碳化物(例如，碳化矽)、氧化物(例如，氧化矽)、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低k氧化物(例如，摻雜碳的氧化物、SiCOH)等。在一些實施例中，接觸通孔702包含例如銅、鎢、鋁或一些其他的導電材料。
此外，在一些實施例中，半導體芯結構112、基礎層102及主動層106可各自包含例如矽、鍺等半導體材料。舉例來說，在一些實施例中，基礎層102可包含單晶矽，主動層106可包含經過摻雜的矽，且半導體芯結構112可包含多晶矽。在一些實施例中，絕緣體襯墊結構114、絕緣體層104及STI結構108可各自包含絕緣體及/或介電材料，例如二氧化矽、氮化矽、氧化鍺、氮氧化矽等。舉例來說，在一些實施例中，絕緣體襯墊結構114與STI結構108可包含相同的材料，例如二氧化矽；而絕緣體層104可包含不同的材料，例如氧化鍺。在一些其他實施例中，絕緣體襯墊結構114、STI結構108及絕緣體層104可各自包含相同的材料或可各自包含不同的材料。此外，STI結構108、絕緣體層104及/或絕緣體襯墊結構114可包括崩潰電壓大於半導體元件120所產生的電壓偏壓(例如，大於100伏特)的絕緣體材料及結構(例如，厚度)，以減輕在操作期間從半導體元件120發生的洩漏。
圖8A到圖18示出形成具有深溝槽隔離(DTI)結構的積體晶片的方法的一些實施例的各種視圖800A到1800。儘管關於方法闡述了圖8A到圖18，但應瞭解，圖8A到圖18中所公開的結構並不僅限於此方法，而是可獨立於方法而作為結構單獨存在。
如剖視圖8A中所示，在一些實施例中，提供絕緣體上矽(SOI)基底101。在一些實施例中，SOI基底101包括基礎層102、配置在基礎層102之上的主動層106、配置在主動層106與基礎層102之間的絕緣體層104。在一些實施例中，基礎層102包含單晶 半導體材料(例如矽、鍺等)。類似地，主動層106也可包含半導體材料，例如矽、鍺等。在一些實施例中，舉例來說，主動層106可包含p型矽。在一些其他實施例中，SOI基底101可以是一些其他類型的基底，且包括任何類型的半導體主體(例如，矽/CMOS基體、SiGe等)。
在一些實施例中，主動層106具有在例如大約6.5微米與大約7.5微米之間的範圍中的厚度。在其他實施例中，主動層106具有等於大約7微米的厚度。在一些實施例中，絕緣體層104可以是塊狀氧化物，所述塊狀氧化物包括例如氧化矽。在其他實施例中，絕緣體層104可包含例如氮化物、碳化物或一些其他的介電材料。絕緣體層104可具有在例如大約0.2微米與大約0.4微米之間的範圍中的厚度。在其他實施例中，絕緣體層104可具有等於大約0.3微米的厚度。
在一些實施例中，在SOI基底101內形成淺溝槽隔離(STI)結構108。STI結構108可從SOI基底101的前側101f朝SOI基底101的後側101b延伸。在一些實施例中，舉例來說，STI結構108可在主動層106中延伸達大約1500埃的深度。在其他實施例中，STI結構108可在主動層106中延伸達在例如大約350奈米與大約400奈米之間的範圍中的深度。應瞭解，其他值也在本發明的範圍內。
在一些實施例中，通過各種步驟(光微影製程、移除製程及/或沉積製程)形成STI結構108，以使得STI結構108包含 介電材料。舉例來說，在一些實施例中，STI結構108可包含二氧化矽。在其他實施例中，可通過選擇性離子植入製程形成STI結構108，以使得STI結構108具有與主動層106不同的摻雜濃度。
圖8B示出配置在SOI基底101的主動層106之上的STI結構108的一些實施例的俯視圖800B。在一些實施例中，圖8A的剖視圖800A可對應於圖8B的橫截面線BB。
如圖8B的俯視圖800B中所示，在一些實施例中，STI結構108是連續連接的類環結構。從俯視圖800B來看，STI結構108可連續地將主動層106的內側區106i與主動層106的外側區106o隔開。
如圖9的剖視圖900中所示，在一些實施例中，在SOI基底101的前側101f上形成保護結構901。保護結構901可用於例如進行圖案化且也保護SOI基底101。在一些實施例中，保護結構901包括一個或多個硬罩幕層(例如，氮化矽層、碳化矽層等)。舉例來說，在一些實施例中，保護結構901可包括配置在SOI基底101的前側101f之上的氮化物層902及配置在氮化物層902之上的氧化物層904。在一些實施例中，氮化物層902包含氮化矽，且氧化物層904包含二氧化矽。在一些其他實施例中，保護結構901可包括更多或更少的層及/或可包含不同的材料。
在一些實施例中，氮化物層902可具有在例如大約150奈米與大約200奈米之間的範圍中的厚度。在一些實施例中，氧化物層904可具有在例如大約950奈米與大約1000奈米之間的範 圍中的厚度。應瞭解，其他值也在本發明的範圍內。在一些實施例中，可通過一種或多種沉積技術(例如物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma-enhanced chenical vapor deposition，PE-CVD)、原子層沉積(atomic layer deposition，ALD)、濺鍍等)形成保護結構901的氮化物層902及/或氧化物層904。在一些其他實施例中，可通過熱氧化製程形成氧化物層904。
如圖10的剖視圖1000中所示，在保護結構901之上形成罩幕層1002。罩幕層1002包括直接上覆在STI結構108上的開口1004。在一些實施例中，開口1004具有比STI結構108的第四寬度w4小的第三寬度w3。在一些實施例中，STI結構108的第四寬度w4是STI結構108的最小寬度。在其他實施例中，STI結構108的第四寬度w4可大於STI結構108的最小寬度。在一些實施例中，罩幕層1002包含經由旋轉塗佈製程沉積的光阻材料。然後，可根據光罩將罩幕層1002選擇性暴露於電磁輻射。電磁輻射會改變罩幕層1002內的暴露區的可溶解性以界定可溶解區。隨後，在移除可溶解區之後，對罩幕層1002進行顯影以界定開口1004。
如圖11的剖視圖1100中所示，在一些實施例中，執行第一移除製程1102以移除直接位於罩幕層1002的開口1004之下的部分保護結構901及部分STI結構108。在一些實施例中，第一移除製程1102包括在實質上垂直的方向上進行的乾式蝕刻製程。 在一些實施例中，在第一移除製程1102期間使用相同乾式蝕刻劑來移除氧化物層904、氮化物層902及STI結構108，而在其他實施例中，可在第一移除製程1102中使用一種以上乾式蝕刻劑來移除氧化物層904、氮化物層902及STI結構108。然而，在這些實施例中，在第一移除製程1102之後，暴露出直接配置在罩幕層1002的開口1004下方的部分主動層106。
如圖12的剖視圖1200中所示，在一些實施例中，執行第二移除製程1202以在側向上移除配置在STI結構108下方的部分主動層106。在一些實施例中，第二移除製程1202是使用乾式蝕刻劑的等向性蝕刻製程。在這些實施例中，第二移除製程1202可在側向上且在垂直方向上移除SOI基底101的部分主動層106。在一些實施例中，第二移除製程1202在側向上移除了主動層106的至少第一距離d1。可從通過第一移除製程(圖11所示1102)形成的STI結構108的內側壁108s到通過第二移除製程1202形成的主動層106的內側壁106s來測量第一距離d1。在一些實施例中，第一距離d1至少等於約200埃。在一些其他實施例中，舉例來說，第一距離d1處於大約500埃與大約1000埃之間的範圍中。此外，在一些實施例中，由於第二移除製程1202是等向性蝕刻製程，因此第二移除製程1202在垂直方向上移除SOI基底101的主動層106的直接配置在STI結構108下方的至少第二距離d2。在一些實施例中，舉例來說，第二距離d2可大於100奈米。應瞭解，第一距離d1及第二距離d2的其他值也在本發明的範圍內。舉例來 說，在一些實施例中，如果第二移除製程1202對主動層106的移除在所有方向上皆具有恒定的速率，則第二距離d2可約等於第一距離d1。在一些其他實施例中，如果對主動層106的移除速率在側向方向上與在垂直方向上不同，則第二距離d2可大於或小於第一距離d1。
在一些實施例中，第二移除製程1202使用移除SOI基底101的主動層106但不移除STI結構108的乾式蝕刻劑。在其他實施例中，由於第二移除製程1202的殘餘效果，STI結構108的一些部分可被移除。在一些實施例中，在第二移除製程1202中使用的乾式蝕刻劑可包含例如等向性地移除主動層106的部分的氙與氟化物的氣體混合物(例如，XeF6)、硫與氟化物的氣體混合物(例如，SF6)或一些其他適合的混合物(例如，氣體混合物、濕式混合物)。此外，在一些實施例中，可調整氣體混合物的組成、氣體混合物的濃度及/或第二移除製程1202的時間以對由第二移除製程1202形成的第一距離d1及第二距離d2加以控制。舉例來說，在一些實施例中，為使絕緣體襯墊結構(參見圖18所示114)的崩潰電壓大於半導體元件(參見圖18所示120)所產生的電壓，由第二移除製程1202形成的圖12所示第一距離d1等於至少500埃。因此，可調整第二移除製程1202的時間以使得第一距離d1等於至少500埃，從而確保絕緣體襯墊結構(參見圖18所示114)電隔離半導體元件(參見圖18所示120)與SOI基底101上的其他元件。
如圖13A的剖視圖1300A中所示，在一些實施例中，執行第三移除製程1302以移除直接位於罩幕層1002的開口1004之下的主動層106的剩餘部分。第三移除製程1302也移除直接位於罩幕層1002的開口1004之下的SOI基底101的部分絕緣體層104，以暴露出SOI基底101的基礎層102。在一些實施例中，第三移除製程1302移除直接位於罩幕層1002的開口1004之下的基礎層102的上部部分。在一些實施例中，第三移除製程1302是或包括在實質上垂直的方向上進行的乾式蝕刻製程。在一些實施例中，在第三移除製程1302期間使用相同的乾式蝕刻劑來移除主動層106、絕緣體層104，且在一些實施例中移除基礎層102。在其他實施例中，可在第三移除製程1302中使用一種以上乾式蝕刻劑來移除主動層106、絕緣體層104，且在一些實施例中移除基礎層102。然而，在這些實施例中，在第三移除製程1302之後，直接配置在罩幕層1002的開口1004下方的部分主動層106及部分絕緣體層104被移除，且暴露出SOI基底101的基礎層102。
圖13B示出在第三移除製程(圖13A所示1302)之後基礎層102的暴露部分的一些實施例的俯視圖1300B。在一些實施例中，圖13A的剖視圖1300A可對應於圖13B的橫截面線BB’。
如圖13B的俯視圖1300B中所示，在一些實施例中，罩幕層1002的開口1004是連續連接的類環結構。因此，圖13B中所說明的基礎層102的暴露部分也展現出連續連接的類環結構。
如圖14的剖視圖1400中所示，在一些實施例中，在SOI 基底101之上且在由第一移除製程、第二移除製程及第三移除製程(圖11所示1102、圖12所示1202、圖13A所示1302)界定的STI結構108的內表面、主動層106的內表面、絕緣體層104的內表面及基礎層102的內表面內形成絕緣體襯墊層1402。在一些實施例中，在形成絕緣體襯墊層1402之前，移除罩幕層(圖13A所示1002)。在其他實施例中，可不移除罩幕層(圖13A所示1002)，且因此罩幕層存在於圖14中的氧化物層904與絕緣體襯墊層1402之間。
在一些實施例中，在爐室中通過熱生長製程形成絕緣體襯墊層1402。在一些其他實施例中，可通過沉積製程(例如CVD、PE-CVD、ALD等)形成絕緣體襯墊層1402。在一些實施例中，絕緣體襯墊層1402可包含氧化物，例如氧化矽。在其他實施例中，舉例來說，絕緣體襯墊層1402可包含一些其他的介電材料，例如碳化矽、氧化矽或氮氧化矽。此外，在一些實施例中，絕緣體襯墊層1402可具有例如等於至少5千埃的第三厚度t3。在一些實施例中，在覆蓋STI結構108的內表面、主動層106的內表面、絕緣體層104的內表面及基礎層102的內表面的絕緣體襯墊層1402的部分之間存在具有第二寬度w2的空間。在一些實施例中，第二寬度w2處於例如大約1微米與大約1.5微米之間的範圍中。舉例來說，在一些實施例中，第二寬度w2等於約1.2微米。
在一些實施例中，由於第二移除製程(圖12所示1202)，絕緣體襯墊層1402包括配置在STI結構108與絕緣體層104之間 的第一突起114f及第二突起114s。在一些實施例中，絕緣體襯墊層1402在第一突起114f及/或第二突起114s處具有最大第三厚度t3mx。舉例來說，在一些實施例中，最大第三厚度t3mx是絕緣體襯墊層1402的第三厚度t3的最大值且等於至少5.2埃。應瞭解，第三厚度t3的其他值及最大第三厚度t3mx的其他值也在本發明的範圍內。此外，在一些實施例中，絕緣體襯墊層1402包括在側向上位於第一突起114f及第二突起114s旁邊的凹進部1404。在這些實施例中，凹進部1404是由在第一突起114f及第二突起114s之上形成絕緣體襯墊層1402所致。在其他實施例中，絕緣體襯墊層1402中可不存在凹進部1404。
如圖15的剖視圖1500中所示，在一些實施例中，執行第四移除製程1502以移除配置在基礎層102之上的部分絕緣體襯墊層(圖14所示1402)，以形成絕緣體襯墊結構114。在這些實施例中，第四移除製程1502也可移除配置在保護結構901之上的部分絕緣體襯墊層(圖14所示1402)。在第四移除製程1502之後，在一些實施例中，暴露出SOI基底101的基礎層102。此外，在第四移除製程1502之後，儘管暴露出基礎層102，但絕緣體襯墊結構114的一些部分仍接觸且覆蓋基礎層102的一些部分。在一些實施例中，由於第四移除製程1502的殘餘效應，保護結構901的高度可減小。然而，在第四移除製程1502之後，保護結構901仍可覆蓋且保護SOI基底101。在一些實施例中，在第四移除製程1502之後，絕緣體襯墊結構114中的凹進部(圖14所示1404) 被減小或去除。在其他實施例中，凹進部(圖14所示1404)如果存在不會受第四移除製程1502影響。
在一些實施例中，在實質上垂直的方向上進行第四移除製程1502。此外，在一些實施例中，第四移除製程1502是使用乾式蝕刻劑的蝕刻製程，且不需要罩幕層。在一些實施例中，第四移除製程1502也移除絕緣體襯墊層(圖14所示1402)的上部部分，以使得絕緣體襯墊結構114包括彎曲的上側壁1504。換句話說，絕緣體襯墊結構114的第三厚度t3在鄰近SOI基底101的後側101b處可比在鄰近SOI基底101的前側101f處更大。因此，在第四移除製程1502之後，絕緣體襯墊結構114的第三厚度t3在絕緣體襯墊結構114的上部部分中可減小。在這些實施例中，由於第二移除製程(圖2所示1202)所得的STI結構108以及第一突起114f及第二突起114s確保第三厚度t3在絕緣體襯墊結構114的上部部分中的減小不會使最終元件性能劣化。
如圖16的剖視圖1600中所示，在SOI基底101之上形成半導體材料1602。半導體材料1602接觸基礎層102且覆蓋絕緣體襯墊結構114。在一些實施例中，半導體材料1602是例如多晶矽或一些其他適合的半導體材料。在一些實施例中，通過沉積製程(例如PVD、CVD、PE-CVD、低壓CVD(low pressure CVD，LPCVD)、ALD)形成半導體材料1602。在一些實施例中，半導體材料1602完全填充絕緣體襯墊結構114的第一部分114x與第二部分114y之間的空間。
如圖17A的剖視圖1700A中所示，在一些實施例中，執行第五移除製程以移除配置在SOI基底101的前側101f之上的部分半導體材料(圖16所示1602)。剩餘的半導體材料(圖16所示1602)則是從SOI基底101的前側101f延伸到SOI基底101的基礎層102的半導體芯結構112。此外，在一些實施例中，第五移除製程也移除配置在SOI基底101的前側101f之上的保護結構(圖16所示901)及任何其他層。在一些實施例中，第五移除製程是平坦化製程，例如化學機械平坦化(chemical mechanical planarization，CMP)。在其他實施例中，第五移除製程可包括例如蝕刻(例如，濕式蝕刻、乾式蝕刻)製程。在第五移除製程之後，形成包括環繞半導體芯結構112的絕緣體襯墊結構114的深溝槽隔離(DTI)結構110。DTI結構110的上部部分被STI結構108環繞。此外，DTI結構110完全延伸穿過SOI基底101的主動層106及絕緣體層104，以使得半導體芯結構112直接接觸SOI基底101的基礎層102。
圖17B示出在第五移除製程之後DTI結構110的一些實施例的俯視圖1700B。在一些實施例中，圖17A的剖視圖1700A可對應於圖17B的橫截面線BB’。
如圖17B的俯視圖1700B中所示，在一些實施例中，DTI結構110被STI結構108環繞。此外，DTI結構110可以是連續連接的類環結構。從俯視圖1700B來看，DTI結構110可連續且完全地將SOI基底101的內側區106i與SOI基底101的外側區106o 隔開。
如圖18的剖視圖1800中所示，在一些實施例中，可在SOI基底101的前側101f上形成半導體元件120。半導體元件120可配置在主動層106的內側區106i上，以使得DTI結構110及STI結構108完全且連續地環繞半導體元件120。在一些實施例中，半導體元件120可以是或包括電晶體元件，例如金屬氧化物半導體場效電晶體(MOSFET)，而在其他實施例中，可以是或包括例如包括多個電晶體元件的雙極互補金屬氧化物半導體雙擴散金屬氧化物半導體(BCD)元件。在一些實施例中，半導體元件120可包括至少一個汲極區120a、源極區120b及閘極電極120d，閘極電極120d配置在閘極介電層120c之上且位於汲極區120a與源極區120b之間。可使用例如層沉積、光微影及蝕刻製程等常用製造方法來製造半導體元件120。
此外，在一些實施例中，可在SOI基底101的前側101f之上形成下部內連結構701，下部內連結構701包括位於介電結構704內的接觸通孔702。在一些實施例中，接觸通孔702中的至少一者可耦合到半導體芯結構112以將半導體芯結構112耦合到隔離電壓端子Vi。此外，在一些實施例中，接觸通孔702中的至少一者可將汲極區120a耦合到汲極電壓端子VD，將閘極電極120d耦合到閘極電壓端子VG，且將源極區120b耦合到源極電壓端子VS。在一些實施例中，可借助鑲嵌製程(例如沉積製程、光微影製程及移除製程的步驟)形成下部內連結構701。
在一些實施例中，介電結構704可包含例如氮化物(例如，氮化矽、氮氧化矽)、碳化物(例如，碳化矽)、氧化物(例如，氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k氧化物(例如，摻雜碳的氧化物、SiCOH)等。在一些實施例中，接觸通孔702可包含導電材料，例如鋁、鎢、銅或一些其他適合的材料。下部內連結構701是在形成半導體元件120之後形成。
在一些實施例中，半導體元件120可在大於100伏特的電壓下操作。DTI結構110及STI結構108可防止半導體元件120的操作電壓從主動層106的內側區106i洩漏到配置在主動層106的外側區106o上的其他元件。舉例來說，在一些實施例中，隔離電壓端子Vi可將DTI結構110的半導體芯結構112接地，從而將SOI基底101的基礎層102接地以為半導體元件120提供電隔離。
此外，在一些實施例中，STI結構108及絕緣體襯墊結構114防止高電壓偏壓(例如，大於100伏特)洩漏且防止其他周圍元件劣化。在一些實施例中，絕緣體襯墊結構114的第一部分114x具有第一厚度t1，且絕緣體襯墊結構114的第二部分114y具有第二厚度t2。由於第四移除製程(圖15所示1502)，第一厚度t1及第二厚度t2在絕緣體襯墊結構114的鄰近SOI基底101的前側101f區域中比在鄰近SOI基底101的後側101b的區域中小。然而，鄰近SOI基底101的前側101f，絕緣體襯墊結構114被STI結構108環繞，STI結構108包含與絕緣體襯墊結構114相似的絕緣體及/ 或介電材料。此外，第一突起114f及第二突起114s位於STI結構108下方且比起SOI基底101的後側101b更靠近SOI基底101的前側101f。在一些實施例中，第一突起114f及第二突起114s對絕緣體襯墊結構114的彎曲的上側壁1504做出補償。因此，第一突起114f及第二突起114s確保絕緣體襯墊結構114具有足夠高的第一厚度t1及第二厚度t2，以使得配置在STI結構108下方的部分絕緣體襯墊結構114的崩潰電壓高於半導體元件120在操作期間所產生的電壓偏壓(例如，大於100伏特)。因此，防止絕緣體襯墊結構114被崩潰，且DTI結構110及STI結構108可有效地電隔離主動層106的內側區106i上的半導體元件120與主動層106的外側區106o上的元件。
圖19示出形成具有DTI結構的積體晶片的方法1900的一些實施例的流程圖。
雖然下文將方法1900說明並闡述為一系列動作或事件，但應瞭解，不應在限制意義上對這些動作或事件的所說明排序加以闡釋。舉例來說，除本文中所說明及/或所述的次序之外，一些動作還可按照不同的次序發生及/或與其他動作或事件同時發生。另外，實施本文中所說明的一個或多個方面或實施例可並不需要所有所說明的動作。此外，可在一個或多個單獨的動作及/或階段中實施本文中所繪示的動作中的一者或多者。
在動作1902處，形成淺溝槽隔離(STI)結構且所述STI結構延伸到絕緣體上矽(SOI)基底的主動層中。SOI基底包括位 於主動層與基礎層之間的絕緣體層。圖8A示出與動作1902對應的一些實施例的剖視圖800A。
在動作1904處，在主動層之上形成罩幕層且所述罩幕層包括直接上覆在STI結構上的開口。圖10示出與動作1904對應的一些實施例的剖視圖1000。
在動作1906處，執行第一移除製程以移除直接位於罩幕層的開口之下的部分STI結構。圖11示出與動作1906對應的一些實施例的剖視圖1100。
在動作1908處，執行第二移除製程以在側向上移除直接位於STI結構之下的部分主動層。圖12示出與動作1908對應的一些實施例的剖視圖1200。
在動作1910處，執行第三移除製程以移除直接位於罩幕層的開口之下的主動層的剩餘部分且移除直接位於罩幕層的開口之下的部分絕緣體層，以暴露出基礎層。圖13A示出與動作1910對應的一些實施例的剖視圖1300A。
在動作1912處，在由第一移除製程、第二移除製程及第三移除製程界定的主動層的內表面、絕緣體層的內表面及基礎層的內表面內形成絕緣體襯墊。圖14示出與動作1912對應的一些實施例的剖視圖1400。
在動作1914處，執行第四移除製程以移除覆蓋SOI基底的基礎層的部分絕緣體襯墊。圖15示出與動作1914對應的一些實施例的剖視圖1500。
在動作1916處，形成位於SOI基底之上且接觸絕緣體襯墊的半導體材料。圖16示出與動作1916對應的一些實施例的剖視圖1600。
因此，本發明涉及一種製造深溝槽隔離結構的方法，所述方法使用等向性蝕刻來確保深溝槽隔離結構的絕緣體襯墊結構可靠地將周圍元件電隔離。
因此，在一些實施例中，本發明涉及一種積體晶片，所述積體晶片包括：絕緣體上矽(SOI)基底，包括位於主動層與基礎層之間的絕緣體層；半導體元件，設置在所述SOI基底的前側上；淺溝槽隔離(STI)結構，位於所述SOI基底的所述前側上；半導體芯結構，連續地環繞所述半導體元件且在第一方向上從所述SOI基底的所述前側朝所述SOI基底的後側延伸，其中所述半導體芯結構延伸穿過所述STI結構；以及第一絕緣體襯墊部分及第二絕緣體襯墊部分，分別環繞所述半導體芯結構的第一最外側壁及所述半導體芯結構的第二最外側壁，其中所述第一絕緣體襯墊部分包括配置在所述STI結構與所述絕緣體層之間的第一突起，其中所述第一突起在與所述第一方向不同的第二方向上遠離所述半導體芯結構的所述第一最外側壁延伸，且其中所述第二絕緣體襯墊部分包括配置在所述STI結構與所述絕緣體層之間的第二突起，其中所述第二突起在與所述第二方向相反的第三方向上遠離所述半導體芯結構的所述第二最外側壁延伸。
在一些實施例中，所述第一突起在所述第二方向上從所 述第一絕緣體襯墊部分的側壁延伸至少500埃，且其中所述第二突起在所述第三方向上從所述第二絕緣體襯墊部分的側壁延伸至少500埃。在一些實施例中，所述第一突起及所述第二突起具有實質上彎曲的輪廓。在一些實施例中，所述第二方向及所述第三方向實質上垂直於所述第一方向。在一些實施例中，所述半導體芯結構包括在所述第二方向上向外延伸的第一突起及在所述第三方向上向外延伸的第二突起，其中所述第一突起及所述第二突起配置在所述淺溝槽隔離結構與所述絕緣體層之間。在一些實施例中，所述第一突起及所述第二突起具有最上表面，其配置在所述淺溝槽隔離結構的最底表面上方。在一些實施例中，所述第一突起及所述第二突起直接接觸所述淺溝槽隔離結構。
在其他實施例中，本發明涉及一種積體晶片，所述積體晶片包括：基礎層；主動層，配置在所述基礎層之上；絕緣體層，分隔所述主動層與所述基礎層；淺溝槽隔離(STI)結構，從所述主動層的頂表面朝所述絕緣體層延伸；以及深溝槽隔離(DTI)結構，連續地分隔所述主動層的內側區與所述主動層的外側區，其中所述DTI結構延伸穿過所述STI結構、延伸穿過所述主動層並延伸到所述基礎層中，且其中所述DTI結構包括：半導體芯結構，從所述主動層延伸到所述基礎層；以及絕緣體襯墊結構，覆蓋所述半導體芯結構的最外側壁，其中所述絕緣體襯墊結構及所述半導體芯結構直接接觸所述基礎層，且其中所述絕緣體襯墊結構在所述絕緣體襯墊結構的不同高度處具有變化的寬度且在位於所述 STI結構與所述絕緣體層之間的高度處具有最大寬度。
在一些實施例中，所述的積體晶片更包括：半導體元件，配置在所述主動層的所述內側區之上，其中所述淺溝槽隔離結構及所述深溝槽隔離結構連續地環繞所述半導體元件。在一些實施例中，所述半導體芯結構為接地。在一些實施例中，所述絕緣體襯墊結構的第一部分包括第一突起，且所述絕緣體襯墊結構的第二部分包括第二突起，且其中所述絕緣體襯墊結構的所述第一部分與所述第二部分被所述半導體芯結構隔開。在一些實施例中，所述第一突起及所述第二突起被配置成比所述絕緣體層更靠近所述淺溝槽隔離結構。在一些實施例中，所述絕緣體襯墊結構的所述最大寬度是在所述第一突起與所述第二突起之間測量。
在另外的其他實施例中，本發明涉及一種在基底中形成深溝槽隔離結構的方法，所述方法包括：形成延伸到絕緣體上矽(SOI)基底的主動層中的淺溝槽隔離(STI)結構；在所述SOI基底的所述主動層之上形成罩幕層，其中所述罩幕層包括直接上覆在所述STI結構上的開口；執行第一移除製程以移除直接位於所述罩幕層的所述開口之下的部分所述STI結構，從而暴露出所述SOI基底的所述主動層；執行第二移除製程，以在側向上移除位於所述STI結構下方的部分所述主動層；執行第三移除製程，以移除直接位於所述罩幕層的所述開口之下的所述SOI基底的所述主動層的剩餘部分且移除直接位於所述罩幕層的所述開口之下的所述SOI基底的絕緣體層，從而暴露出所述SOI基底的基礎層； 在由所述第一移除製程、所述第二移除製程及所述第三移除製程界定的所述SOI基底的所述主動層的內表面、所述絕緣體層的內表面及所述基礎層的內表面內形成絕緣體襯墊層；執行第四移除製程以移除覆蓋所述SOI基底的所述基礎層的部分所述絕緣體襯墊層；以及形成位於所述SOI基底之上且接觸所述絕緣體襯墊層的半導體材料。
在一些實施例中，部分所述絕緣體襯墊層直接位於所述淺溝槽隔離結構之下。在一些實施例中，所述半導體材料是多晶矽。在一些實施例中，所述第一移除製程、所述第二移除製程、所述第三移除製程及所述第四移除製程各自包括乾式蝕刻劑。在一些實施例中，所述第一移除製程、所述第二移除製程及所述第四移除製程是垂直蝕刻製程。在一些實施例中，所述第二移除製程是等向性蝕刻製程且包括乾式蝕刻劑。在一些實施例中，所述第二移除製程中的所述乾式蝕刻劑包含氙及氟化物。
上述內容概述了數個實施例的特徵，以使所屬領域的技術人員能夠更好地理解本發明的各方面。所屬領域的技術人員應瞭解，其可容易地使用本發明作為設計或修改其他製程及結構以實現與本文中所介紹的實施例相同的目的及/或達成相同的優勢的基礎。所屬領域的技術人員還應意識到這些等效構造並不背離本發明的精神及範圍，且其可在不背離本發明的精神及範圍的情況下在本文中做出各種變化、替代及更改。
100A:剖視圖
101:絕緣體上矽基底
101b:後側
101f:前側
102:基礎層
104:絕緣體層
106:主動層
108:淺溝槽隔離結構
110:深溝槽隔離結構
112:半導體芯結構
112b:最底表面
112f:第一最外側壁
112s:第二最外側壁
114:絕緣體襯墊結構
114f:第一突起
114s:第二突起
114x:第一部分
114y:第二部分
120:半導體元件
120a:汲極區
120b:源極區
120c:閘極介電層
120d:閘極電極
124:第一方向
h1:第一高度
t1:第一厚度
t2:第二厚度
VD:汲極電壓端子
VG:閘極電壓端子
Vi:隔離電壓端子
VS:源極電壓端子

Claims (10)

  1. 一種積體晶片，包括：絕緣體上矽基底，包括位於主動層與基礎層之間的絕緣體層；半導體元件，設置在所述絕緣體上矽基底的前側上；淺溝槽隔離結構，位於所述絕緣體上矽基底的所述前側上；半導體芯結構，連續地環繞所述半導體元件且在第一方向上從所述絕緣體上矽基底的所述前側朝所述絕緣體上矽基底的後側延伸，其中所述半導體芯結構延伸穿過所述淺溝槽隔離結構；以及第一絕緣體襯墊部分及第二絕緣體襯墊部分，分別環繞所述半導體芯結構的第一最外側壁及所述半導體芯結構的第二最外側壁，其中所述第一絕緣體襯墊部分包括配置在所述淺溝槽隔離結構與所述絕緣體層之間的第一突起，其中所述第一突起在與所述第一方向不同的第二方向上遠離所述半導體芯結構的所述第一最外側壁延伸，且其中所述第二絕緣體襯墊部分包括配置在所述淺溝槽隔離結構與所述絕緣體層之間的第二突起，其中所述第二突起在與所述第二方向相反的第三方向上遠離所述半導體芯結構的所述第二最外側壁延伸。
  2. 如請求項1所述的積體晶片，其中所述第一突起及所述第二突起具有實質上彎曲的輪廓。
  3. 如請求項1所述的積體晶片，其中所述第二方向及所述第三方向實質上垂直於所述第一方向。
  4. 如請求項1所述的積體晶片，其中所述第一突起及所述第二突起具有最上表面，其配置在所述淺溝槽隔離結構的最底表面上方。
  5. 如請求項1所述的積體晶片，其中所述第一突起及所述第二突起直接接觸所述淺溝槽隔離結構。
  6. 一種積體晶片，包括：基礎層；主動層，配置在所述基礎層之上；絕緣體層，分隔所述主動層與所述基礎層；淺溝槽隔離結構，從所述主動層的頂表面朝所述絕緣體層延伸；以及深溝槽隔離結構，連續地分隔所述主動層的內側區與所述主動層的外側區，其中所述深溝槽隔離結構延伸穿過所述淺溝槽隔離結構、延伸穿過所述主動層並延伸到所述基礎層中，且其中所述深溝槽隔離結構包括：半導體芯結構，從所述主動層延伸到所述基礎層，以及絕緣體襯墊結構，覆蓋所述半導體芯結構的最外側壁，其中所述絕緣體襯墊結構及所述半導體芯結構直接接觸所述基礎層，且其中所述絕緣體襯墊結構在所述絕緣體襯墊結構的不 同高度處具有變化的寬度且在所述淺溝槽隔離結構與所述絕緣體層之間的高度處具有最大寬度。
  7. 如請求項6所述的積體晶片，其中所述絕緣體襯墊結構的第一部分包括第一突起，且所述絕緣體襯墊結構的第二部分包括第二突起，且其中所述絕緣體襯墊結構的所述第一部分與所述第二部分被所述半導體芯結構隔開。
  8. 如請求項7所述的積體晶片，其中所述第一突起及所述第二突起被配置成比所述絕緣體層更靠近所述淺溝槽隔離結構。
  9. 一種積體晶片的形成方法，所述方法包括：形成延伸到絕緣體上矽基底的主動層中的淺溝槽隔離結構；在所述絕緣體上矽基底的所述主動層之上形成罩幕層，其中所述罩幕層包括直接上覆在所述淺溝槽隔離結構上的開口；執行第一移除製程以移除直接位於所述罩幕層的所述開口之下的部分所述淺溝槽隔離結構，從而暴露出所述絕緣體上矽基底的所述主動層；執行第二移除製程，以在側向上移除位於所述淺溝槽隔離結構下方的部分所述主動層；執行第三移除製程，以移除直接位於所述罩幕層的所述開口之下的所述絕緣體上矽基底的所述主動層的剩餘部分和所述絕緣體上矽基底的絕緣體層，從而暴露出所述絕緣體上矽基底的基礎層； 在由所述第一移除製程、所述第二移除製程及所述第三移除製程界定的所述絕緣體上矽基底的所述主動層的內表面、所述絕緣體層的內表面及所述基礎層的內表面內形成絕緣體襯墊層；執行第四移除製程以移除覆蓋所述絕緣體上矽基底的所述基礎層的部分所述絕緣體襯墊層；以及形成位於所述絕緣體上矽基底之上且接觸所述絕緣體襯墊層的半導體材料。
  10. 如請求項9所述的積體晶片的形成方法，其中所述第二移除製程是等向性蝕刻製程且包括乾式蝕刻劑。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150270333A1 (en) * 2014-03-18 2015-09-24 Freescale Semiconductor, Inc. Semiconductor Device with Peripheral Breakdown Protection
EP3285299A2 (en) * 2016-08-19 2018-02-21 NXP USA, Inc. Laterally diffused mosfet with isolation region

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1021828B1 (en) * 1997-07-11 2010-01-06 Infineon Technologies AG A process for manufacturing ic-components to be used at radio frequencies
US7015086B2 (en) * 2004-02-05 2006-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench-deep trench isolation region for a BiCMOS/CMOS technology
US7435661B2 (en) * 2006-01-27 2008-10-14 Atmel Corporation Polish stop and sealing layer for manufacture of semiconductor devices with deep trench isolation
CN101410987A (zh) * 2006-03-28 2009-04-15 Nxp股份有限公司 用于集成电路的功率半导体器件结构及其制造方法
US7808028B2 (en) 2007-04-18 2010-10-05 International Business Machines Corporation Trench structure and method of forming trench structure
US7858485B2 (en) * 2008-08-14 2010-12-28 International Business Machines Corporation Structure and method for manufacturing trench capacitance
JP2013045911A (ja) * 2011-08-25 2013-03-04 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US9136349B2 (en) * 2012-01-06 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure for semiconductor devices
US9214378B2 (en) * 2012-06-29 2015-12-15 International Business Machines Corporation Undercut insulating regions for silicon-on-insulator device
US9054155B2 (en) * 2013-03-07 2015-06-09 Freescale Semiconductor Inc. Semiconductor dies having substrate shunts and related fabrication methods
US9087870B2 (en) * 2013-05-29 2015-07-21 GlobalFoundries, Inc. Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US9559134B2 (en) * 2014-12-09 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench spacing isolation for complementary metal-oxide-semiconductor (CMOS) image sensors
US9437471B2 (en) * 2014-12-17 2016-09-06 United Microelectronics Corp. Shallow trench isolations and method of manufacturing the same
KR102545170B1 (ko) * 2015-12-09 2023-06-19 삼성전자주식회사 이미지 센서 및 그 제조 방법
US10062710B2 (en) * 2016-05-11 2018-08-28 Globalfoundries Singapore Pte. Ltd. Integrated circuits with deep and ultra shallow trench isolations and methods for fabricating the same
US10049981B2 (en) * 2016-09-08 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Through via structure, semiconductor device and manufacturing method thereof
JP6817796B2 (ja) * 2016-11-28 2021-01-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150270333A1 (en) * 2014-03-18 2015-09-24 Freescale Semiconductor, Inc. Semiconductor Device with Peripheral Breakdown Protection
EP3285299A2 (en) * 2016-08-19 2018-02-21 NXP USA, Inc. Laterally diffused mosfet with isolation region

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